JPH0750598A - ビットインタリーブ伝送方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はディジタル無線通信に用いられるビ
ットインタリーブ伝送方式に関し、補助信号データが同
一値に固定されているときでも変調波に異常スペクトラ
ムを生じさせることなく伝送できるビットインタリーブ
伝送方式を実現することを目的とする。 【構成】 書き込み制御器２１はメモリ２２に対して入
力データ列を１フレーム毎に１ビットずつ書き込み開始
アドレスが右へシフトさせて、各フレームにおける補助
信号のデータ列の各ビットデータ位置を順次ずらして書
き込む。読み出し制御器２３はメモリ２２から記憶デー
タ列を深さ方向に順次読み出してインタリーブされたデ
ータ列を取り出す。受信側の書き込み制御器３１と読み
出し制御器３３は送信側の読み出し制御器２３と書き込
み制御器２１と逆の操作によりメモリ３２からデインタ
リーブされたデータを取り出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビットインタリーブ伝送
方式に係り、特にディジタル無線通信に用いられるビッ
トインタリーブ伝送方式に関する。

【０００２】

【従来の技術】近年、ディジタル無線通信においては、
周波数の有効利用と伝送容量の増大を目的として多値変
調方式を導入しているが、それに伴い外部からの干渉が
増大するためにその対策が要求されている。特にレーダ
波のスプリアスによる干渉は、レーダパルス幅の間、誤
りが連続する、所謂バースト誤りが生じるため、大きな
問題となる。このバースト誤りを軽減するために、誤り
訂正方式にビットインタリーブ方式を併用することが従
来より知られている（例えば特開昭５８−１８１３４８
号、特開昭６３−１８０２２２号各公報など）。

【０００３】図４は上記の誤り訂正方式にビットインタ
リーブ方式を併用した従来のビットインタリーブ伝送方
式の一例のブロック図で、（Ａ）は送信部、（Ｂ）は受
信部をそれぞれ示す。同図（Ａ）において、端子１には
外部より主信号のディジタルデータ列が入力され、端子
２には補助信号のディジタルデータ列が入力される。

【０００４】この補助信号としては、例えば中継局間の
打ち合わせ回線、自局へのアラーム伝送、ルート識別符
号などの伝送に用いられる。このうち、打ち合わせ回線
はランダム化されているが、他は一定の固定パターンと
して伝送される。

【０００５】上記の２つのディジタルデータ列は送信速
度変換器３にそれぞれ入力されて多重化され、かつ、速
度変換された後、誤り訂正符号化器４に入力され、ここ
で誤り訂正用シンドロームのビットが付加される。この
割合は、主信号データｍビット、補助信号データｎビッ
トに対し、シンドロームのビットがｓビット付加され
る。つまり、誤り訂正のための１フレームはＫ（＝ｍ＋
ｎ＋ｓ）ビットで構成されるので、送信速度変換器３の
出力データ速度（クロック周波数）は入力の（ｍ＋ｎ＋
ｓ）／（ｍ＋ｎ）倍になっている。

【０００６】誤り訂正符号化器４において、送信速度変
換器３の出力データ列の（ｍ＋ｎ）ビット毎に、誤り訂
正用シンドロームｓビットが計算されて付加されたフレ
ームフォーマットのデータは、インタリーブ制御器５を
介してメモリ６にＪビット連続して書き込まれる。この
Ｊは（Ｄ×Ｋ）に等しく、インタリーブ深さと称され
る。

【０００７】メモリ６に書き込まれたデータは、まず第
１ビットから第｛Ｋ×（Ｄ−１）＋１｝ビットまでＫビ
ットおきに読み出され、次に第２ビットから第｛Ｋ×
（Ｄ−１）＋２｝ビットまでＫビットおきに読み出さ
れ、以下同様の動作が繰り返されてデータの並べ換え、
すなわちインタリーブが行われる。

【０００８】上記のメモリ６の書き込みと読み出しによ
るインタリーブ方法を模式的に示したのが図５である。
同図において、数字はメモリ６の入力データ列の各ビッ
トデータの入力順を示しており、また、ここではＫ＝１
０、Ｄ＝１０、Ｊ＝１００、ｍ＝５、ｎ＝２、ｓ＝３の
例を示している。

【０００９】書き込み時は、入力データは図の左端から
右端に向かって、かつ、上段から下段に向かって数字の
順に、すなわち１，２，３，．．，９９，１００の順で
そのまま書き込まれる。ここで、黒丸を付したビットは
各フレームで最初に書き込まれるビットである。一方、
読み出し時は、図５の縦方向に左側から右側に向かって
読み出される。従って、読み出しは１，１１，２
１，．．．，９１，２，１２，．．．，９２，
３，．．．，９９，１０，２０，．．．，９０，１００
の順で各ビットデータが読み出される。

【００１０】再び図４（Ａ）に戻って説明するに、上記
のようにしてメモリ６からインタリーブされたデータ列
Ｓ１が読み出される。このデータ列Ｓ１は変調器７に入
力されて所定の変調方式で変調された後、出力端子８よ
り送信機（図示せず）へ出力され、更に送信アンテナ
（図示せず）を介して電波として無線送信される。

【００１１】次に、受信側の動作について説明する。受
信側では図４（Ｂ）に示す入力端子１１に、受信アンテ
ナ及び受信機（いずれも図示せず）をそれぞれ介して変
調波が入力され、更にこれより復調器１２に入力されて
ディジタルデータ列Ｓ２が復調される。このディジタル
データ列Ｓ２はデインタリーブ制御器１３を介してメモ
リ１４に書き込まれる。

【００１２】メモリ１４に書き込まれたディジタルデー
タ列Ｓ２は、デインタリーブ制御器１３により、元のデ
ータ順に再度並び換えられる（デインタリーブされ
る）。このメモリ１４の書き込みと読み出しによるデイ
ンタリーブ方法を模式的に示したのが図６である。同図
において、書き込み時は縦方向に左側から右側に向かっ
て読み出される。すなわち、前記インタリーブされてい
るディジタルデータ列Ｓ２が図６の縦方向の１０アドレ
スおき毎に書き込まれる。

【００１３】これにより、メモリ１４に書き込まれたデ
ータは送信側のメモリ６の書き込み時と同じ順でデータ
が書き込まれた状態となる。そこで、メモリ１４の読み
出し時は図６の横方向に左側から右側に向かって、か
つ、上段から下段に向かって読み出される。図６の黒丸
は各フレームの最初に読み出されるビットデータで、こ
の読み出しによりデータは再びインタリーブされる前の
もとの順序に戻されることとなる。

【００１４】メモリ１４からデインタリーブされて読み
出されたディジタルデータ列は、図４（Ｂ）に示すデイ
ンタリーブ制御器１３を介して誤り訂正復号器１５に供
給され、ここでシンドロームビットを用いて誤り訂正さ
れた後、受信速度変換器１６に供給される。受信速度変
換器１６はその入力データを主信号データビットと補助
信号ビットとにそれぞれ分離し、かつ、データ速度を入
力データの（ｍ＋ｎ）／（ｍ＋ｎ＋ｓ）倍に変換し、主
信号データビットは端子１７へ出力し、補助信号ビット
は端子１８へ出力する。

【００１５】このようにインタリーブすると、例えばレ
ーダ干渉により３連続のバースト誤りが、図５に示した
読み出しデータ１，１１，２１に生じた場合、受信側で
のデインタリーブによりこれらのデータは１フレームに
１個の誤りに分散されるため、誤り訂正方式が最も簡単
な単一訂正方式であっても、訂正することができ、誤り
なく伝送することができる。もし、インタリーブを行わ
ないと３連続のバースト誤りは、単一誤り訂正方式では
訂正することができないため、誤りとして出力されてし
まう。

【００１６】このように、従来方式では、インタリーブ
方式を誤り訂正方式と併用することにより、レーダ干渉
等で生じるバースト誤りをランダム誤りに変換して誤り
訂正が行える。

【００１７】

【発明が解決しようとする課題】しかるに、上記の従来
のビットインタリーブ伝送方式では、外部より入力され
る補助信号が状況に応じて使用されたりされなかったり
する場合があり、また値が一定の場合があるため、正常
な復調が困難になることがある。すなわち、補助信号が
使用されなかったり、値が一定の場合には、補助信号デ
ータ列はすべて”０”又は”１”となる。

【００１８】この場合に、前記インタリーブによるデー
タの並び換えを行うと、補助信号のタイムスロットを連
続して送信することになり、パターンのランダム性が失
われて変調波に異常が現われる。例えば、図５に示した
ように、１フレームのうち第６ビット及び第７ビットが
補助信号用タイムスロットとして割り当てられている場
合、補助信号の値が”０”のままだとすると、インタリ
ーブによって、６，１６，．．．，９６，７，１
７，．．．，９７と連続して２０ビット”０”が連続し
て送信される。

【００１９】このため、上記の場合、従来方式では１０
０ビットのうち２０ビットが”０”連続という強いパタ
ーン相関が生じ、出力端子８より出力される変調波は本
来は図７（Ａ）に示すスペクトラムとなるべきところ、
同図（Ｂ）に示す如くラインスペクトルを生じた異常ス
ペクトラムを生じ、正常な復調が困難になる。

【００２０】本発明は上記の点に鑑みなされたもので、
補助信号が連続して伝送されないようなインタリーブを
行うことにより、上記の課題を解決したビットインタリ
ーブ伝送方式を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明は上記の目的を達
成するため、伝送すべき主情報に関する主信号データ列
と、固定パターン又はランダムパターンの補助信号デー
タ列とが少なくとも多重化されてフレームを構成する第
１のデータ列の書き込みと読み出しが行われる第１のメ
モリと、第１のデータ列が入力され各フレームにおける
補助信号のデータ列の各ビットデータ位置を順次ずらし
て第１のメモリに書き込む第１の書き込み手段と、第１
のメモリに書き込まれた第１のデータ列を深さ方向に順
次読み出してインタリーブされた第２のデータ列を取り
出して変調器へ出力する第１の読み出し手段とを送信側
に備え、復調器より取り出した第２のデータ列が書き込
み及び読み出される第２のメモリと、第２のデータ列を
第２のメモリの深さ方向に順次に書き込ませる第２の書
き込み手段と、第２のメモリに書き込まれた第２のデー
タ列を第１の書き込み手段と同じアドレス指定順に従っ
て読み出す第２の読み出し手段とを受信側に備える構成
としたものである。

【００２２】

【作用】本発明では、前記第１のデータ列が補助信号の
データ列の各ビットデータ位置が順次ずらされて第１の
メモリに書き込まれ、第１の読み出し手段により第１の
メモリからデータの深さ方向に順次読み出されることに
よりインタリーブされた第２のデータ列に変換して伝送
するようにしたため、第２のデータ列において補助信号
データ列が連続するタイムスロット数（ビット数）を従
来に比べ大幅に短くすることができる。

【００２３】

【実施例】図１は本発明の一実施例のブロック図で、同
図（Ａ）は送信側の構成、（Ｂ）波受信側の構成を示
す。同図中、図４と同一構成部分には同一符号を付して
ある。図１（Ａ）において、端子１に入力された伝送す
べき主情報に関する主信号データ列と、端子２に入力さ
れた固定パターン又はランダムパターンの補助信号デー
タ列とはそれぞれ送信速度変換器３に入力され、ここで
１フレーム当り主信号データ列ｍビット、補助信号デー
タ列ｎビットの割合で多重されると共に１フレーム当り
ｓビットの誤り訂正用シンドロームビットのタイムスロ
ットが付加される。

【００２４】送信速度変換器３の出力データ列は誤り訂
正符号化器４に入力され、ここで主信号データ列ｍビッ
トと補助信号データ列ｎビットとから所定の生成多項式
を用いた計算によりｓビットの誤り訂正用シンドローム
ビットが生成されて、主信号データ列ｍビットと補助信
号データ列ｎビットに多重される。以上の動作は従来と
同様である。

【００２５】本実施例は、この送信速度変換器３の出力
データ列（前記第１のデータ列）に対して、インタリー
バ２０により従来と異なるインタリーブを行う点に特徴
を有する。すなわち、インタリーバ２０は送信側書き込
み制御器２１、第１のメモリ２２及び送信側読み出し制
御器２３から構成されており、メモリ２２に対して送信
側書き込み制御器２１が上記第１のデータ列を各フレー
ムにおける補助信号のデータ列の各ビットデータ位置を
順次ずらして書き込み、送信側読み出し制御器２３がメ
モリ２２から第１のデータ列を深さ方向に順次読み出し
てインタリーブされた第２のデータ列を取り出す。

【００２６】このインタリーバ２０によるメモリ２２の
書き込み及び読み出し制御について、図２と共に更に詳
細に説明する。図２では図５及び図６と同様にＫ＝１
０、Ｄ＝１０、Ｊ＝１００、ｍ＝５、ｎ＝２、ｓ＝３の
例を示しており、補助信号データは各フレームの第６ビ
ット目と第７ビット目に多重されているものとする。ま
た、黒丸は各フレームでの最初のデータビットを示す。

【００２７】書き込み制御器２１はメモリ２２の第１の
データ列の各フレームの書き込みアドレス開始位置を、
１フレーム毎に１ビットずつシフトして第１のデータ列
をメモリ２２に書き込む。すなわち、最初の１フレーム
は図２の最上段の左から右方向へ模式的に示すように、
入力データをそのまま書き込んで行く。

【００２８】第２フレームは図２の２段目に模式的に示
すように、そのフレームの先頭データビット「１１」は
従来の書き込み開始アドレスよりも１ビット大なる値に
設定されるため、図２の２段目の左から２番目のアドレ
ス位置に書き込まれ、以下各データが順次に書き込まれ
て行き、そのフレームの最終データビット「２０」は第
２フレームの従来の書き込み開始アドレスである図２の
２段目の左端のアドレス位置に書き込まれる。

【００２９】第３フレームは図２の３段目に模式的に示
すように、書き込み制御器２１により書き込み開始アド
レスがその時点での書き込みアドレスよりも更に１ビッ
ト大なる値（従来の書き込み開始アドレスより２ビット
大なる値）に設定されるため、そのフレームの先頭デー
タビット「２１」は左から３番目のアドレスに書き込ま
れ、以下３フレームの各データが書き込まれる。

【００３０】以下、上記と同様にして入力データ列は１
フレーム毎に１ビットずつ書き込み開始アドレスが右へ
シフトされることにより、図２に模式的に示す如く各デ
ータがメモリ２２に書き込まれる。従って、図２の縦方
向である深さ方向には、メモリ２２のメモリマップ上、
前記補助信号データ列が従来の如く３ビット以上整列す
ることはない。

【００３１】次に、メモリ２２の読み出し時には読み出
し制御器２３により、図２の縦方向に（深さ方向に）、
かつ、左側から右側に向かってメモリの記憶データは順
次に読み出されることにより、データ配列が並び換えら
れた第２のデータ列とされる。すなわち、図２の数値の
昇順で入力された第１のデータ列は、上記の書き込み及
び読み出し制御により、１，２０，２９，３８，４７，
５６，６５，７４，８３，９２，２，１１，．．．，１
００，１０，１９，２８，３７，４６，５５，６４，７
３，８２，９１の順に並び換えられた第２のデータ列と
される。

【００３２】これにより、この第２のデータ列中の補助
信号データは、最大で３ビットしか連続しない（すなわ
ち、８７，９６，６）。この第２のデータ列Ｓ３は読み
出し制御器２３を介して図１（Ａ）の変調器７に供給さ
れ、ここで位相変調又は多値直交振幅変調等の所定の変
調方式で変調された後、変調波として送信機及び送信ア
ンテナ（いずれも図示せず）を介して送信される。

【００３３】一方、受信側では受信アンテナ及び受信機
（いずれも図示せず）を介して受信された信号は図１
（Ｂ）の端子１１から復調器１２に供給されて復調さ
れ、ここで前記第２のデータ列Ｓ３に相当するデータ列
Ｓ４とされる。この復調データ列Ｓ４はデインタリーバ
３０に入力される。

【００３４】デインタリーバ３０は受信側書き込み制御
器３１、第２のメモリ３２及び受信側読み出し制御器３
３より構成されており、図３に模式的に示す方法により
上記のデータ列Ｓ４をメモリ３２に書き込んだ後、読み
出して元の順番に再度並べ換えられたデータ列を得る。
なお、図３において黒丸は各フレームにおいて最初に読
み出すデータビットを示す。

【００３５】すなわち、上記のデータ列Ｓ４は受信側書
き込み制御器３１によりメモリ３２に図３の縦方向に
（深さ方向に）、かつ、左側から右側に向かって順次に
書き込まれていく。次に、受信側読み出し制御器３３は
前記送信側書き込み制御器２１と同様の方法により、メ
モリ３２の読み出しアドレスを１フレーム読み出す毎に
１ビットずつ読み出し開始アドレスが右へシフトされる
ように制御してメモリ３２の記憶データを読み出す。

【００３６】このようにして、メモリ３２から前記第１
のデータ列と同じ順番に配列され直した第３のデータ列
が読み出される。この第３のデータ列は読み出し制御器
３３を介して図１（Ｂ）の誤り訂正復号器１５に供給さ
れ、ここで誤り訂正用シンドロームを用いて誤り訂正さ
れた後受信側速度変換器１６に入力されてそれぞれ主信
号ディジタルデータ列と補助信号ディジタルデータ列と
に分離されて端子１７、１８へ出力される。

【００３７】従って、本実施例によれば、補助信号デー
タが使用されないか又は固定値であるときであっても、
その固定値は最大でも３ビットしか連続しないため、変
調スペクトラムには異常が発生することはなく、従って
受信側において正常に復調することができる。

【００３８】また、本実施例でもバースト誤り訂正能力
は従来方式と同じ能力を維持することができる。例え
ば、送受信される第２のデータ列中の図２の１，２０，
２９の３ビット連続するデータにバースト誤りが発生し
た場合、デインタリーブ操作によりそれぞれ１フレーム
に１カ所の誤りに分散されるため、最も簡単な単一誤り
訂正方式でも訂正することができる。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
送受信されるインタリーブされた第２のデータ列におい
て補助信号データ列が連続するタイムスロット数（ビッ
ト数）を従来に比べ大幅に短くするようにしたため、補
助信号がランダムパターンでなく、固定又は”０”ある
いは”１”の一定パターンであっても、変調波に異常ス
ペクトラムを生じることを防止することができるもので
ある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の送信側インタリーブ方法を模式的に説
明する図である。

【図３】本発明の受信側デインタリーブ方法を模式的に
説明する図である。

【図４】従来の一例のブロック図である。

【図５】従来の送信側インタリーブ方法を模式的に説明
する図である。

【図６】従来の受信側デインタリーブ方法を模式的に説
明する図である。

【図７】従来の課題説明変調スペクトラム図である。

【符号の説明】

１ 主信号データ入力端子 ２ 補助信号データ入力端子 ４ 誤り訂正符号化器 ７ 変調器 １１ 変調波入力端子 １２ 復調器 １５ 誤り訂正復号器 ２０ インタリーバ ２１ 送信側書き込み制御器 ２２ 第１のメモリ ２３ 送信側読み出し制御器 ３０ デインタリーバ ３１ 受信側書き込み制御器 ３２ 第２のメモリ ３３ 受信側読み出し制御器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 送信側において伝送すべき主情報に関す
   る主信号データ列と、固定パターン又はランダムパター
   ンの補助信号データ列とが少なくとも多重化されてフレ
   ームを構成するデータ列のビットデータ位置を並べ換え
   た後変調器で変調して送信し、受信側において受信した
   変調波を復調器で復調して得たデータ列のビットデータ
   位置を、送信側とは逆の操作により元のデータ順に並び
   換えた後、前記主信号データ列と前記補助信号データ列
   とに分離するビットインタリーブ伝送方式において、 前記主信号データ列と補助信号データ列とが少なくとも
   多重された第１のデータ列の書き込みと読み出しが行わ
   れる第１のメモリと、該第１のデータ列が入力され各フ
   レームにおける該補助信号のデータ列の各ビットデータ
   位置を順次ずらして該第１のメモリに書き込む第１の書
   き込み手段と、該第１のメモリに書き込まれた第１のデ
   ータ列を深さ方向に順次読み出してインタリーブされた
   第２のデータ列を取り出して前記変調器へ出力する第１
   の読み出し手段とを送信側に備え、 前記復調器より取り出した前記第２のデータ列が書き込
   み及び読み出される第２のメモリと、該第２のデータ列
   を該第２のメモリの深さ方向に順次に書き込ませる第２
   の書き込み手段と、該第２のメモリに書き込まれた第２
   のデータ列を前記第１の書き込み手段と同じアドレス指
   定順に従って読み出す第２の読み出し手段とを受信側に
   備えることを特徴とするビットインタリーブ伝送方式。
2. 【請求項２】 前記第１及び第２のデータ列の各フレー
   ムは、前記主信号データ列と補助信号データ列から生成
   された誤り訂正用シンドロームビットが該主信号データ
   列と補助信号データ列に多重された構成であり、前記受
   信側において前記第２の読み出し手段により前記第２の
   メモリから読み出された第３のデータ列の該主信号デー
   タ列及び補助信号データ列を該誤り訂正用シンドローム
   ビットを用いて訂正する誤り訂正復号器を有することを
   特徴とする請求項１記載のビットインタリーブ伝送方
   式。
3. 【請求項３】 前記第１の書き込み手段は、前記第１の
   メモリの前記第１のデータ列の各フレームの書き込みア
   ドレス開始位置を、１フレーム毎に一定値ずつシフトし
   て該第１のデータ列を書き込む手段であり、前記第２の
   読み出し手段は、該第１の書き込み手段と同じアドレス
   順で該第２のメモリからデータを読み出すことを特徴と
   する請求項１又は２記載のビットインタリーブ伝送方
   式。