JP3551881B2 - インタリーブ装置およびデインタリーブ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、無線通信システム等に用いられるインタリーブ装置およびデインタリーブ装置に関する。
【０００２】
【従来の技術】
無線通信システムでは、符号化された信号に、ランダムノイズやフェージング等により、ランダム誤りやバースト誤りが発生する。そこで、部分的に連続して誤るバースト誤りに対し、順番を入れ替えるインタリーブを行うことによって誤りビットを分散させることが行われている。
【０００３】
このインタリーブを用いた通信システムの構成を図１１に示す。
【０００４】
送信側では、情報源１からの送信すべき情報が、誤り訂正符号化器２に入力され、畳み込み符号またはブロック符号等による誤り訂正符号化が行われる。この誤り訂正符号化器２の出力は、インタリーバ３に入力される。
【０００５】
インタリーバ３は、書き込みアドレス制御器３ａと、メモリ３ｂと、読み出しアドレス制御器３ｃなどから構成されている。誤り訂正符号化器２から出力されたシリアルデータは、書き込みアドレス制御器３ａの制御によって、メモリ３ｂに順に書き込まれる。この場合、図１２に示すように、例えばマトリクスの列方向（カラム方向）に行ごとにデータが順に書き込まれ、メモリ３ｂにデータがマトリクス状に配置される。この書き込み後、読み出しアドレス制御器３ｃの制御によって、メモリ３ｂからデータが順に読み出される。この場合、書き込みとは異なる方向、例えばマトリクスの行方向（ロウ方向）に列ごとにデータが順に読み出される。このようなインタリーブ（以下、ロウカラムインタリーブという）を行うことによって、送信すべきシリアルデータのビットの順番が入れ替えられる。
【０００６】
そして、インタリーバ３から出力されたシリアルデータは、変調器４に入力され、ＱＰＳＫなどの所定の変調方式で変調される。この変調後、ＲＦ・通信路５を介して送信が行われる。
【０００７】
一方、受信側では、ＲＦ・通信路６を介して受信された信号が、復調器７に供給されて復調される。この復調された信号はデインタリーバ８に入力される。
【０００８】
デインタリーバ８は、書き込みアドレス制御器８ａと、メモリ８ｂと、読み出しアドレス制御器８ｃなどから構成されている。復調器７から出力されたシリアルデータは、書き込みアドレス制御器８ａの制御によって、メモリ８ｂに順に書き込まれる。この場合、図１２に示すように、例えばマトリクスの行方向に列ごとにデータが順に書き込まれ、メモリ８ｂにデータがマトリクス状に配置される。この書き込み後、読み出しアドレス制御器８ｃの制御によって、メモリ８ｂからデータが順に読み出される。この場合、書き込みとは異なる方向、例えばマトリクスの列方向に行ごとにデータが順に読み出される。このようなデインタリーブを行うことによって、シリアルデータのビットが元の順番に戻される。
【０００９】
そして、デインタリーバ８から出力されたシリアルデータは、誤り訂正復号器９に入力され、誤り訂正の復号が行われる。この後、データ復調が行われる。
【００１０】
上記した構成において、変調器４による変調としては、ＱＰＳＫ以外に１６ＱＡＭ変調などが用いられる。このような１６ＱＡＭ変調を行う場合、ロウカラムインタリーブを行った後の信号に対し偶数番目に送信されるビットの誤り率が高くなることがわかっている（図１２中の斜線部分参照）。このため、デインタリーブにおいてメモリ中に誤り率の高いビットが列方向に連続し、デインタリーブ後の信号において誤り率の低いビットと誤り率の高いビットが連続することになり、復号を行う場合に特性が悪化することになる。
【００１１】
そこで、このような問題を解決するため、サイクルシフトインタリーブを行うことが提案されている。このサイクルシフトインタリーブは、図１３に示すように、メモリに書き込まれたデータに対し偶数カラムのデータを２ビットごとその順序を入れ替えて読み出しを行う。また、そのデインタリーブにおいても、図１４に示すように、メモリに書き込まれたデータに対し偶数行のデータを２ビットごとその順序を入れ替えて読み出しを行う。その結果、図１５に示すように、インタリーブ後の信号に対し偶数番目に送信されるビットの誤り率が高くなったとしても、デインタリーブにおいてメモリ中に誤り率の高いビットが分散するため、デインタリーブ後の信号は、誤り率の低いビットと誤り率の高いビットが分散した信号となる。
【００１２】
【発明が解決しようとする課題】
上記したロウカラムインタリーブおよびサイクルシフトインタリーブのいずれの場合においても、インタリーバおよびデインタリーバでは、それぞれ１つのメモリを用いてデータの書き込みおよび読み出しが行われる。実際には、２つのメモリを用い、一方のメモリにデータの書き込みを行っている間、他方のメモリからデータの読み出しを行い、他方のメモリにデータの書き込みを行っている間、一方のメモリからデータの読み出しを行っている。この場合でも、データの書き込みは１つのメモリに対して行い、データの読み出しは１つのメモリから行われる。
【００１３】
このような構成の場合、データの伝送速度が低いときには、１つのメモリに対するデータの書き込みおよび読み出しのアクセス速度は十分耐えうるものとなるが、データの伝送速度が高くなると、メモリのアクセス速度が追いつかなくなるという問題がある。
【００１４】
本発明は、メモリのアクセス速度を高くすることができるインタリーブ装置およびデインタリーブ装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明では、特許請求の範囲の各請求項に記載した事項を特徴としている。そして、請求項１、３、５、７に記載の発明では、サイクルシフトインターリーブを行い、かつメモリのアクセス速度を高くすることができるインタリーブ装置を提供し、請求項２、４、６、８に記載の発明では、インタリーブされた信号に対してデインタリーブを行い、かつメモリのアクセス速度を高くすることができるデインタリーブ装置を提供する。
【００２０】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態に係る通信システムの送信側の構成を示し、図２に受信側の構成を示す。この通信システムは、従来技術で説明したサイクルシフトインタリーブおよびデインタリーブを行うように構成されている。
【００２１】
送信側では、図１に示すように、情報源１からの送信すべき情報が、誤り訂正符号化器２に入力され、畳み込み符号またはブロック符号等による誤り訂正符号化が行われる。
【００２２】
この誤り訂正符号化器２から出力されたシリアルデータ（データとしてのビットが直列に並んで構成されたもの）は、直列−並列変換器１０において４つのパラレルデータに順に変換され、インタリーバ２０に入力される。インタリーバ２０は、第１、第２の書き込みアドレス制御器２１ａ、２１ｂと、第１、第２のメモリ２２ａ、２２ｂと、第１、第２の読み出しアドレス制御器２３ａ、２３ｂなどから構成され、サイクルシフトインタリーブを行う。そして、インタリーバ２０から出力されたデータ列は、並列−直列変換器３０においてシリアルデータに変換され、その後、変調器４において変調される。この変調器４では、１６ＱＡＭ変調が行われる。
【００２３】
次に、上記した直列−並列変換器１０、インタリーバ２０および並列−直列変換器３０の動作を図３を参照して説明する。
【００２４】
直列−並列変換器１０に入力されたシリアルデータは、直列−並列変換器１０で４つのパラレルデータ（データ列）に順に変換される。具体的には、シリアルデータの奇数位置にある８ビットからなる１番目のデータ列と、偶数位置にある８ビットからなる２番目のデータ列と、１番目のデータ列の最後のビットに続いて奇数位置にある８ビットからなる３番目のデータ列と、２番目のデータ列の最後のビットに続いて偶数位置にある８ビットからなる４番目のデータ列とを、シリアルデータの３２ビットごとに繰り返し得るように、シリアルデータが変換される。なお、各データ列の識別を容易にするために、図中に斜線が付されている（後述する説明に用いる図４〜図１０においても同じ）。
【００２５】
この変換されたデータ列は、第１、第２の書き込みアドレス制御器２１ａ、２１ｂの制御によって、第１、第２のメモリ２２ａ、２２ｂ（１６列×６行のマトリクス配置で表される書き込み領域をそれぞれ有する）に、並列的に順に書き込まれる。具体的には、１番目のデータ列は、第１のメモリ２２ａに、列方向の奇数位置に行ごとに順に書き込まれ、２番目のデータ列は、第２のメモリ２２ｂに、列方向の偶数位置に行ごとに順に書き込まれ、３番目のデータ列は、第２のメモリ２２ｂに、列方向の奇数位置に行ごとに順に書き込まれ、４番目のデータ列は、第１のメモリ２２ａに、列方向の偶数位置に行ごとに順に書き込まれる。このような書き込みにより、シリアルデータの各ビットは、第１、第２のメモリ２１ａ、２１ｂ中に、図３に示すように配置される。
【００２６】
この書き込み後、第１、第２の読み出しアドレス制御器２３ａ、２３ｂの制御によって、第１、第２のメモリ２１ａ、２１ｂからデータが並列的に順に読み出される。この場合、第１、第２のメモリ２１ａ、２１ｂから行方向に列ごとにデータがそれぞれ順に読み出される。
【００２７】
そして、第１、第２のメモリ２１ａ、２１ｂから読み出されたデータ列は、並列−直列変換器３０でシリアルデータに変換される。この場合、第１のメモリ２１ａから読み出されたデータは、出力するシリアルデータの奇数位置に配置され、第２のメモリ２１ｂから読み出されたデータは、出力するシリアルデータの偶数位置に配置されるように、変換が行われる。
【００２８】
この実施形態では、１番目と４番目のデータ列を、第１のメモリ２１ａに、列方向の奇数位置と偶数位置に行ごとに順に書き込み、２番目と３番目のデータ列を、第２のメモリ２１ｂに、列方向の偶数位置と奇数位置に行ごとに順に書き込み、第１、第２のメモリ２１ａ、２１ｂから行方向に列ごとにデータを順に読み出して、それぞれを奇数位置と偶数位置に配置したシリアルデータを生成するようにしているから、従来のインタリーバと同様、サイクルシフトインタリーブを行った信号を出力することができる。
【００２９】
一方、受信側では、図２に示すように、受信された信号が、復調器７に供給されて復調される。この復調された信号は、直列−並列変換器４０において２つのパラレルデータに変換され、デインタリーバ５０に入力される。デインタリーバ５０は、第１、第２の書き込みアドレス制御器５１ａ、５１ｂと、第１、第２のメモリ５２ａ、５２ｂと、第１、第２の読み出しアドレス制御器５３ａ、５３ｂなどから構成され、デインタリーブを行う。このデインタリーバ５０から出力されたデータ列は、並列−直列変換器６０においてシリアルデータに変換される。このシリアルデータは、誤り訂正復号器９に入力されて、誤り訂正の復号が行われる。この後、データ復調が行われる。
【００３０】
上記した直列−並列変換器４０、デインタリーバ５０および並列−直列変換器６０の動作を図４を参照して説明する。
【００３１】
直列−並列変換器４０に入力されたシリアルデータは、直列−並列変換器４０で２つのパラレルデータ（データ列）に変換される。具体的には、シリアルデータの奇数位置に配置されたビットからなる第１のデータ列と、シリアルデータの偶数位置に配置されたビットからなる第２のデータ列を得るように、シリアルデータが変換される。
【００３２】
この変換された２つのデータ列は、第１、第２の書き込みアドレス制御器５１ａ、５１ｂの制御によって、第１、第２のメモリ５２ａ、５２ｂ（１６列×６行のマトリクス配置で表される書き込み領域をそれぞれ有する）に、並列的に順に書き込まれる。具体的には、シリアルデータの奇数位置に配置されたビットからなるデータ列は、第１のメモリ５２ａに行方向に列ごとに順に書き込まれ、またシリアルデータの偶数位置に配置されたビットからなるデータ列は、第２のメモリ５２ｂに行方向に列ごとに順に書き込まれる。
【００３３】
この書き込み後、第１、第２の読み出しアドレス制御器５３ａ、５３ｂの制御によって、第１、第２のメモリ５２ａ、５２ｂからデータが並列的に順に読み出される。この場合、第１のメモリ５２ａからは、列方向の奇数位置に書き込まれている１番目のデータ列と、列方向の偶数位置に書き込まれている４番目のデータ列が、列方向に行ごとに順に読み出される。また、第２のメモリ５２ｂからは、列方向の偶数位置に書き込まれている２番目のデータ列と、列方向の奇数位置に書き込まれている３番目のデータ列が、列方向に行ごとに順に読み出される。
【００３４】
そして、第１、第２のメモリ５２ａ、５２ｂから読み出されたデータ列は、並列−直列変換器６０でシリアルデータに変換される。この場合、１番目のデータ列が８つの奇数位置に配置され、２番目のデータ列が８つの偶数位置に配置され、３番目のデータ列が１番目のデータ列の最後のビットに続く８つの奇数位置に配置され、４番目のデータ列が２番目のデータ列の最後のビットに続く８つの偶数位置に配置されるように、データ列が順にシリアルデータに変換される。
【００３５】
このようなデインタリーブを行うことにより、インタリーブでビット入れ替えが行われたデータを元に戻すことができる。
【００３６】
上記した実施形態によれば、インタリーバ２０およびデインタリーバ５０において、それぞれ２つのメモリを用いて書き込みおよび読み出しを行うようにしているから、メモリへのアクセス速度を高くすることができる。
（第２実施形態）
この第２実施形態では、通信システムのブロック構成は図１、図２に示すものと同じであり、送信側における直列−並列変換器１０、インタリーバ２０および並列−直列変換器３０と、受信側における直列−並列変換器４０、デインタリーバ５０および並列−直列変換器６０の構成が異なる。
【００３７】
この実施形態におけるインタリーブおよびデインタリーブを図５、図６を参照して説明する。
【００３８】
送信側では、直列−並列変換器１０により、第１実施形態と同様、１番目から４番目のデータ列が繰り返し生成される。
【００３９】
この変換されたデータ列は、第１、第２の書き込みアドレス制御器２１ａ、２１ｂの制御によって、第１、第２のメモリ（８列×１２行のマトリクス配置で表される書き込み領域をそれぞれ有する）２２ａ、２２ｂに、並列的に順に書き込まれる。この書き込みの仕方が第１実施形態と異なる。
【００４０】
すなわち、図５に示すように、１番目のデータ列は、第１のメモリ２２ａに、列方向に奇数行ごとに順に書き込まれ、２番目のデータ列は、第２のメモリ２２ｂに、列方向に奇数行ごとに順に書き込まれ、３番目のデータ列は、第２のメモリ２２ｂに、列方向に偶数行ごとに順に書き込まれ、４番目のデータ列は、第１のメモリ２２ａに、列方向に偶数行ごとに順に書き込まれる。このような書き込みにより、シリアルデータの各ビットは、第１、第２のメモリ２２ａ、２２ｂ中に、図５に示すように配置される。
【００４１】
この書き込み後、第１、第２の読み出しアドレス制御器２３ａ、２３ｂの制御によって、第１、第２のメモリ２２ａ、２２ｂからデータが順に読み出される。この場合、第１のメモリ２２ａからは、行方向に奇数位置にあるデータが列ごとに先に順に読み出され、続いて行方向に偶数位置にあるデータが列ごとに順に読み出される。また、第２のメモリ２２ｂからは、行方向に偶数位置にあるデータが列ごとに先に順に読み出され、続いて行方向に奇数位置にあるデータが列ごとに順に読み出される。
【００４２】
このようにして第１、第２のメモリ２２ａ、２２ｂから読み出されたデータ列は、第１実施形態と同様、並列−直列変換器３０によりシリアルデータに変換される。
【００４３】
この実施形態では、１番目と４番目のデータ列を、第１のメモリ２２ａに、列方向に奇数行ごと偶数行ごとにそれぞれ順に書き込み、２番目と３番目のデータ列を、第２のメモリ２２ｂに、列方向に奇数行ごと偶数行ごとにそれぞれ順に書き込み、第１のメモリ２２ａから行方向に奇数位置にあるデータを列ごとに先に順に読み出し続いて行方向に偶数位置にあるデータを列ごとに順に読み出し、また第２のメモリ２２ｂから行方向に偶数位置にあるデータを列ごとに先に順に読み出し続いて行方向に奇数位置にあるデータを列ごとに順に読み出して、それぞれを奇数位置と偶数位置に配置したシリアルデータを生成するようにしているから、従来のインタリーバと同様、サイクルシフトインタリーブを行った信号を出力することができる。
【００４４】
また、この実施形態では、第１、第２のメモリ２２ａ、２２ｂへの書き込み方を同じにしているため、第１実施形態に比べて、データの書き込みを容易に行うことができる。
【００４５】
また、受信側では、直列−並列変換器４０により第１実施形態と同様、シリアルデータの奇数位置に配置されたビットからなるデータ列と、シリアルデータの偶数位置に配置されたビットからなるデータ列を得るように、変換が行われる。この変換されたデータ列は、第１、第２の書き込みアドレス制御器５１ａ、５１ｂの制御によって、第１、第２のメモリ（８列×１２行のマトリクス配置で表される書き込み領域をそれぞれ有する）５２ａ、５２ｂに順に書き込まれる。この書き込みの仕方が第１実施形態と異なる。
【００４６】
すなわち、図６に示すように、シリアルデータの奇数位置に配置されたビットからなるデータ列は、第１のメモリ５２ａに、まず１行１列目から行方向の奇数位置に列ごとに順に書き込まれ、その後、２行１列目から行方向の偶数位置に列ごとに順に書き込まれる。また、シリアルデータの偶数位置に配置されたビットからなるデータ列は、第２のメモリ５２ｂに、まず２行１列目から行方向の偶数位置に列ごとに順に書き込まれ、その後、１行１列目から行方向の奇数位置に列ごとに順に書き込まれる。このような書き込みにより、シリアルデータの各ビットは、第１、第２のメモリ５２ａ、５２ｂ中に、図６に示すように配置される。
【００４７】
この書き込み後、第１、第２の読み出しアドレス制御器５３ａ、５３ｂの制御によって、第１、第２のメモリ５２ａ、５２ｂからデータが並列的に順に読み出される。この場合、第１のメモリ５２ａからは、奇数行に書き込まれている１番目のデータ列と、偶数行に書き込まれている４番目のデータ列が、列方向に行ごとに順に読み出される。また、第２のメモリ５２ｂからは、奇数行に書き込まれている２番目のデータ列と、偶数行に書き込まれている３番目のデータ列が、列方向に行ごとに順に読み出される。
【００４８】
そして、第１、第２のメモリ５２ａ、５２ｂから読み出されたデータ列は、第１実施形態と同様、並列−直列変換器６０でシリアルデータに変換される。
（第３実施形態）
この第３実施形態では、通信システムのブロック構成は図１、図２に示すものと同じであり、送信側における直列−並列変換器１０、インタリーバ２０および並列−直列変換器３０と、受信側における直列−並列変換器４０、デインタリーバ５０および並列−直列変換器６０の構成が異なる。
【００４９】
この実施形態におけるインタリーブおよびデインタリーブを図７、図８を参照して説明する。
【００５０】
送信側では、直列−並列変換器１０により、第１実施形態と同様、１番目から４番目のデータ列が繰り返し生成される。
【００５１】
この変換されたデータ列は、第１、第２の書き込みアドレス制御器２１ａ、２１ｂの制御によって、第１、第２のメモリ（８列×１２行のマトリクス配置で表される書き込み領域をそれぞれ有する）２２ａ、２２ｂに、並列的に順に書き込まれる。この書き込みの仕方が第１実施形態と異なる。
【００５２】
すなわち、図７に示すように、１番目のデータ列は、第１のメモリ２２ａに、列方向に奇数行ごとに順に書き込まれ、２番目のデータ列は、第２のメモリ２２ｂに、列方向に偶数行ごとに順に書き込まれ、３番目のデータ列は、第２のメモリ２２ｂに、列方向に奇数行ごとに順に書き込まれ、４番目のデータ列は、第１のメモリ２２ａに、列方向に偶数行ごとに順に書き込まれる。このような書き込みにより、シリアルデータの各ビットは、第１、第２のメモリ２２ａ、２２ｂ中に、図７に示すように配置される。
【００５３】
この書き込み後、第１、第２の読み出しアドレス制御器２３ａ、２３ｂの制御によって、第１、第２のメモリ２２ａ、２２ｂからデータが順に読み出される。この場合、第１のメモリ２２ａからは、行方向に奇数位置にあるデータが列ごとに先に順に読み出され、続いて行方向に偶数位置にあるデータが列ごとに順に読み出される。また、第２のメモリ２２ｂからは、行方向に奇数位置にあるデータが列ごとに先に順に読み出され、続いて行方向に偶数位置にあるデータが列ごとに順に読み出される。
【００５４】
このようにして第１、第２のメモリ２２ａ、２２ｂから読み出されたデータ列は、第１実施形態と同様、並列−直列変換器３０によりシリアルデータに変換される。
【００５５】
この実施形態では、１番目と４番目のデータ列を、第１のメモリ２２ａに、列方向に奇数行ごと偶数行ごとにそれぞれ順に書き込み、２番目と３番目のデータ列を、第２のメモリ２２ｂに、列方向に偶数行ごと奇数行ごとにそれぞれ順に書き込み、第１のメモリ２２ａから行方向に奇数位置にあるデータを列ごとに先に順に読み出し続いて行方向に偶数位置にあるデータを列ごとに順に読み出し、また第２のメモリ２２ｂから行方向に奇数位置にあるデータを列ごとに先に順に読み出し続いて行方向に偶数位置にあるデータを列ごとに順に読み出して、それぞれを奇数位置と偶数位置に配置したシリアルデータを生成するようにしているから、従来のインタリーバと同様、サイクルシフトインタリーブを行った信号を出力することができる。
【００５６】
また、この実施形態では、第１、第２のメモリ２２ａ、２２ｂからのデータの読み出し方を同じにしているため、第１実施形態に比べて、データの読み出しを容易に行うことができる。
【００５７】
また、受信側では、直列−並列変換器４０により第１実施形態と同様、シリアルデータの奇数位置に配置されたビットからなるデータ列と、シリアルデータの偶数位置に配置されたビットからなるデータ列を得るように、変換が行われる。この変換されたデータ列は、第１、第２の書き込みアドレス制御器５１ａ、５１ｂの制御によって、第１、第２のメモリ（８列×１２行のマトリクス配置で表される書き込み領域をそれぞれ有する）５２ａ、５２ｂに順に書き込まれる。この書き込みの仕方が第１実施形態と異なる。
【００５８】
すなわち、図８に示すように、シリアルデータの奇数位置に配置されたビットからなるデータ列は、第１のメモリ５２ａに、まず１行１列目から行方向の奇数位置に列ごとに順に書き込まれ、その後、２行１列目から行方向の偶数位置に列ごとに順に書き込まれる。また、シリアルデータの偶数位置に配置されたビットからなるデータ列は、第２のメモリ５２ｂに、まず１行１列目から行方向の奇数位置に列ごとに順に書き込まれ、その後、２行１列目から行方向の偶数位置に列ごとに順に書き込まれる。このような書き込みにより、シリアルデータの各ビットは、第１、第２のメモリ５２ａ、５２ｂ中に、図８に示すように配置される。
【００５９】
この書き込み後、第１、第２の読み出しアドレス制御器５３ａ、５３ｂの制御によって、第１、第２のメモリ５２ａ、５２ｂからデータが並列的に順に読み出される。この場合、第１のメモリ５２ａからは、奇数行に書き込まれている１番目のデータ列と、偶数行に書き込まれている４番目のデータ列が、列方向に行ごとに順に読み出される。また、第２のメモリ５２ｂからは、偶数行に書き込まれている２番目のデータ列と、奇数行に書き込まれている３番目のデータ列が、列方向に行ごとに順に読み出される。
【００６０】
そして、第１、第２のメモリ５２ａ、５２ｂから読み出されたデータ列は、第１実施形態と同様、並列−直列変換器６０でシリアルデータに変換される。
（第４実施形態）
この第４実施形態では、通信システムのブロック構成は図１、図２に示すものと同じであり、送信側における直列−並列変換器１０、インタリーバ２０および並列−直列変換器３０と、受信側における直列−並列変換器４０、デインタリーバ５０および並列−直列変換器６０の構成が異なる。
【００６１】
この実施形態におけるインタリーブおよびデインタリーブを図９、図１０を参照して説明する。
【００６２】
送信側では、直列−並列変換器１０により、第１実施形態と同様、１番目から４番目のデータ列が繰り返し生成される。
【００６３】
この変換されたデータ列は、第１、第２の書き込みアドレス制御器２１ａ、２１ｂの制御によって、第１、第２のメモリ（８列×１２行のマトリクス配置で表される書き込み領域をそれぞれ有する）２２ａ、２２ｂに、並列的に順に書き込まれる。この書き込みの仕方が第１実施形態と異なる。
【００６４】
すなわち、図９に示すように、１番目のデータ列は、第１のメモリ２２ａにおける書き込み領域の上半分の領域に、列方向に行ごとに順に書き込まれ、２番目のデータ列は、第２のメモリ２２ｂにおける書き込み領域の下半分の領域に、列方向に行ごとに順に書き込まれ、３番目のデータ列は、第２のメモリ２２ｂにおける書き込み領域の上半分の領域に、列方向に行ごとに順に書き込まれ、４番目のデータ列は、第１のメモリ２２ａにおける書き込み領域の下半分の領域に、列方向に行ごとに順に書き込まれる。このような書き込みにより、シリアルデータの各ビットは、第１、第２のメモリ２２ａ、２２ｂ中に、図９に示すように配置される。
【００６５】
この書き込み後、第１、第２の読み出しアドレス制御器２３ａ、２３ｂの制御によって、第１、第２のメモリ２２ａ、２２ｂからデータが並列的に順に読み出される。この場合、第１のメモリ２２ａからは、書き込み領域の上半分の領域におけるデータが行方向に列ごとに先に順に読み出され、続いて書き込み領域の下半分の領域におけるデータが行方向に列ごとに順に読み出される。また、第２のメモリ２２ｂからは、書き込み領域の上半分の領域におけるデータが行方向に列ごとに先に順に読み出され、続いて書き込み領域の下半分の領域におけるデータが行方向に列ごとに順に読み出される。
【００６６】
このようにして第１、第２のメモリ２２ａ、２２ｂから読み出されたデータ列は、第１実施形態と同様、並列−直列変換器３０によりシリアルデータに変換される。
【００６７】
この実施形態では、１番目と４番目のデータ列を、第１のメモリ２２ａにおける書き込み領域の上半分の領域と下半分の領域に列方向に行ごとにそれぞれ書き込み、２番目と３番目のデータ列を、第２のメモリ２２ｂにおける書き込み領域の下半分の領域と上半分の領域に列方向に行ごとにそれぞれ書き込み、第１、第２のメモリ２２ａ、２２ｂからそれぞれの書き込み領域の上半分の領域におけるデータを行方向に列ごとに読み出し続いてそれぞれの書き込み領域の下半分の領域におけるデータを行方向に列ごとに読み出し、それぞれを奇数位置と偶数位置に配置したシリアルデータを生成するようにしているから、従来のインタリーバと同様、サイクルシフトインタリーブを行った信号を出力することができる。
【００６８】
また、受信側では、直列−並列変換器４０により第１実施形態と同様、シリアルデータの奇数位置に配置されたビットからなるデータ列と、シリアルデータの偶数位置に配置されたビットからなるデータ列を得るように、変換が行われる。この変換されたデータ列は、第１、第２の書き込みアドレス制御器５１ａ、５１ｂの制御によって、第１、第２のメモリ５２ａ、５２ｂに、並列的に順に書き込まれる。この書き込みの仕方が第１実施形態と異なる。
【００６９】
すなわち、図１０に示すように、シリアルデータの奇数位置に配置されたビットからなるデータ列は、第１のメモリ５２ａにおける書き込み領域の上半分の領域に行方向に列ごとに順に書き込まれ、続いて書き込み領域の下半分の領域に行方向に列ごとに順に書き込まれる。また、シリアルデータの偶数位置に配置されたビットからなるデータ列は、第２のメモリ５２ｂにおける書き込み領域の上半分の領域に行方向に列ごとに順に書き込まれ、続いて書き込み領域の下半分の領域に行方向に列ごとに順に書き込まれる。このような書き込みにより、シリアルデータの各ビットは、第１、第２のメモリ５２ａ、５２ｂ中に、図１０に示すように配置される。
【００７０】
この書き込み後、第１、第２の読み出しアドレス制御器５３ａ、５３ｂの制御によって、第１、第２のメモリ（８列×１２行のマトリクス配置で表される書き込み領域をそれぞれ有する）５２ａ、５２ｂからデータが並列的に順に読み出される。この場合、第１のメモリ５２ａからは、書き込み領域の上半分の領域に書き込まれている１番目のデータ列と、書き込み領域の下半分の領域に書き込まれている４番目のデータ列が、列方向に行ごとに順に読み出される。また、第２のメモリ２２ｂからは、書き込み領域の下半分の領域に書き込まれている２番目のデータ列と、書き込み領域の上半分の領域に書き込まれている４番目のデータ列が、列方向に行ごとに順に読み出される。
【００７１】
そして、第１、第２のメモリ５２ａ、５２ｂから読み出されたデータ列は、第１実施形態と同様、並列−直列変換器６０でシリアルデータに変換される。
【００７２】
この第４実施形態によれば、メモリ２２ａ、２２ｂ、５２ａ、５２ｂにおいてそれぞれ上半分の領域と下半分の領域に分けて書き込みを行っているため、第１乃至第３実施形態のように、１つ飛びに書き込みを行ったり、あるいは１つ飛びに読み出しを行ったりする必要がなく、書き込みおよび読み出しをより簡単に行うことができる。
【００７３】
なお、上記した第１乃至第４実施形態において、メモリ２２ａ、２２ｂ、５２ａ、５２ｂのぞれぞれは、実際には、２つのメモリで構成され、一方のメモリにデータの書き込みを行っている間、他方のメモリからデータの読み出しを行い、他方のメモリにデータの書き込みを行っている間、一方のメモリからデータの読み出しを行うようになっている。
【００７４】
また、上記した第１実施形態乃至第４実施形態におけるインタリーバおよびデインタリーバは、例えば第１実施形態のインタリーバと第２実施形態のデインタリーバとを組み合わせるというように、任意に組み合わせが可能である。また、インタリーバおよびデインタリーバのうちの一方を上記した第１実施形態乃至第４実施形態のものとし、他方を従来のものとすることも可能である。
【００７５】
また、本発明は、上記した第１乃至第４実施形態のようなサイクルシフトインターリーブを行うインタリーバおよびデインタリーバに適用するものに限らず、サイクルシフトを行わないロウカラムインタリーブにも同様に適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る通信システムの送信側の構成を示す図である。
【図２】本発明の第１実施形態に係る通信システムの受信側の構成を示す図である。
【図３】本発明の第１実施形態における直列−並列変換器１０、インタリーバ２０および並列−直列変換器３０の動作説明に供する図である。
【図４】本発明の第１実施形態における直列−並列変換器４０、デインタリーバ５０および並列−直列変換器６０の動作説明に供する図である。
【図５】本発明の第２実施形態における直列−並列変換器１０、インタリーバ２０および並列−直列変換器３０の動作説明に供する図である。
【図６】本発明の第２実施形態における直列−並列変換器４０、デインタリーバ５０および並列−直列変換器６０の動作説明に供する図である。
【図７】本発明の第３実施形態における直列−並列変換器１０、インタリーバ２０および並列−直列変換器３０の動作説明に供する図である。
【図８】本発明の第３実施形態における直列−並列変換器４０、デインタリーバ５０および並列−直列変換器６０の動作説明に供する図である。
【図９】本発明の第４実施形態における直列−並列変換器１０、インタリーバ２０および並列−直列変換器３０の動作説明に供する図である。
【図１０】本発明の第４実施形態における直列−並列変換器４０、デインタリーバ５０および並列−直列変換器６０の動作説明に供する図である。
【図１１】従来の通信システムの構成を示す図である。
【図１２】従来のロウカラムインタリーブおよびデインタリーブの流れを示す図である。
【図１３】従来のサイクルシフトインタリーブの動作説明に供する図である。
【図１４】従来のサイクルシフトインタリーブにおけるデインタリーブの動作説明に供する図である。
【図１５】従来のサイクルシフトインタリーブおよびデインタリーブの流れを示す図である。
【符号の説明】
１０…直列−並列変換器、２０…インタリーバ、
２１ａ、２１ｂ…第１、第２の書き込みアドレス制御器、
２２ａ、２２ｂ…第１、第２のメモリ、
２３ａ、２３ｂ…第１、第２の読み出しアドレス制御器、
３０…並列−直列変換器、４０…直列−並列変換器、５０…デインタリーバ、
５１ａ、５１ｂ…第１、第２の書き込みアドレス制御器、
５２ａ、５２ｂ…第１、第２のメモリ、
５３ａ、５３ｂ…第１、第２の読み出しアドレス制御器、
６０…並列−直列変換器。

Claims (8)

1. 送信するためのシリアルデータをメモリに記憶させ、その書き込み方向と読み出し方向を異ならせてインタリーブを行うインタリーブ装置において、
   前記メモリとして第１、第２のメモリを有し、
   前記シリアルデータの奇数位置にある所定数のデータからなる１番目のデータ列と、前記シリアルデータの偶数位置にある所定数のデータからなる２番目のデータ列と、前記１番目のデータ列の最後のデータに続いて前記シリアルデータの奇数位置にある所定数のデータからなる３番目のデータ列と、前記２番目のデータ列の最後のデータに続いて前記シリアルデータの偶数位置にある所定数のデータからなる４番目のデータ列を繰り返し得るように、前記シリアルデータを変換する手段と、
   前記１番目のデータ列と前記４番目のデータ列が前記第１のメモリの記憶領域において列方向の奇数位置と偶数位置にそれぞれ配置されるように行ごとに書き込みを行い、前記２番目のデータ列と前記３番目のデータ列が前記第２のメモリの記憶領域において列方向の偶数位置と奇数位置にそれぞれ配置されるように行ごとに書き込みを行い、前記第１、前記第２のメモリに書き込まれたデータを、行方向に列ごとにそれぞれ読み出す手段と、前記第１のメモリから読み出されたデータを奇数位置に、前記第２のメモリから読み出されたデータを偶数位置に、順に配置するようにして、シリアルデータを生成する手段と、を備えたことを特徴とするインタリーブ装置。
2. インタリーブが行われた信号を受信し、その受信後のシリアルデータをメモリに記憶させ、その書き込み方向と読み出し方向を異ならせてデインタリーブを行うデインタリーブ装置であって、
   前記メモリとして第１、第２のメモリを有し、
   前記シリアルデータの奇数位置に配置されたデータからなる第１のデータ列と、前記シリアルデータの偶数位置に配置されたデータからなる第２のデータ列を得るように、前記シリアルデータを変換する手段と、
   前記第１のデータ列が前記第１のメモリの記憶領域において行方向に列ごとに配置されるように書き込みを行い、前記第２のデータ列が前記第２のメモリの記憶領域において行方向に列ごとに配置されるように書き込みを行い、前記第１のメモリから、列方向の奇数位置に書き込まれている１番目のデータ列と、列方向の偶数位置に書き込まれている４番目のデータ列を、列方向に行ごとにそれぞれ読み出し、また前記第２のメモリから、列方向の偶数位置に書き込まれている２番目のデータ列と、列方向の奇数位置に書き込まれている３番目のデータ列を、列方向に行ごとにそれぞれ読み出す手段と、前記１番目のデータ列を奇数位置に、前記２番目のデータ列を偶数位置に、前記３番目のデータ列を前記１番目のデータ列の最後のデータに続く奇数位置に、前記４番目のデータ列を前記２番目のデータ列の最後のデータに続く偶数位置に、順に配置するようにして、シリアルデータを生成する手段と、を備えたことを特徴とするデインタリーブ装置。
3. 送信するためのシリアルデータをメモリに記憶させ、その書き込み方向と読み出し方向を異ならせてインタリーブを行うインタリーブ装置において、
   前記メモリとして第１、第２のメモリを有し、
   前記シリアルデータの奇数位置にある所定数のデータからなる１番目のデータ列と、前記シリアルデータの偶数位置にある所定数のデータからなる２番目のデータ列と、前記１番目のデータ列の最後のデータに続いて前記シリアルデータの奇数位置にある所定数のデータからなる３番目のデータ列と、前記２番目のデータ列の最後のデータに続いて前記シリアルデータの偶数位置にある所定数のデータからなる４番目のデータ列を繰り返し得るように、前記シリアルデータを変換する手段と、
   前記１番目のデータ列と前記４番目のデータ列が前記第１のメモリの記憶領域において奇数行と偶数行にそれぞれ配置されるように行ごとに書き込みを行い、前記２番目のデータ列と前記３番目のデータ列が前記第２のメモリの記憶領域において奇数行と偶数行にそれぞれ配置されるように行ごとに書き込みを行い、前記第１のメモリから、行方向の奇数位置にあるデータを列ごとに順に読み出し、続いて行方向の偶数位置にあるデータを列ごとに順に読み出し、前記第２のメモリから、行方向の偶数位置にあるデータを列ごとに順に読み出し、続いて行方向の奇数位置にあるデータを列ごとに順に読み出す手段と、前記第１のメモリから読み出されたデータを奇数位置に、前記第２のメモリから読み出されたデータを偶数位置に、順に配置するようにして、シリアルデータを生成する手段と、を備えたことを特徴とするインタリーブ装置。
4. インタリーブが行われた信号を受信し、その受信後のシリアルデータをメモリに記憶させ、その書き込み方向と読み出し方向を異ならせてデインタリーブを行うデインタリーブ装置であって、
   前記メモリとして第１、第２のメモリを有し、
   前記シリアルデータの奇数位置に配置されたデータからなる第１のデータ列と、前記シリアルデータの偶数位置に配置されたデータからなる第２のデータ列を得るように、前記シリアルデータを変換する手段と、
   前記第１のデータ列が前記第１のメモリの記憶領域において行方向の奇数位置に列ごとに配置されそれに続いて行方向の偶数位置に列ごとに配置されるように書き込みを行い、前記第２のデータ列が前記第２のメモリの記憶領域において行方向の偶数位置に列ごとに配置されそれに続いて行方向の奇数位置に列ごとに配置されるように書き込みを行い、前記第１のメモリから、奇数行に書き込まれている１番目のデータ列と、偶数行に書き込まれている４番目のデータ列を、列方向に行ごとにそれぞれ読み出し、前記第２のメモリから、奇数行に書き込まれている２番目のデータ列と、偶数行に書き込まれている３番目のデータ列を、列方向に行ごとにそれぞれ読み出す手段と、前記１番目のデータ列を奇数位置に、前記２番目のデータ列を偶数位置に、前記３番目のデータ列を前記１番目のデータ列の最後のデータに続く奇数位置に、前記４番目のデータ列を前記２番目のデータ列の最後のデータに続く偶数位置に、順に配置するようにして、シリアルデータを生成する手段と、を備えたことを特徴とするデインタリーブ装置。
5. 送信するためのシリアルデータをメモリに記憶させ、その書き込み方向と読み出し方向を異ならせてインタリーブを行うインタリーブ装置において、
   前記メモリとして第１、第２のメモリを有し、
   前記シリアルデータの奇数位置にある所定数のデータからなる１番目のデータ列と、前記シリアルデータの偶数位置にある所定数のデータからなる２番目のデータ列と、前記１番目のデータ列の最後のデータに続いて前記シリアルデータの奇数位置にある所定数のデータからなる３番目のデータ列と、前記２番目のデータ列の最後のデータに続いて前記シリアルデータの偶数位置にある所定数のデータからなる４番目のデータ列を繰り返し得るように、前記シリアルデータを変換する手段と、
   前記１番目のデータ列と前記４番目のデータ列が前記第１のメモリの記憶領域において奇数行と偶数行にそれぞれ配置されるように行ごとに書き込みを行い、前記２番目のデータ列と前記３番目のデータ列が前記第２のメモリの記憶領域において偶数行と奇数行にそれぞれ配置されるように行ごとに書き込みを行い、前記第１のメモリから、行方向の奇数位置にあるデータを列ごとに順に読み出し、続いて行方向の偶数位置にあるデータを列ごとに順に読み出し、前記第２のメモリから、行方向の奇数位置にあるデータを列ごとに順に読み出し、続いて行方向の偶数位置にあるデータを列ごとに順に読み出す手段と、前記第１のメモリから読み出されたデータを奇数位置に、前記第２のメモリから読み出されたデータを偶数位置に、順に配置するようにして、シリアルデータを生成する手段と、を備えたことを特徴とするインタリーブ装置。
6. インタリーブが行われた信号を受信し、その受信後のシリアルデータをメモリに記憶させ、その書き込み方向と読み出し方向を異ならせてデインタリーブを行うデインタリーブ装置であって、
   前記メモリとして第１、第２のメモリを有し、
   前記シリアルデータの奇数位置に配置されたデータからなる第１のデータ列と、前記シリアルデータの偶数位置に配置されたデータからなる第２のデータ列を得るように、前記シリアルデータを変換する手段と、
   前記第１のデータ列が前記第１のメモリの記憶領域において行方向の奇数位置に列ごとに配置されそれに続いて行方向の偶数位置に列ごとに配置されるように書き込みを行い、前記第２のデータ列が前記第２のメモリの記憶領域において行方向の奇数位置に列ごとに配置されそれに続いて行方向の偶数位置に列ごとに配置されるように書き込みを行い、前記第１のメモリから、奇数行に書き込まれている１番目のデータ列と、偶数行に書き込まれている４番目のデータ列を、列方向に行ごとにそれぞれ読み出し、前記第２のメモリから、偶数行に書き込まれている２番目のデータ列と、奇数行に書き込まれている３番目のデータ列を、列方向に行ごとにそれぞれ読み出す手段と、前記１番目のデータ列を奇数位置に、前記２番目のデータ列を偶数位置に、前記３番目のデータ列を前記１番目のデータ列の最後のデータに続く奇数位置に、前記４番目のデータ列を前記２番目のデータ列の最後のデータに続く偶数位置に、順に配置するようにして、シリアルデータを生成する手段と、を備えたことを特徴とするデインタリーブ装置。
7. 送信するためのシリアルデータをメモリに記憶させ、その書き込み方向と読み出し方向を異ならせてインタリーブを行うインタリーブ装置において、
   前記メモリとして第１、第２のメモリを有し、
   前記シリアルデータの奇数位置にある所定数のデータからなる１番目のデータ列と、前記シリアルデータの偶数位置にある所定数のデータからなる２番目のデータ列と、前記１番目のデータ列の最後のデータに続いて前記シリアルデータの奇数位置にある所定数のデータからなる３番目のデータ列と、前記２番目のデータ列の最後のデータに続いて前記シリアルデータの偶数位置にある所定数のデータからなる４番目のデータ列を繰り返し得るように、前記シリアルデータを変換する手段と、
   前記１番目のデータ列と前記４番目のデータ列が前記第１のメモリの記憶領域においてその上半分の領域と下半分の領域に列方向に行ごとにそれぞれ配置されるように書き込みを行い、前記２番目のデータ列と前記３番目のデータ列が前記第２のメモリの記憶領域においてその下半分の領域と上半分の領域に列方向に行ごとにそれぞれ配置されるように書き込みを行い、前記第１、第２のメモリから、それぞれの前記上半分の領域におけるデータを行方向に列ごとに順に読み出し、続いてそれぞれの前記下半分の領域におけるデータを行方向に列ごとに順に読み出す手段と、前記第１のメモリから読み出されたデータを奇数位置に、前記第２のメモリから読み出されたデータを偶数位置に、順に配置するようにして、シリアルデータを生成する手段と、を備えたことを特徴とするインタリーブ装置。
8. インタリーブが行われた信号を受信し、その受信後のシリアルデータをメモリに記憶させ、その書き込み方向と読み出し方向を異ならせてデインタリーブを行うデインタリーブ装置であって、
   前記メモリとして第１、第２のメモリを有し、
   前記シリアルデータの奇数位置に配置されたデータからなる第１のデータ列と、前記シリアルデータの偶数位置に配置されたデータからなる第２のデータ列を得るように、前記シリアルデータを変換する手段と、
   前記第１のデータ列が前記第１のメモリの記憶領域においてその上半分の領域に行方向に列ごとに配置されそれに続いて下半分の領域に行方向に列ごとに配置されるように書き込みを行い、前記第２のデータ列が前記第２のメモリの記憶領域においてその上半分の領域に行方向に列ごとに配置されそれに続いて下半分の領域に行方向に列ごとに配置されるように書き込みを行い、前記第１のメモリから、前記上半分の領域に書き込まれている１番目のデータ列と、前記下半分の領域に書き込まれている４番目のデータ列を、列方向に行ごとにそれぞれ読み出し、前記第２のメモリから、前記下半分の領域に書き込まれている２番目のデータ列と、前記上半分の領域に書き込まれている４番目のデータ列を、列方向に行ごとにそれぞれ読み出す手段と、前記１番目のデータ列を奇数位置に、前記２番目のデータ列を偶数位置に、前記３番目のデータ列を前記１番目のデータ列の最後のデータに続く奇数位置に、前記４番目のデータ列を前記２番目のデータ列の最後のデータに続く偶数位置に、順に配置するようにして、シリアルデータを生成する手段と、を備えたことを特徴とするデインタリーブ装置。

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