JP2000138596A - インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ/デインタリーブシステム並びにインタリーブ/デインタリーブ装置 - Google Patents
インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ/デインタリーブシステム並びにインタリーブ/デインタリーブ装置Info
- Publication number
- JP2000138596A JP2000138596A JP10311512A JP31151298A JP2000138596A JP 2000138596 A JP2000138596 A JP 2000138596A JP 10311512 A JP10311512 A JP 10311512A JP 31151298 A JP31151298 A JP 31151298A JP 2000138596 A JP2000138596 A JP 2000138596A
- Authority
- JP
- Japan
- Prior art keywords
- data
- column
- row
- interleaving
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/276—Interleaving address generation
- H03M13/2764—Circuits therefore
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2742—Irregular interleaver wherein the permutation pattern is not obtained by a computation rule, e.g. interleaver based on random generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
Abstract
下、比較的容易なインタリーブにより、データの分散を
偏りのないものにする。 【解決手段】 送信データを記憶する第1記憶部2と、
該送信データが行列状に並べられて、少なくとも列及び
行のいずれか一方を単位にランダムに並び替えられた状
態で該第1記憶部2から出力されるように該第1記憶部
2に対する制御を行なう第1制御部3とをそなえて構成
する。
Description
び替えを好適に行なえる、インタリーブ方法及びデイン
タリーブ方法並びにインタリーブ装置及びデインタリー
ブ装置並びにインタリーブ/デインタリーブシステム並
びにインタリーブ/デインタリーブ装置に関する。
れるデータは、伝送中にフェージングの影響を受けて、
送信した内容とは異なる誤ったデータに変えられる場合
がある。このフェージングに対処するための一般的な技
術として、インタリーブ及びデインタリーブがある。こ
のインタリーブは、例えば、送信機がデータを送信する
際に、送信するデータが並んでいる順番を並び替えて出
力する技術であり、一方、デインタリーブは、送信機か
ら送られてきたインタリーブ後のデータが並んでいる順
番を、インタリーブ前の順番に並び替える技術である。
ブロックインタリーブとランダムインタリーブとがあ
る。ブロックインタリーブは、規則的にデータの配列を
並び替えるものである。例えば、ブロックインタリーブ
前のデータが、「D0,D1,D2,D3,....,D383 」であるとす
る。なお、以下、データ「0,1,2,3,....,383」と示す。
22に示すように、記憶部に24行16列の行列状に並
べると仮定する。ここで、書き込む際に、データは行方
向に順番に並べられ、読み出す際に列(A′〜P′)毎
に、順番に読み出すようになっている。読み出されたデ
ータは、"000","016","032","048","064","080","096",
"112","128","144","160","176",....,"351","367","38
3"と並び替えられる。ここで、インタリーブ後のデータ
系列は、"000","016","032" 等と殆どのデータ番号を1
5個置きに並べられている。
タ"368" の読み出しが終了すると、次にB′列の先頭の
データ"001" が読み出され、その他の列の変わり目の読
み出し方法も同様になっており、一番最後のデータ"38
3" が読み出されたときは、先頭のA′列から読み出さ
れるようになっている。一方、受信機は、ブロックイン
タリーブ後のデータを受信すると、逆の処理を行なうこ
とで、ブロックインタリーブ前のデータが並んでいる順
番に並び替えるものである。
タは、送信機から受信機へ送信される過程で、伝送中の
フェージングの影響を受けて、送信した内容とは異なる
内容に変わり、バースト的な誤りを伴って受信機で受信
される。例えば、図22に示すB′列のデータ(001,01
7,033,049,065,081,097,113,129,145,161,177,193,209,
225,241,257,273,289,305,321,337,353,369) にバース
ト的な誤りが生じたと過程する。
ブし、送信機でのインタリーブ前の順番(000,001,002,0
03,004....,381,382,383) に並べ直す。すると、送信デ
ータ中に連続して生じた誤りデータは、規則的に分散さ
れる。すなわち、誤りデータは、データ(000〜383)中に
番号を15個置きに分散して並べられる。
関係を考慮されて、誤り訂正機能により修正される。従
って、ブロックインタリーブ/ブロックデインタリーブ
によれば、上記のような連続誤りを規則的に分散するこ
とで、誤りを修正し易くしている。しかし、バースト的
な誤りが、例えば、B′列の先頭のデータ"001" から
C′列中のデータ"130" まで発生した場合、デインタリ
ーブ後のデータ"0〜383"中に分散される誤りデータに
は、"001","002" と連続して誤りが配置される場合もあ
り、この場合、誤り訂正機能により、誤りを修正できな
い事態も発生し得る。
データの配列を並び替えるものである。図23は、一般
的なランダムインタリーブを説明するための図であり、
この図23に示すように、ランダムインタリーブは、数
字の記載順序でデータを記憶部に書き込み、アルファベ
ット順に読み出すことで、データの並び替えを行なうよ
うになっている。
行なう場合を考えると、ランダムインタリーブは、例え
ば、図24に示すように、各データ"0〜383"を24行1
6列の行列状に不規則に記憶部に書き込む。ランダムイ
ンタリーブが、記憶部からデータを読み出す際、行方向
に並べらている順に各データを読み出すようになってい
る場合、読み出されたデータは、"000","255","127","0
63","031","015","263","240","376","251","125"....,
"123","061","030","271" と並び替えられる。
ブロックインタリーブ後のデータと比べて、ブロックイ
ンタリーブ後のデータが番号を15個置きに並び替えら
れたような規則に従わずに、並び替えられる。なお、読
み出す際に、1行目の最後のデータ"232" の読み出しが
終了すると、次に2行目の先頭のデータ"116" が読み出
され、その他の行の変わり目の読み出し方法も同様にな
っており、一番最後のデータ"271" が読み出されたとき
は、先頭の1行目から読み出されるようになっている。
のデータを受信すると、逆の処理を行なうことで、ラン
ダムインタリーブ前のデータ順番に並び替えるようにな
っている。
ンタリーブ後のデータは、送信機から受信機へ送信され
る過程で、伝送中のフェージングの影響を受けて、送信
した内容とは異なる内容に変わり、バースト的な誤りを
伴って受信機で受信される。例えば、図24に示す2行
目のデータ(116,314,206,103,307,153,076,038,019,00
9,260,130,065,288,144,328) にバースト的な誤りが生
じたと仮定する。
ブし、送信機でのインタリーブ前の順番(000,001,002,0
03,004....,381,382,383) に並べ直す。すると、送信デ
ータ中に連続して生じた誤りデータ(116,314,206,103,3
07,153,076,038,019,009,260,130,065,288,144,328)
は、データ(000〜383)内に不規則に分散される。
慮されて、誤り訂正機能により修正される。また、例え
ば、図24に示す14行目のデータ(198,099,305,152,3
32,166,083,041,276,197,354,177,088,300,150,331) に
バースト的な誤りが生じた場合を過程する。
内に分散されるが、各誤りデータは、ランダムインタリ
ーブ前の状態に並び戻されると、互いに近い位置に分散
されることになる。即ち、誤りデータ中のデータ"083"
とデータ"088",データ"150" とデータ"152",データ"19
7" とデータ"198",データ"300" とデータ"305",データ
"331" とデータ"332" とは、全384個のデータ(000〜
383)内に分散されるが、誤りデータ同士とが近い位置に
分散される事態が生じ、誤り訂正機能により、誤りを修
正できない事態も発生し得る。
ランダムデインタリーブは、バースト状に発生した誤り
をランダムに分散するが、分散した誤りの位置が局所的
に近寄ってしまい、分散の仕方に偏りが生じる。また、
65536(256×256)個のデータが記憶部に256行2
56列の行列状に並べられる場合を考える。
の順で読み出す。但し、ξ=(i+j)mod 8, P
(0)=17, P(1)=37, P(2)=19, P
(3)=29, P(4)=41, P(5)=23, P
(6)=13, P(7)=7である(i,j,i′,j′=0,1
〜8)。
列,・・,1行8列,2行1列,・・8行8列の順)
で、データは、記憶部に書き込まれ、i′行・j′列の
順で記憶部から読み出されるようになっている。また、
(x mod y) は、xをyを割った剰余を表す。しかし、
式(1),(2)に従って読み出しを行なうインタリー
ブ装置を作るのは、ランダム発生のしかたが複雑である
ため、容易に製造することができない。また、このよう
なインタリーブ後のデータをデインタリーブするデイン
タリーブ装置をも、容易に製造することができない。
たもので、簡素な構成で、比較的容易なインタリーブに
より、データの分散を偏りの無いものにすることを目的
とする。
のインタリーブ方法は、送信すべきデータを行列状に並
べて、少なくとも列及び行のいずれか一方を単位に、ラ
ンダムに該データを並び替えて、並び替えた後のデータ
を時系列に出力することを特徴とする。また、請求項2
記載のデインタリーブ方法は、インタリーブ後の受信デ
ータを行列状に並べて、少なくとも列及び行のいずれか
一方を単位に、ランダムに該データを並び替えて時系列
に出力することにより、該受信データを、インタリーブ
前のデータ順で出力することを特徴とする。
タリーブ装置を示す原理ブロック図であり、この図1に
おいて、インタリーブ装置1は、送信データをインタリ
ーブするものであって、該送信データを記憶する第1記
憶部2と、該送信データが行列状に並べて、少なくとも
列及び行のいずれか一方を単位にランダムに並び替えら
れた状態で該第1記憶部2から出力されるように該第1
記憶部2に対する制御を行なう第1制御部3とをそなえ
て構成されている。なお、図1に示す送信データ(D000
〜D383) は、例として記載するものである。
に並べて少なくとも列及び行のいずれか一方を単位にラ
ンダムに並び替えられた状態で該第1記憶部2に書き込
むための、書き込みアドレスを発生して、該送信データ
の書き込みを行なう第1書込制御部をそなえて、該第1
記憶部2に記憶された該送信データをアドレス順に読み
出すように構成してもよい(請求項4)。
発生する列番号発生部と、行番号をランダムに発生する
行番号発生部とをそなえて構成するとともに、該列番号
発生部及び該行番号発生部にて発生する各番号が該書き
込みアドレスとして、該第1記憶部2に該送信データを
書き込むように構成してもよい(請求項5)。該第1制
御部3が該送信データを該第1記憶部2にアドレス順に
書き込むとともに、該第1記憶部2に書き込まれている
該送信データを行列状に並べて少なくとも列及び行のい
ずれか一方を単位にランダムに並び替えられた状態で該
第1記憶部2から読み出すための、読み出しアドレスを
発生して、該送信データの読み出しを行なう第1読出制
御部をそなえて構成してもよい(請求項6)。
生する列番号発生部と、行番号をランダムに発生する行
番号発生部とをそなえて構成し、該列番号発生部及び該
行番号発生部にて発生する各番号を該読み出しアドレス
として、該第1記憶部2から送信データを読み出すよう
に構成してもよい(請求項7)。該列番号発生部及び該
行番号発生部が、それぞれ、アドレスとして用いられる
番号を、設定された順序で保持するメモリを用いて構成
してもよい(請求項8)。
インタリーブ装置を示す原理ブロック図であり、この図
2において、デインタリーブ装置4は、受信データをデ
インタリーブするものであり、該受信データを記憶する
第2記憶部5と、該受信データが行列状に並べられて、
少なくとも列及び行のいずれか一方を単にランダムに並
び替えられたインタリーブ前の状態で該第2記憶部5か
ら出力されるように該第2記憶部5に対する制御を行な
う第2制御部6とをそなえて構成されている。なお、図
2 に示す受信データ(D000 〜D383) は、例として記載し
ているものである。
に並べて少なくとも列及び行のいずれか一方を単位にラ
ンダムに並び替えられたインタリーブ前の状態で該第2
記憶部5に書き込むための、書き込みアドレスを発生し
て、該受信データの書き込みを行なう第2書込制御部を
そなえ、該第2記憶部5に記憶された該受信データをア
ドレス順に読み出すように構成してもよい(請求項1
0)。
生する列番号発生部と、行番号をランダムに発生する行
番号発生部とをそなえ、該列番号発生部及び該行番号発
生部にて発生する各番号を該書き込みアドレスとして、
該第2記憶部5にデータを書き込むように構成してもよ
い(請求項11)。該第2制御部6が該受信データを該
第2記憶部5にアドレス順に書き込むとともに、該第2
制御部6に、該第2記憶部5に書き込まれている該受信
データを行列状に並べて少なくとも列及び行のいずれか
一方を単位にランダムに並び替えられたインタリーブ前
の状態で該第2記憶部5から読み出すための、読み出し
アドレスを発生して、該受信データの読み出しを行なう
第2読出制御部をそなえて構成してもよい(請求項1
2)。
発生する列番号発生部と、行番号をランダムに発生する
行番号発生部とをそなえて構成し、該列番号発生部及び
該行番号発生部にて発生する各番号を該読み出しアドレ
スとして、該第2記憶部5から該受信データを読み出す
ように構成してもよい(請求項13)。該列番号発生部
及び該行番号発生部を、それぞれ、アドレスとして用い
られる番号を設定された順序で保持するメモリを用いて
構成するのが望ましい(請求項14)。
インタリーブ/デインタリーブシステムを示す原理ブロ
ック図であり、この図3において、インタリーブ/デイ
ンタリーブシステム7は、送信データをインタリーブす
るインタリーブ装置1と、該インタリーブ装置1でイン
タリーブされた該送信データを受信してデインタリーブ
するデインタリーブ装置4とをそなえ、該インタリーブ
装置1を、該送信データを行列状に並べて、少なくとも
列及び行のいずれか一方を単位にランダムに並び替えら
れた状態で出力するように構成されるとともに、該デイ
ンタリーブ装置4を、受信データを行列状に並べて、少
なくとも列及び行のいずれか一方を単位にランダムに並
び替えられることにより、インタリーブ前の状態で出力
するように構成されている。
インタリーブ/デインタリーブ装置を示す原理ブロック
図であり、この図4において、インタリーブ/デインタ
リーブ装置8Aは、対向するインタリーブ/デインタリ
ーブ装置8Bとの間でインタリーブされたデータの送受
信を行なうものであり、該対向するインタリーブ/デイ
ンタリーブ装置8Bへの送信データを行列状に並べて、
少なくとも列及び行のいずれか一方を単位に、ランダム
に並び替えられた状態で出力するインタリーブ装置1
と、該対向のインタリーブ/デインタリーブ装置8Bに
てインタリーブされた受信データを行列状に並べて、少
なくとも列及び行のいずれか一方を単位にランダムに並
び替えたインタリーブ前の状態で出力するデインタリー
ブ装置4とをそなえて構成されている。
施の形態を説明する。 (1)第1実施形態の説明 第1実施形態を説明するに当たり、スペクトル拡散技術
を用いた符号分割多元接続(CDMA:Code Division M
ultiple Access) 通信を携帯電話システムにおいて移動
局と基地局とが行なう場合を例に、第1実施形態を説明
する。
地局(BS:base station)との間で、信号を送信/受信
する場合に関して説明を進める。図5は、第1実施形態
に係るMSの構成を示すブロック図であり、図5に示す
ように、MS50は、受信機50−a,逆拡散器50−
b,データ抽出部50−c,デインタリーブ部50−
d,誤り訂正復号化部50−e,誤り検出部50−f,
CPU50−g,誤り検出符号化部50−h,誤り訂正
符号化部50−i,インタリーブ部50−j,信号組立
部50−k,拡散器50−l,送信機50−m,デュプ
レクサ50−n,アンテナ50−pをそなえて構成され
ている。
−p及びデュプレクサ50−nを介して受信した信号を
逆拡散器50−lにて処理し易い信号に変形するもので
ある。例えば、受信機50−aは、アンテナ50−p及
びデュプレクサ50−nを介して受信した信号(無線周
波数受信信号:RF信号)を中間周波信号(IF信号)
にダウンコンバートし、Iチャンネル成分とQチャンネ
ル成分に分離する他、各成分(Iチャンネル及びQチャ
ンネル)毎にアナログ/デジタル変化を行なって、デジ
タル信号に変換する。
aから送られてくるデジタル信号から逆拡散コードを用
いて、所望の信号を分離するものであり、データ抽出部
50−cは、逆拡散器50−bにて分離された信号から
データを抽出するものである。誤り訂正復号化部50−
eは、デインタリーブ部50−dにてデインタリーブ後
のデータを復号するとともに、データ中に含まれている
誤りを訂正するものであり、誤り訂正符号を用いてデー
タの誤りを訂正するようになっている。例えば、誤り
は、データ(主信号)を送信する際に付加された余剰ビ
ットを用いて修正され、余剰ビットは、復号及び修正に
伴い削除されるようになっている。
を送信する際に付加された誤り検出ビットを検出して、
予め設定されている誤り検出ビットのビット構成を基
に、誤りを検出するものである。誤り検出部50−fに
て検出された誤り等の情報やデータは、CPU50−g
へ通知される。また、誤り検出符号化部50−hは、C
PU50−gから送られてくるデータに、誤りを検出す
るための誤り検出ビットを符号化して付加するものであ
り、誤り訂正符号化部50−iは、誤り検出符号化部5
0−iから送られてくるデータに、誤りの訂正に用いる
誤り訂正符号を付加するものである。
データを送信するに適した信号フォーマットに組み立て
るものであり、拡散器50−lは、所定の拡散コードを
用いて、信号組立部50−kから送られてくる信号を拡
散信号に変換するものである。送信機50−mは、拡散
器50−lから送られてくる信号を、送信信号に変形す
るものである。
lから送られてくるデジタル信号を成分(Iチャネル,
Qチャネル)毎に、デジタル/アナログ変換によりアナ
ログ信号に変換する。また、送信機50−mは、直交変
調信号に直交変調した後に、中間周波信号(IF信号)
を無線周波数信号(RF信号)にアップコンバートする
ようになっている。
−n及びアンテナ50−pを介して外部に送信される。
ところで、インタリーブ部(インタリーブ装置)50−
jは、送信データをインタリーブするものである。具体
的には、インタリーブ部50−jは、送信すべきデータ
を行列状に並べて、列及び行を単位に、ランダムにデー
タを並び替えて、並び替えた後のデータを時系列に出力
するようになっている。
00〜383)あるとする。これらのデータ(000〜383)は、図
6に示すように、行列状(16行24列)に並べた後、
図7に示すように、列単位に並び替えを行なう。図6に
示すように、列(A列〜P列)は、アルファベット順に
並んでいるが、列単位の並び替えで図7に示すように、
A列,P列,J列と並び替えられる。
ように、行単位に並び替えれる。図7に示すように、各
行(1行〜24行)は、行番号順に並べられているが、
行単位の並び替えにより、図8に示すように、1行,1
6行,19行,10行,17行等と並び替えられる。図
8に示すように行列状に並べられたデータを、A列の"0
00" から順番に列方向に読み出すことで、当初、データ
が並んでいた順番がランダムに並び替えられるようにな
っている。即ち、読み出されたデータは、図9に示すよ
うに、不規則に並び替えられている。
に係るインタリーブ装置50−jを示すブロック図であ
り、この図10に示すように、インタリーブ装置50−
jは、インタリーブRAM(Random Access Memory)5
1,制御処理部52をそなえて構成されている。ここ
で、インタリーブRAM(第1記憶部)51(以下、
「第1RAM51」と言う)は、送信データを記憶する
ものである。
「第1制御処理部」と言う)は、送信データを行列状に
並べて、列及び行をランダムに並び替えられた状態で第
1RAM51から送信データが出力されるように、第1
RAM51を制御するものである。このため、第1制御
処理部52は、書込処理部60(以下、「第1書込処理
部」と言う)と読出処理部70(以下、「第1読出処理
部70」と言う)とをそなえて構成されている。
M51にデータを書き込む制御を行なうものであり、ア
ドレスやイネーブル信号(図示省略)を出力するもので
ある。第1書込処理部60は、誤り訂正符号化部50−
iから送られてくる各信号を、アドレス順に書き込むも
のである。このため、第1書込処理部60は、図10に
示すように、カウンタ61をそなえて構成されている。
このカウンタ61は、“0”〜“383”のカウント値
を発生させるものであり、小さい値から順にカウントア
ップしていき、最大カウント値に達すると、再び“0”
からカウントするようになっている。
3”)は、入力データのアドレスとして用いられ、例え
ば、1番目のデータ"000" は、カウンタ61にて出力さ
れるカウント値“0”をアドレスとして0番地に記憶さ
れ、107番目のデータ"106" は、カウント値“10
6”をアドレスとして106番地に記憶される。一方、
図10に示す第1読出処理部(第1読出制御部)70
は、第1RAM51に書き込まれている送信データを行
列状に並べて列及び行をランダムに並び替えた状態で第
1RAM51から送信データを読み出すための、アドレ
スを発生して、データの読み出しを行なうものである。
べられて第1RAM51に保持されているデータ(図6
参照)を、図9に示すデータ配列で第1RAM51から
読み出すようになっている。このため、第1RAM読出
処理部70は、A列発生回路71,1行発生回路72及
び加算器73をそなえて構成されている。
1は、列番号をランダムに発生するものであり、図8に
示すA列内の24個の番号(000〜383 の内16の倍数及
び000 ) の何れかを発生するようになっている。なお、
A列発生回路71は、一周期内にA列内の24個の番号
をそれぞれ1回づつ発生し、24個の番号を発生し終え
て次周期に移ると、リセットがかかることにより、再び
A列内の24個の番号をそれぞれ出力するようになって
いる。また、周期の変わり目に桁上がりパルスを1行発
生回路72へ出力するようになっている。
番号を発生するものであり、図8に示す1行内の16個
の番号(000〜015)のいずれかを発生させるようになって
いる。なお、1行発生回路72は、A列内の24個の列
番号が全て出力される毎に(A列発生回路71の1周期
毎に)出力する行番号をランダムに変えるようになって
おり、16個の番号(000〜015)を発生し終えると、リセ
ットがかかることにより、再び1行内の16個の番号を
それぞれ出力するようになっている。
発生回路72からそれぞれ出力された番号を足し合わせ
た値を第1RAM51の読み出しアドレスとして出力す
るものである。ここで、下記表1は、A列発生回路7
1,1行発生回路72,加算器73から出力されるデー
タ例を示している。
グt1〜t24 では、A列発生回路71が各タイミング毎に
異なる列番号を出力する一方で、1行目発生回路72の
出力は、同じ行番号を出力し続ける。A列発生回路71
から出力する24個の番号が一巡(一周)し終わったタ
イミングt25 になると、1行発生回路72は、次の番号
を出力するようになっており、A列発生回路71から送
出する番号が一巡する間(一周期)、1行発生回路72
からは同じ番号が出力され、A列発生回路71から24
周期分の番号が出されて、ようやく、1行発生回路72
は、1周期分の番号(000 〜015 の16個の番号)を出
力するようになっている。
7 後の各回路71,72及び加算器73から出力される
番号等は示していないが、A列発生回路71は、周期内
で24個の番号をそれぞれ出力し、1行発生回路72
は、同周期内で同じ番号を出力し、周期が変わるこ毎に
違う番号を出力するようになっている。また、加算器7
3から出力される値(読み出しアドレス)は、上記表1
のタイミングt26 に着目してみると、A列発生回路71
から出力された"240" と1行発生回路から出力された"0
15" とを足し合わせた"255" が出力されるようになって
いる。
に係る第1RAM読出処理部70の詳細な構成を示す図
であり、この図11に示す第1RAM読出処理部70
は、A列発生回路71,1行発生回路72,加算器73
及びAND回路74をそなえて構成されている。ここ
で、A列発生回路71は、図11に示すように、EX−
OR(排他的論理和;exclusive OR)回路(単に「EX−
OR」と言う)75−a,シフトレジスタ75−b,設
定制御部75−c,第1選択回路71−a,第2選択回
路71−b,第3選択回路71−c,AND回路71−
dをそなえて構成され、9ビットのデータを用いて、A
列内の24個の番号(図8参照)を生成するようになっ
ている。
ットのデータを保持し、フリップフロップ(flip-flop;
以下、「FF」と言う)75−b1〜75−b9をそな
えて構成されている。なお、FF75−b1〜75−b
9は、装置の起動時に制御を行なう設定制御部75−c
の制御の下、起動時に“1(High)”のビットを保持する
ようになっている。
は、クロック(CLK)により順次移動し、FF75−
b9とFF75−b6から出力されたビットがEX−O
R75−aにて排他的論理和の演算を行なわれた後のビ
ットを下位ビットとしてFF75−b1にて保持するよ
うになっている。下記表2は、シフトレジスタ75−b
に保持されるビット構成の遷移例を示す。
−cとAND回路71−dは、A列発生回路から出力さ
れる9ビットのデータを監視するようになっている。こ
こで、第1選択回路71−aは、9ビットのデータ(2
進数)で表される数値が10進数で16の倍数及び0に
該当するか否かを判定するものであり、具体的には、9
ビット中下位4ビットが全て“1”であるか否かを判断
し、全て“1”であるときにパルスを出力する(図11
中「YESでパルス」と表記)。
タ(2進数)で表される数値が10進数で0〜368内
の数値であるか否かを判定するものである。第3選択回
路71−bは、9ビットが全て“1(High)”になってい
るかを判断するものであり、全て"1" のときにパルス
(桁上りパルス)を出力するようになっている(図11
中「YESでパルス」と表記)。
A列発生回路71と同じように、EX−OR75−a,
シフトレジスタ75−b,設定制御部75−cをそなえ
る他、第4選択回路72−a,スイッチ(SW)72−
bをそなえて構成されている。スイッチ72−bは、第
3選択回路71−c及び第4選択回路72−aから出力
されるパルスを下にクロック(CLK)信号をシフトレ
ジスタ75−bへ送る制御を行なうものであり、第3選
択回路71−cからパルス信号を受信すると、クロック
信号をシフトレジスタ75−bへ送り(ON制御)、第
4選択回路72−aからパルス信号を受信したときに
は、クロック信号を通過させないようになっている(O
FF制御)。
タ(2進数)で表される数値が10進数で0〜15内に
該当するか否かを判定するものであり、具体的には、9
ビット中下位5ビット目以上のビットが“1”を含むか
否かを判断し、5ビット目以上のビットに“1”を含ん
でいないときは、パルス信号を出力する(図11中「Y
ESでパルス」と表記)。
生回路72のシフトレジスタ75−bの概略動作を説明
するためのタイムチャートであり、図12(a)は、第
3選択回路71−cからパルス信号が出力されるタイミ
ングを示し、図12(b)は、第4選択回路72−bか
らパルス信号が出力されるタイミングを示し、図12
(c)は、スイッチ72−bからクロック信号が出力さ
れるタイミングを示し、図12(d)は、シフトレジス
タ75−bに保持されるデータの遷移タイミングを示す
タイムチャートである。
1でパルス信号が第3選択回路71−cから出力される
と、スイッチ72−bは、ON制御によりクロック信号
をシフトレジスタ75−bへ送出する〔図12(c)参
照〕。シフトレジスタ75−bでは、スイッチ72−b
を介して受信したクロックを受信する毎に、データをシ
フトさせて、保持する9ビットのデータ構成を変化させ
る〔図12(d)中「データの変化点」と表記〕。
ングT2でパルス信号が第4選択回路72−aから出力
されると、スイッチ72−bは、タイミングT2前にク
ロック信号を送出していた状態からクロック信号をシフ
トレジスタ75−bへ送らない状態に変わり〔図12
(c)参照〕、シフトレジスタ75−bでは、データを
シフトせずに、前状態を保持する(データを変化させな
い)。
第3選択回路71−cから出力されると、上記同様に、
シフトレジスタ75−bは、データをシフトさせてビッ
ト構成を変化させる。図11に示すAND回路74は、
加算器73から出力されるアドレスに記憶されているデ
ータを読み出すイネーブル信号を出す制御を行なうもの
であり、A列発生回路71及び1行発生回路72から出
力された値(番号)がそれぞれ所定の値である場合に、
イネーブル信号を出すようになっている。
73へ送出する値が“16(10進数)”の倍数且つ
“0〜368(10進数)”に該当するときに第1選択
回路71−a及び第2選択回路71−bからそれぞれパ
ルス信号がAND回路71−dへ出力され、AND回路
71−dは、AND回路74へパルス信号を出力する。
一方、1行発生回路72から加算器73へ送出する値が
“0〜15(10進数)”に該当するときに第4選択回
路72−aからAND回路74へパルス信号が出力され
る。
び第4選択回路72−aからそれぞれパルス信号を受信
したときに、第1RAM51へイネーブル信号を出力す
るようになっている。例えば、上記表1のタイミングt2
6 において、加算器73から第1RAM51へ出力され
る“255”は、AND回路71−d及び第4選択回路
72−aから出力されるパルス信号を基にAND回路7
4から第1RAM51へイネーブル信号が出力されるこ
とで、有効な読み出しアドレスとして用いられ、アドレ
ス“255”に記憶されているデータが読み出されるよ
うになっている。
生回路72にはリセットがかかるようになっているが、
図11に示すA列発生回路71及び1行発生回路72の
構成では、1周期毎にリセットがかかるようには構成さ
れてはいない。即ち、シフトレジスタ75−b内のビッ
ト構成が、所定時間経過すると全て“1”になるように
なっている。
ンタイリーブ装置)50−dは、受信データをデインタ
リーブするものでる。具体的には、デインタリーブ部5
0−dは、インタリーブ後の受信データを行列状に並べ
て、少なくとも列及び行のいずれか一方を単位に、ラン
ダムにデータを並び替えて時系列に出力することによ
り、受信データをインタリーブする前のデータ順で出力
するようになっている。
ーブ後のデータ(図9参照)が、前記のインタリーブ部
50−jと同じインタリーブが行なわれる場合を前提に
説明すると、送信時に不規則に並び替えられている38
4個のデータ(000〜383)を番号順に並び替えるようにな
っている。ここで、図13は、本発明の第1実施形態に
係るデインタリーブ装置50−dを示すブロック図であ
り、この図13に示すように、デインタリーブ装置50
−dは、インタリーブRAM53,制御処理部54をそ
なえて構成されている。
(以下、「第2RAM53」と言う)は、受信データを
記憶するものである。制御処理部(第2制御部)54
(以下、「第2制御処理部54」と言う)は、受信デー
タを行列状に並べ、列及び行をランダムに並び替えてイ
ンタリーブ前の状態で第2RAM53から受信データを
出力するように第2RAM53に対する制御を行なうも
のである。
理部60−1(以下、「第2書込処理部60−1」と言
う)と読出処理部70−1(以下、「第2読出処理部7
0−1」と言う)とをそなえて構成されている。ここ
で、第2書込処理部(第2書込制御部)60−1は、受
信データを行列状に並べて列及び行をランダムに並び替
えたインタリーブ前の状態に第2RAM53に書き込む
ための、書き込みアドレスを発生して、受信データの書
き込みを行なうものである。
(図9参照)を、列及び行を並び替えて、図6に示す行
列の状態で第2RAM53に記憶するように、データの
書き込み制御を行なうものである。このため、第2書込
処理部60−1は、図13に示すように、A列発生回路
71,1行発生回路72,加算器73をそなえて構成さ
れている。
2,加算器73をそなえて構成される第2書込処理部6
0−1は、図12に示すように、前記の読出処理部70
と同様に、EX−OR75−a,シフトレジスタ75−
b,設定制御部75−c,第1選択回路71−a,第2
選択回路71−b,第3選択回路71−c,AND回路
71−d,第4選択回路72−a,スイッチ(SW)7
2−bをそなえて構成することができる。また、図13
に示すように、デインタリーブ部50−dを構成する場
合、図13に示す加算器73から出力される番号は、書
き込みアドレスとして使用される。
1は、第2RAM53からデータを読み出すものであ
り、アドレスやイネーブル信号(図示省略)を出力する
ものであり、図13に示すように、カウンタ61をそな
えて構成されている。この第2読出処理部70−1のカ
ウンタ61から送出されるカウント値“0〜383”を
基に第2RAM53から読み出されたデータ(000〜383)
は、"000","001","002","003",...,"150"...,"250"...
"382","383"と番号順に読み出される。
0−jとデインタリーブ部50−dとをそなえて構成さ
れるため、対向するインタリーブ/デインタリーブ装置
との間でインタリーブされたデータの送受信を行なうイ
ンタリーブ/デインタリーブ装置としての機能をそなえ
て構成されている。次に、MS50とCDMA通信を行
なうBSは、MS50とデータの送受信を行なうもので
ある。
で、同じ拡散コードを用いて拡散したインタリーブ後の
データを送信する場合及び同じ逆拡散コードを用いて逆
拡散した受信データをデインタリーブする場合を例に説
明する。BS100は、図5に示すように、前記MS5
0と同様に、受信機50−a,逆拡散器50−b,デー
タ抽出部50−c,デインタリーブ部(デインタリーブ
装置)50−d,誤り訂正復号化部50−e,誤り検出
部50−f,CPU50−g,誤り検出符号化部50−
h,誤り訂正符号化部50−i,インタリーブ部(イン
タリーブ装置)50−j,信号組立部50−k,拡散器
50−l,送信器50−m,デュプレクサ50−n,ア
ンテナ50−pをそなえて構成されている。
を用いる場合には、BS100は、各拡散コード別に逆
拡散器50−b,拡散器50−lを設けるように構成す
ることができ、また、拡散コード別に受信したデータ及
び送信するデータを処理するために、データ抽出部50
−c,デインタリーブ部50−d,誤り訂正復号化部5
0−e,誤り検出部50−f,誤り検出符号化部50−
h,誤り訂正符号化部50−i,インタリーブ部50−
j,信号組立部50−kをそなえて構成することもでき
る。
るMS50とBS100とによれば、MS50は、BS
100へデータを送信する場合、誤り訂正符号化部50
−iにて誤り訂正符号を付加したデータ(000〜383)をイ
ンタリーブ部50−jにて、行及び列をランダムに並び
替えて、図9に示すような状態で信号組立部50−kへ
出力する。
0−kにて所定の送信データ長に組み立てられた後、拡
散器50−lで所定の拡散コードで拡散される。また、
拡散されたインタリーブ後のデータ(デジタル信号)
は、送信機50−mでRF信号に変換等されて、デュプ
レクサ50−nやアンテナ50−pを介して、外部へ送
信される。
されたRF信号をアンテナ50−pやデュプレクサ50
−nを介して受信すると、受信機50−aにてデジタル
信号に変換等を行なう他、逆拡散器50−bにて、所定
の逆拡散コードで逆拡散する。その後、データ抽出部5
0−cにて、MS50のインタリーブ部50−jにてイ
ンタリーブされたインタリーブ後のデータを抽出し、デ
インタリーブ部にて、インタリーブ後のデータを行と列
とをランダムに並び替えてインタリーブ前のデータ順に
並び替えて誤り訂正復号化部50−eへ送出する。
符号を用いて訂正可能な誤りを訂正し、誤り検出部50
−fにて誤りを検出した情報をCPU50−gへ通知す
る。一方、BS100からMS50へ送信されるデータ
処理も、上記と同様であるので、詳細な説明は省略す
る。このように、本発明の第1実施形態に係るMS50
とBS100とによれば、例えば、MS50からBS1
00へ送信したデータが、伝送中にフェージングの影響
を受けて誤りが発生したとしても、送信側のMS50が
送信に際し、簡素な構成の下、比較的容易なインタリー
ブによりデータの分散を偏りのない形に並び替えてデー
タを送信し、受信側のBS100は、インタリーブ後の
データを受信すると、簡素な構成の下、比較的容易なデ
インタリーブで誤りデータの分散を偏りのないものにす
るので、伝送品質の低下を抑制できる。
明 第1実施形態の第1変形例について図5を用いて説明す
る。第1実施形態の第1変形例に係るMS50−1,B
S100−1は、第1実施形態に係るMS50,BS1
00とほぼ同様の機能を有するものであるが、第1実施
形態に係るデインタリーブ部50−dが受信データを第
2RAM53に書き込む時にアドレスをランダムに発生
する点と比較して、データを読み出すためのアドレスを
ランダムに発生する点で異なる。
において、前述の第1実施形態にて記述した符号と同じ
符号を付したものは、同一若しくはほぼ同様のものとす
る。ここで、図14は、本発明の第1実施形態の第1変
形例に係るデインタリーブ部50−d1の構成を示す図
であり、この図14に示すように、デインタリーブ部5
0−d1は、第2RAM53−1,制御処理部54−1
をそなえて構成されている。
同様に、受信データを記憶するものである。制御処理部
(第2制御部)54−1は、第1実施形態に係る第2制
御処理部54と同様に、受信したデータを行列状に並べ
て、列及び行をランダムに並び替えてインタリーブ前の
状態で第2RAM53−1から出力されるように第2R
AM53−1に対する制御を行なうものである。
に示すように、書込処理部60−2(以下、「第3書込
処理部60−2」と言う)と読出処理部70−2(以
下、「第3読出処理部70−2」と言う)とをそなえて
構成されている。第3書込処理部60−2は、第1実施
形態に係る第1書込処理部60と同様の機能を有するも
のであり、第2RAM53−1にデータを書き込む制御
を行なうものであり、アドレスやイネーブル信号(図示
省略)を出力するものであり、カウンタ61をそなえて
構成されている。
読出制御部)70−2は、第2RAM53−1に書き込
まれている受信データを行列状に並べて、列及び行をラ
ンダムに並び替えたインタリーブ前の状態で第2RAM
53−1から受信データを読み出すための、読み出しア
ドレスを発生して、受信データの読み出しを行なうもの
である。
列発生回路71−1,1行発生回路72−1,加算器7
3をそなえて構成されている。ここで、A列発生回路7
1−1は、第1実施形態に係るA列発生回路71と同様
の機能を有するものであるが、A列発生回路71−1が
発生する番号とA列発生回路71とで発生する番号とは
異なる。
番号を発生させるのに対して、A列発生回路71−1
は、16個の番号を発生させ、また、それぞれ発生する
番号にも違いがある。A列発生回路71−1から発生す
る番号は、発生する番号順に記述すると、"000","14
4","120","216","096","312","192","360","072","04
8","288","240","168","264","336","024" である。
形態に係る1行発生回路72と同様の機能を有するもの
であるが、1行発生回路72−1が発生する番号は、1
行発生回路72で発生する番号と異なる。具体的には、
1行発生回路72が16個の番号を発生させるのに対し
て、1行発生回路72−1は、24個の番号を発生さ
せ、また、それぞれ発生する番号にも違いがある。1行
発生回路72−1から発生する番号は、発生する番号順
に記述すると、"000","008","007","013","006","01
9","012","021","005","003","018","015","011","01
6","020","010","004","009","002","022","017","01
0","014",023"である。
1行発生回路72−1と加算器73からそれぞれ出力さ
れる値を示す図であり、この図15に示すように、A列
発生回路71−1と1行発生回路72−1とから出力さ
れる値を足し合わせた値が、加算器73から出力され
て、読み出しアドレスとして用いられる。なお、図15
に示すように、A列発生回路71−1から上記の16個
の番号が出力されると、1行発生回路72−1は異なる
番号を出力するようになっている。また、図15中に示
す点線αは、1行発生回路72−1から出力されるデー
タの変わり目を示している。
1−1と1行発生回路72−1とは、図11に示すA列
発生回路71と1行発生回路72と同じ様に構成するこ
とができるが、第1選択回路71−aは、“24”の倍
数を選択するように構成される他、第4選択回路72−
aは、“0〜23”内でパルス信号を出力するように構
成される。
100−1によれば、MS50−1のインタリーブ後の
データは、BS100−1のデインタリーブ部50−d
1にて、インタリーブ前のデータ順に並び替えられる。
このように、本発明の第1実施形態に係るMS50−1
とBS100−1とによれば、例えば、MS50−1か
らBS100−1へ送信したデータが、伝送中にフェー
ジングの影響を受けて誤りが発生したとしても、送信側
のMS50−1が簡素な構成の下、比較的容易なインタ
リーブにより、データの分散を偏りのない形に並び替え
てデータを送信し、受信側のBS100−1は、インタ
リーブ後のデータを受信すると、簡素な構成の下、比較
的容易なデインタリーブで誤りデータの分散を偏りのな
いものにするので、伝送品質の低下を抑制できる。
AM51からデータを読み出すための読み出しアドレス
をランダムに発生するインタリーブ部50−jに代え
て、図16に示すようなデータを第1RAM51−1に
書き込むための書き込みアドレスをランダム発生するイ
ンタリーブ部50−j1を用いてMS50−1,BS1
00−1を構成することもできる。
タリーブ部50−dを用いて、インタリーブ後のデータ
をデインタリーブする。インタリーブ部15−1は、図
16に示すように、第1RAM51−1,制御処理部5
2−1をそなえて構成されている。第1RAM51−1
は、第1RAM51と同様に、送信データを記憶するも
のである。
る第1制御処理部52と同様に、送信データを行列状に
並べて、列及び行をランダムに並び替えた状態で第1R
AM51−1から送信データを出力するように第1RA
M51−1を制御に対する制御を行なうものである。こ
のため、制御処理部52−1は、図16に示すように、
書込処理部60−3(以下、「第4書込処理部60−
3」と言う)と読出処理部70−3(以下、「第4読出
処理部70−3」と言う)とをそなえて構成されてい
る。
に第2読出処理部60−2と同様に機能するものであ
り、第1RAM51−1からデータを読み出す制御を行
なうものであり、カウンタ61をそなえて構成されてい
る。また、第4書込処理部(第1書込制御部)60−3
は、送信データを行列状に並べて、列及び行をランダム
に並び替えた状態で第1RAM51−1から出力される
ように第1RAM51−1に対する制御を行なうもので
ある。
列発生回路71−1,1行発生回路72−1,加算器7
3をそなえて構成されている。インタリーブ部50−j
1のA列発生回路71−1,1行発生回路72−1は、
図11に示すA列発生回路71と1行発生回路72と同
じ様に構成することができるが、第1選択回路71−a
は、“24”の倍数を選択するように構成される他、第
4選択回路72−aは、“0〜23”内でパルス信号を
出力するように構成される。
ブ部50−j1にてインタリーブしたデータを行及び列
をランダムに並び替えてインタリーブ前のデータ順で読
み出すようになっている。このように、インタリーブ部
50−j1とデインタリーブ部50−dとの組み合わせ
た場合も、伝送中にバースト的な誤りが発生しても、簡
素な構成で、容易に伝送品質の低下を抑制できる。
明 第1実施形態の第2変形例について図5を用いて説明す
る。第1実施形態の第2変形例に係るMS50−2,B
S100−2は、第1実施形態に係るMS50,BS1
00とほぼ同様の機能を有すものであるが、図10に示
す第1実施形態に係るインタリーブ部50−jの構成と
図13に示す第1実施形態に係るデインタリーブ部50
−dの構成をそれぞれ入れ替えて、インタリーブ部50
−j2,デインタリーブ部50−d2を構成する点で第
1実施形態に係るMS50,BS100と異なる。
において、前述の第1実施形態等にて記述した符号と同
じ符号を付したものは、同一若しくはほぼ同様のものと
する。また、デインタリーブ部50−d2は、図10に
示すように、インタリーブ部50−jと同様に構成さ
れ、図10に示す第1RAM51は、データ抽出部50
−cから送られてくる入力データを記憶し、第1RAM
51に保持するデータを第1読出処理部70の制御の
下、誤り訂正復号化部50−eへ出力するようになって
いる。
3に示すように、デインタリーブ部50−dと同様に構
成され、図13に示す第2RAM53は、誤り訂正符号
化部50−iから送られてくる入力データを第2書込処
理部60−1の制御の下に記憶し、第2読出処理部70
−1の制御の下、保持するデータを信号組立部50−k
へ出力するようになっている。
S100−2によっても、前記第1実施形態に係るMS
50,BS100と同様に、例えば、MS50−2から
BS100−2へ送信したデータが、伝送中にフェージ
ングの影響を受けて誤りが発生したとしても、送信側の
MS50−2が送信に際し送信データを行及び列をラン
ダムに入れ替え、受信側のBS100−2は、インタリ
ーブ後のデータを受信すると、インタリーブ前の状態に
並び替える。
並び替えられた384個のデータ中にバースト的な誤り
が発生しても、受信側で、訂正し易い誤りの形に形成す
るためにそれらの誤りをランダムに分散するので、容易
に誤りを訂正することができ、伝送品質の低下を抑制で
きる。なお、第1実施形態の第1変形例に係るデインタ
リーブ部50−d1とインタリーブ部50−jの構成を
入れ替えた場合も同様である他、インタリーブ部50−
j1とデインタリーブ部50−dの構成を入れ替えた場
合も同様である。
5に示す第2実施形態に係るMS50−3,BS100
−3は、第1実施形態に係るMS50,BS100とほ
ぼ同様の機能を有するものであるが、第1実施形態に係
るデインタリーブ部50−d及びインタリーブ部50−
jのA列発生回路71,1行発生回路2をROMとカウ
ンタとを用いて構成する点で異なる。
述の第1実施形態等にて記述した符号と同じ符号を付し
たものは、同一若しくはほぼ同様のものとする。ここ
で、図17は、第2実施形態に係るデインタリーブ部を
示すブロック図であり、この図17に示すように、デイ
ンタリーブ部50−d3は、第1実施形態に係るデイン
タリーブ部50−dと同様に第2RAM53,加算器7
3,カウンタ61を備える他、A列発生回路71−2,
1行発生回路71−2をそなえて構成されている。
施形態に係るA列発生回路71と同様の機能を有するも
のであるが、図17に示すように、ROM(Read Only M
emory)71−2a,カウンタ71−2bをそなえて構成
されており、ROM(メモリ)71−2aは、A列内の
24個の番号(図8参照)をそれぞれ所定のアドレスに
保持するものである。下記表3に、ROM71−2aの
データ保持例を示す。
は、図8に示すA列内の24個の番号を上から順にそれ
ぞれ保持しており、例えば、アドレス“4”には番号
“256”が保持されている。ROM71−2aは、カ
ウンタ71−2bから出力されるカウント値( 上記表3
のアドレス)を受信すると、そのアドレスに保持するデ
ータを読み出して加算器73へ出力するようになってい
る。
ンタであり、“0”から“23”までのカウントを行な
い、カウント値をROM71−2aの読み出しアドレス
として出力し、最大カウント値“23”に至ると再び
“0”からカウントを行なうようになっている。カウン
タ71−2bは、カウント周期が一巡すると桁上りパル
スを1行発生回路72−2のカウンタ72−2b(後
述)へ送出するようになっている。
形態に係る1行発生回路72と同様の機能を有するもの
であるが、図17に示すように、ROM72−2aとカ
ウンタ72−2bをそなえて構成されており、ROM
(メモリ)72−2aは、1行内の16個の番号を(図
8参照)をそれぞれ所定のアドレスに保持するものであ
る。下記表4に、ROM72−2aのデータ保持例を示
す。
は、図8に示す1行内の16個の番号を左から順にそれ
ぞれ保持しており、例えば、アドレス“3”には番号
“008”が保持されている。ROM72−2aは、カ
ウンタ72−2bから出力されるカウント値( 上記表4
のアドレス)を受信すると、そのアドレスに保持するデ
ータを読み出して加算器73へ出力するようになってい
る。
“15”までのカウントを行ない、カウント値をROM
72−2aの読み出しアドレスとして出力し、最大カウ
ント値“15”に至ると再び“0”からカウントを行な
うようになっている。なお、カウンタ72−2bは、A
列発生回路71−2のカウンタ71−2bから桁上りパ
ルスを受信することで、カウントアップを行なうように
なっている。
れる書き込みアドレスは、表1に示す例と同じである。
ここで、図18は、第2実施形態に係るインタリーブ部
を示すブロック図であり、この図18に示すように、イ
ンタリーブ部50−j3は、第1実施形態に係るインタ
リーブ部50−jと同様に第1RAM51,加算器7
3,カウンタ61を備える他、A列発生回路71−2,
1行発生回路72−2をそなえて構成されている。
MS50−3,BS100−3によれば、MS50−3
がBS100−3へデータを送信する場合、第1実施形
態に係るMS50,BS100と同様に、MS50のイ
ンタリーブ部50−j3が、送信データを行及び列をラ
ンダムに入れ替えて、図9示すようなデータ順で信号組
立部50−kへインタリーブ後のデータを送出する。
ブを行なう際に、第1RAM51に記憶するデータをR
OM71−2a及びROM72−2aからそれぞれ送出
されるデータ(上記表3及び表4参照)を加算器73に
て足し合わせた値を読み出しアドレスとして使用し、3
84個のデータ(000〜383)をランダムに読み出す。その
後、インタリーブ後のデータは、拡散器50−l等を介
してBS100−3へと送られる。
られてくるデータを逆拡散器50−b等を介して受信
し、デインタリーブ部50−d3にてデインタリーブ
し、インタリーブ前のデータ順に誤り訂正復号化部50
−eへ送出する。デインタリーブ部50−d3は、デイ
ンタリーブを行なう際に、第2RAM53に記憶するデ
ータをROM71−2a及びROM72−2aからそれ
ぞれ送出されるデータ(上記表3及び表4参照)を加算
器73にて足し合わせた値を書き込みアドレスとして使
用し、384個のデータ(000〜383)をランダムに第2R
AM53に書き込む。データを第2RAM53に書き込
んだ後、デインタリーブ部50−d3は、カウンタ61
のカウント値“0”から順番に、384個のデータを読
み出し制御を行なう。
S100−3によれば、第1実施形態で述べた効果の
他、ランダム発生にROM71−2a,72−2aを用
いることで、アドレス発生の基準となるA列内の24個
の番号と1行内の16個の番号とを発生する順序等を容
易に設定することができる他、確実に384個のデータ
(000〜383)の並び替えを行なえて、伝送品質の低下を更
に抑制できる。
明する。図5に示す第2実施形態の一変形例に係るMS
50−4,BS100−4は、第2実施形態に係るMS
50−3,BS100−3とほぼ同様の機能を有すもの
であるが、第2実施形態に係るデインタリーブ部50−
d3及びインタリーブ部50−j3と比較して、データ
をインタリーブする時或いはデインタリーブする時にR
OMを用いてアドレスをランダム発生する点で、第2実
施形態と異なる。
おいて、前述の第2実施形態等にて記述した符号と同じ
符号を付したものは、同一若しくはほぼ同様のものとす
る。即ち、MS50−4とBS100−4は、第2実施
形態に係るデインタリーブ部50−d3の代わりに第1
実施形態の第1変形例に係るデインタリーブ装置50−
d1をそなえて構成される。
100−4によっても、第1,第2実施形態で述べたと
同様、送信側で送信データを行及び列をランダムに入れ
替えて、図9に示すようなインタリーブ後のデータに形
成し、受信側でインタリーブ後のデータを行及び列をラ
ンダムに入れ替えてインタリーブ前のデータ順に誤り訂
正符号化部50−eに送出するので、伝送中にバースト
的な誤りが発生しても、訂正し易い形の誤りに、誤りを
分散することで、伝送品質の低下を抑制できるととも
に、ランダム発生にROM71−2a,72−2aを用
いることで、アドレス発生の基準となるA列内の24個
の番号と1行内の16個の番号とを発生する順序等を容
易に設定することができる他、確実に384個のデータ
(000〜383)の並び替えをえて、伝送品質の低下を更に抑
制できる。
第2実施形態に係るインタリーブ部50−j3の代わり
に第1実施形態の第1変形例に係るインタリーブ装置5
0−j1をそなえて構成することもできる。このように
構成した場合も上記と同様に、伝送品質の低下を抑制で
き、受信側のランダム発生をROM71−2a,72−
2aを用いて容易に実現できる。
が、本発明は、その他の無線通信にて、誤り訂正符号を
用いて誤りを訂正する機能をそなえる場合は、同様に実
施することができる。また、上記の説明では、インタリ
ーブ部50−jは、誤り訂正符号化部50−iにて誤り
訂正符号を付加されたデータをインタリーブする場合を
説明したが、誤り訂正符号としてターボ符号が用いられ
る場合、誤り訂正符号化部50−iにインタリーブする
機能をそなえて構成することもできる。なお、ターボ符
号は、畳み込み符号,BCH符号,リードソロモン符号
とインタリーブを組み合わせた符号である。
する誤り訂正符号化部50−i1を示す図であり、この
図19に示す誤り訂正符号化部50−i1は、インタリ
ーブ部50−jと符号化装置50−iaをそなえて構成
されている。ここで、符号化装置50−ia(図中「E
NC」と表記)は、畳み込み等を行なうものである。
i1にデータuが入力されると、データuは、符号化装
置50−iaやインタリーブ部50−j等を介して3つ
の信号xa,xb,xc として形成される。これらのデータ
xa,xb,xc は、インタリーブ部50−jへ送られそれ
ぞれインタリーブされた後、拡散器50−l等を介して
外部へ送信される。
中にフェージングの影響を受けてx a はya に、xb は
yb に、xc はyc に変形したと仮定) は、図20に示
す誤り訂正復号化部50−e1へと送られる。この誤り
訂正復号化部50−e1は、図20に示すように、復号
化装置50−ea,インタリーブ部50−j,デインタ
リーブ部50−dをそなえて構成されている。
を行なうものである。この図20に示す誤り訂正復号化
部50−e1にデータya,yb,yc は、それぞれ相関の
割合を小さくして、誤り率を小さくしたデータを誤り検
出部50−fへと送るようになっており、具体的には、
データya とデータyb とで復号したデータya ′をイ
ンタリーブ部50−jがインタリーブする。このインタ
リーブ後のデータとデータyc とで更に、復号を行なっ
たデータya ″を更にデインタリーブする。
ンタリーブ部50−dにてデインタリーブしたデータと
データyb とで復号等上記同様の処理を行ない相関を少
なくして復号を行なったデータu′を出力する。このよ
うにターボ符号を行なうことで、ターボ符号の重み分布
の改善を計れる。
を別々に行なうように構成することもできる。ここで、
図21は、インタリーブ部50−j5を示すブロック図
であり、この図21に示すインタリーブ部50−j5
は、インタリーブRAM56A〜56Cとカウンタ61
A〜61Cと加算器73と行発生回路71A,72B,
72Cと列発生回路72A,71B,71Cとをそなえ
て構成されている。
部)56A〜56Cは、第1RAM51と同様のもので
あり、送信データを記憶するものである。
B,71Cは、A列発生回路と同様の機能を有するもの
であり、各タイミング毎に異なる番号を加算器へ出力す
るようになっており、行発生回路71Aは、図7に示す
1行内の16個の番号を出力するようになっている。ま
た、列発生回路71Bは、番号(000〜015)を"000" から
順に発生させるものであり、列発生回路71Cは、番号
(000〜368)を"000" 及び16の倍数を"000" から順に"3
68" まで発生させるものである。
B,72Cは、1行発生回路72と同様の機能を有する
ものであり、列発生回路72Aは、番号(000〜015)を"0
00"から順に発生させるものであり、行発生回路72B
は、図8に示すA列内の24個の番号を上から順に発生
させるものであり、行発生回路72Cは、番号(000〜01
5)を"000" から順に発生させるものである。
B,72Cは、それぞれ行発生回路71A,列発生回路
71B,71Cから桁上りパルスの受信を契機に加算器
73へ出力する番号を変化させるようになっている。図
21に示すインタリーブ装置50−j5によれば、デー
タ(000〜383)は、図6〜図8に示す並び替えが行なわれ
て、図9に示す順序になる。
ンタリービング(24[4[2 ×2]×6[3×2]] ×16[4[[2 ×
2]×4[2 ×2]])を説明するための図であり、以下、イン
タリービング(24[4[2 ×2]×6[3 ×2]] ×16[4[[2 ×2]
×4[2 ×2]])について説明すると、384個のデータ
は、それぞれ図25に示すように、24行16列に行列
状に並べられる。
25に示す列番号(図25中に示す1〜16)順に列単
位の並び替えを行なう。図26は、図25に示す列単位
の並び替えを行なった後の384個のデータが並べられ
ている状態を示す図である。384個のデータは、16
列を4分割され、列番号(図26中に示す1〜4)順に
それぞれ4列まとめて並び替えられる。図27は、図2
6に示す列の並び替えを行なった後の384個のデータ
が並べられている状態を示す図である。
分割され、各分割かれた4列内で列番号(図27中に示
す1〜4)順に並び替えられる。図28は、図27に示
す列の並び替えを行なった後の384個のデータが並べ
られている状態を示す図である。次に、384個のデー
タは、24行を図28に示す行番号(図28に示す1〜
24)順に並び替えられる。図29は、図28に示す行
単位の並び替えを行なった後の384個のデータが並べ
られている状態を示す図である。
すように24行を6分割されて、行番号(図29中に示
す1〜6)順にそれぞれ4行まとめて並び替えられる。
図30は、図29に示す行の並び替えを行なった後の3
84個のデータが並べられている状態を示す図である。
ついで、384個のデータは、図30に示すように6分
割されて、各分割された4行内で行番号(図30に示す
1〜4)順に並び替えられる。図31は、図30に示す
行の並び替えを行なった後の384個のデータが並べら
れている状態を示す図である。
は、列方向に"000","192","096","288","032","224","1
28" と読み出され、1列内の24個のデータが終了する
と、右側の列の先頭から再び行方向に読み出すようにな
っている。例えば、図31に示す"000" を含む列の最後
の"368" の読み出しが終了すると、右側の列の先頭にあ
る"008" が読み出されるようになっている。
ータが並べられている状態を示す図である。なお、図3
2に示すインタリーブ後の368個のデータは、"000"
から右方向に並べられており、図32中右端に示すデー
タ"368" の次には、"008" が続くことを意味し、また"3
76" 等の次には"004" 等が続く事を意味する。ここで、
上記インタリービング(24[4[2 ×2]×6[3 ×2]] ×16[4
[[2 ×2]×4[2 ×2]])は、前記のA列発生回路71等や
1行発生回路72等を用いて容易に行なうことができ
る。
すA′列内の24個の番号( 発生する順番に言うと、"0
00","192","096","288","032","224","128","320","06
4","256","160","352","016","208","112","304","04
8","240","144","336","080","272","176","368")を発
生するように構成すればよい。また、1行発生回路72
等を図31に示す1′行内の16個の番号(発生する順
番に言うと、"000","008","004","012","002","010","0
06","014","001","009","005","013","003","011","00
7","0156") を発生するように構成すればよい。
×6[3 ×2]] ×16[4[2×2]×4[2 ×2]])に限らず、その
他のインタリービング(20[4[2 ×2]×5[3 ×2]] ×16[4
[[2×2]×4[2 ×2]])等をも、本発明は実施できる。と
ころで、上記の説明では、行及び列をそれぞれランダム
に入れ替える場合を説明したが、行及び列のいずれか一
方をランダムに入れ替えてデータを並び替えを行なうよ
うに構成できる。また、上記では、メモリとしてROM
71−2a等を用いる場合を例として説明したが、メモ
リはその他の記憶素子を用いてもよい。
明の趣旨を逸脱しない範囲で様々な形態で実施できる。
記載のインタリーブ方法によれば、送信すべきデータを
行列状に並べて、少なくとも列及び行のいずれか一方を
単位にランダムにより該データを並び替えて時系列に出
力することで、伝送中のフェージングの影響により、送
信データ中にバースト的な誤りが発生しても、比較的容
易なインタリーブにより、データの分散を偏りのないも
のにするので、回線品質の低下を抑制できる。
ーブ方法によれば、インタリーブ後の受信データを行列
状に並べて、少なくとも列及び行のいずれか一方を単位
にランダムに並び替えて時系列に出力することにより、
比較的容易なデインタリーブにより、データの分散を偏
りのないものにするので、回線品質の低下を抑制でき
る。
ブ装置によれば、該第1制御部が該送信データを行列状
に並べて、少なくとも列及び行のいずれか一方を単位に
ランダムに並び替えた状態で該第1記憶部から出力する
ように該第1記憶部に対する制御を行なうことにより、
簡素な構成の下、比較的容易なインタリーブにより、デ
ータの分散を偏りのないものにするので、回線品質の低
下を抑制できる。
ーブ装置によれば、第1書込制御部が、該送信データを
行列状に並べて少なくとも列及び行のいずれか一方を単
位にランダムに並び替えられた状態で該第1記憶部に書
き込むための、書き込みアドレスを発生して、該送信デ
ータの書き込みを行ない、該第1記憶部に記憶された該
送信データはアドレス順に読み出されることによって
も、比較的容易なインタリーブを行なえて、回線の品質
低下を抑制できる。
ーブ装置によれば、列番号発生部が列番号をランダムに
発生し、行番号発生部が行番号をランダムに発生し、該
第1書込制御部が、該列番号発生部及び該行番号発生部
にて発生する各番号を該書き込みアドレスとして、該第
1記憶部に該送信データを書き込むことにより、確実に
簡易なインタリーブを行なえて、回線品質の低下を抑制
できる。
ーブ装置によれば、該第1制御部が、該送信データを該
第1記憶部にアドレス順に書き込み、第1読出制御部
が、該第1記憶部に書き込まれている該送信データを行
列状に並べて少なくとも列及び行のいずれか一方を単位
にランダムに並び替えられた状態で該第1記憶部から読
み出すための、読み出しアドレスを発生して、該送信デ
ータの読み出しを行なうことによっても、比較的容易な
インタリーブを行なえて、回線品質の低下を抑制でき
る。
ーブ装置によれば、列番号発生部が列番号をランダムに
発生し、行番号発生部が行番号をランダムに発生し、該
第1読出制御部が、該列番号発生部及び該行番号発生部
にて発生する各番号を該読み出しアドレスとして、該第
1記憶部から送信データを読み出すことにより、確実に
簡易なインタリーブを行なえて、回線品質の低下を抑制
できる。
ーブ装置によれば、メモリから出力される番号が、アド
レスとして用いられるので、予め出力する番号を容易に
設定することができて、簡易にデータの分散を偏りのな
いものにできるので、回線品質の低下を抑制できる。次
に、本発明の請求項9記載のデインタリーブ装置によれ
ば、第2制御部が、該受信データを行列状に並べて、少
なくとも列及び行のいずれか一方を単位にランダムに並
び替えたインタリーブ前の状態で該第2記憶部から出力
するように該第2記憶部を制御するので、簡素な構成の
下、比較的容易なデインタリーブにより、誤りデータの
分散を偏りのないものにするので、回線品質の低下を抑
制できる。
タリーブ装置によれば、第2書込制御部が、該受信デー
タを行列状に並べて少なくとも列及び行のいずれか一方
を単位にランダムに並び替えたインタリーブ前の状態で
該第2記憶部に書き込むための、書き込みアドレスを発
生して、該受信データの書き込みを行ない、該第2制御
部が、該第2記憶部に記憶された該受信データをアドレ
ス順に読み出すことによっても、容易にデインタリーブ
を行なえて、回線品質の低下を抑制できる。
タリーブ装置によれば、列番号発生部が列番号をランダ
ムに発生し、行番号発生部が行番号をランダムに発生
し、該第2書込制御部が、該列番号発生部及び該行番号
発生部にて発生する各番号を該書き込みアドレスとし
て、該第2記憶部にデータを書き込むことにより、確実
にデインタリーブW行なえて、回線品質の低下を抑制で
きる。
タリーブ装置によれば、該第2制御部が、該受信データ
を該第2記憶部にアドレス順に書き込むとともに、第2
読出制御部が、該第2記憶部に書き込まれている該受信
データを行列状に並べて少なくとも列及び行のいずれか
一方を単位にランダムに並び替えたインタリーブ前の状
態で該第2記憶部から読み出すための、読み出しアドレ
スを発生して、該受信データの読み出しを行なうことに
よっても、容易にデインタリーブを行なえて、回線品質
の低下を抑制できる。
タリーブ装置によれば、列番号発生部が列番号をランダ
ムに発生し、行番号発生部が行番号をランダムに発生
し、該第2読出制御部が、該列番号発生部及び該行番号
発生部にて発生する各番号を該読み出しアドレスとし
て、該第2記憶部から該受信データを読み出すことによ
り、確実にデインタリーブを行なえて、回線品質の低下
を抑制できる。
タリーブ装置によれば、メモリから出力される番号が、
アドレスとして用いられ、予め出力する番号を容易に設
定することができて、簡易に誤りデータの分散を偏りの
ないものにするので、回線品質の低下を抑制できる。次
に、本発明の請求項15記載のインタリーブ/デインタ
リーブシステムによれば、該インタリーブ装置が、該送
信データを行列状に並べて、少なくとも列及び行のいず
れか一方を単位にランダムに並び替えられた状態で出力
する一方で、該デインタリーブ装置が、受信データを行
列状に並べて、少なくとも列及び行のいずれか一方を単
位にランダムに並び替えられることにより、インタリー
ブ前の状態で出力することにより、インタリーブ後のデ
ータにバースト的な誤りが発生しても、簡素な構成の
下、比較的容易にデータの分散を偏りのないものにする
ので、回線品質の低下を抑制できる。
リーブ/デインタリーブ装置によれば、インタリーブ装
置とデインタリーブ装置とが送信データをランダムに並
び替え、受信データの配列もランダムに並び替えること
により、送信データ及び受信データの回線品質の低下を
抑制できる。
図である。
ク図である。
ムを示す原理ブロック図である。
示す原理ブロック図である。
ブロック図である。
インタリーブを説明するための図である。
インタリーブを説明するための図である。
インタリーブを説明するための図である。
てインタリーブされたデータを示す図である。
置を示すブロック図である。
処理部の詳細な構成を示すブロック図である。
シフトレジスタの概略動作を説明するためのタイムチャ
ートである。
装置を示すブロック図である。
インタリーブ部の構成を示すブロック図である。
列発生回路と1行発生回路と加算器からそれぞれ出力さ
れる値を示す図である。
ンタリーブ部の構成を示すブロック図である。
部を示すブロック図である。
を示すブロック図である。
を示すブロック図である。
有する誤り訂正復号化部を示すブロック図である。
ある。
めの図である。
めの図である。
めの図である。
×16[4[2×2]×4[2 ×2]])を説明するための図である。
×16[4[2×2]×4[2 ×2]])を説明するための図である。
×16[4[2×2]×4[2 ×2]])を説明するための図である。
×16[4[2×2]×4[2 ×2]])を説明するための図である。
×16[4[2×2]×4[2 ×2]])を説明するための図である。
×16[4[2×2]×4[2 ×2]])を説明するための図である。
×16[4[2×2]×4[2 ×2]])を説明するための図である。
×16[4[2×2]×4[2 ×2]])を説明するための図である。
d4 デインタリーブ部(デインタリーブ装置) 50−e,50−e1 誤り訂正復号化部 50−ea 復号化装置 50−f 誤り検出部 50−g CPU 50−h 誤り検出符号化部 50−i,50−i1 誤り訂正符号化部 50−ia 符号化装置 50−j,50−j1,50−j2,50−j3,50
−j4,50−j5デインタリーブ部(デインタリーブ
装置) 50−k 信号組立部 50−l 拡散器 50−m 送信機 50−n デュプレクサ 50−p アンテナ 51,51−1,56A〜56B インタリーブRAM
(第1記憶部) 52,52−1 制御処理部(第1制御部) 53,53−1 インタリーブRAM(第2記憶部) 54,54−1 制御処理部(第2制御部) 60 第1読出処理部 60−1 第2書込寄り部(第2書込制御部) 60−2 第3書込処理部 60−3 第4書込処理部(第1書込制御部) 61,61A〜61B カウンタ 70 第1読出処理部(第1読出制御部) 70−1 第2読出処理部 70−2 第3読出処理部(第2読出制御部) 70−3 第4読出処理部 71,71−1,71−2 A列発生回路(列番号発生
部) 71−2a,72−2a ROM(メモリ) 71−2b,72−2b カウンタ 71−a 第1選択回路 71−b 第2選択回路 71−c 第3選択回路 71−d,74 AND回路 71A 行発生回路(列番号発生部) 71B,71C 列発生回路(列番号発生部) 72,72−1,72−2 1行発生回路(行番号発生
部) 72−a 第4選択回路、 72−b スイッチ(SW) 72A 列発生回路(行番号発生部) 72B,72C 行発生回路(行番号発生部) 73 加算器 75−a EX−OR 75−b シフトレジスタ 75−b1〜75−b9 フリップフロップ 75−c 設定制御部 100,100−1,100−2,100−3,400
−4 BS
Claims (16)
- 【請求項1】 送信すべきデータを行列状に並べて、 少なくとも列及び行のいずれか一方を単位に、ランダム
に該データを並び替えて、並び替えた後のデータを時系
列に出力することを特徴とする、インタリーブ方法。 - 【請求項2】 インタリーブ後の受信データを行列状に
並べて、 少なくとも列及び行のいずれか一方を単位に、ランダム
に該データを並び替えて時系列に出力することにより、
該受信データを、インタリーブ前のデータ順で出力する
ことを特徴とする、デインタリーブ方法。 - 【請求項3】 送信データをインタリーブするインタリ
ーブ装置であって、 該送信データを記憶する第1記憶部と、 該送信データが行列状に並べられて、少なくとも列及び
行のいずれか一方を単位にランダムに並び替えられた状
態で該第1記憶部から出力されるように該第1記憶部に
対する制御を行なう第1制御部とをそなえて構成されて
いることを特徴とする、インタリーブ装置。 - 【請求項4】 該第1制御部が、該送信データを行列状
に並べて少なくとも列及び行のいずれか一方を単位にラ
ンダムに並び替えられた状態で該第1記憶部に書き込む
ための、書き込みアドレスを発生して、該送信データの
書き込みを行なう第1書込制御部をそなえ、 該第1記憶部に記憶された該送信データをアドレス順に
読み出すように構成されていることを特徴とする、請求
項3記載のインタリーブ装置。 - 【請求項5】 該第1書込制御部が、列番号をランダム
に発生する列番号発生部と、行番号をランダムに発生す
る行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
を該書き込みアドレスとして、該第1記憶部に該送信デ
ータを書き込むように構成されていることを特徴とす
る、請求項4記載のインタリーブ装置。 - 【請求項6】 該第1制御部が、該送信データを該第1
記憶部にアドレス順に書き込むとともに、 該第1記憶部に書き込まれている該送信データを行列状
に並べて少なくとも列及び行のいずれか一方を単位にラ
ンダムに並び替えられた状態で該第1記憶部から読み出
すための、読み出しアドレスを発生して、該送信データ
の読み出しを行なう第1読出制御部をそなえて構成され
ていることを特徴とする、請求項3記載のインタリーブ
装置。 - 【請求項7】 該第1読出制御部が、列番号をランダム
に発生する列番号発生部と、行番号をランダムに発生す
る行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
を該読み出しアドレスとして、該第1記憶部から送信デ
ータを読み出すように構成されていることを特徴とす
る、請求項6記載のインタリーブ装置。 - 【請求項8】 該列番号発生部及び該行番号発生部が、
それぞれ、アドレスとして用いられる番号を、設定され
た順序で保持するメモリを用いて構成されたことを特徴
とする、請求項5又は請求項7記載のインタリーブ装
置。 - 【請求項9】 受信データをデインタリーブするデイン
タリーブ装置であって、 該受信データを記憶する第2記憶部と、 該受信データが行列状に並べられて、少なくとも列及び
行のいずれか一方を単位にランダムに並び替えられたイ
ンタリーブ前の状態で該第2記憶部から出力されるよう
に該第2記憶部に対する制御を行なう第2制御部とをそ
なえて構成されていることを特徴とする、デインタリー
ブ装置。 - 【請求項10】 該第2制御部が、該受信データを行列
状に並べて少なくとも列及び行のいずれか一方を単位に
ランダムに並び替えられたインタリーブ前の状態で該第
2記憶部に書き込むための、書き込みアドレスを発生し
て、該受信データの書き込みを行なう第2書込制御部を
そなえ、 該第2記憶部に記憶された該受信データをアドレス順に
読み出すように構成されていることを特徴とする、請求
項9記載のデインタリーブ装置。 - 【請求項11】 該第2書込制御部が、列番号をランダ
ム発生する列番号発生部と、行番号をランダムに発生す
る行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
を該書き込みアドレスとして、該第2記憶部にデータを
書き込むように構成されていることを特徴とする、請求
項10記載のデインタリーブ装置。 - 【請求項12】 該第2制御部が、該受信データを該第
2記憶部にアドレス順に書き込むとともに、 該第2記憶部に書き込まれている該受信データを行列状
に並べて少なくとも列及び行のいずれか一方を単位にラ
ンダムに並び替えられたインタリーブ前の状態で該第2
記憶部から読み出すための、読み出しアドレスを発生し
て、該受信データの読み出しを行なう第2読出制御部を
そなえて構成されていることを特徴とする、請求項9記
載のデインタリーブ装置。 - 【請求項13】 該第2読出制御部が、列番号をランダ
ムに発生する列番号発生部と、行番号をランダムに発生
する行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
を該読み出しアドレスとして、該第2記憶部から該受信
データを読み出すように構成されていることを特徴とす
る、請求項12記載のデインタリーブ装置。 - 【請求項14】 該列番号発生部及び該行番号発生部
が、それぞれ、アドレスとして用いられる番号を、設定
された順序で保持するメモリを用いて構成されたことを
特徴とする、請求項11又は請求項13記載のデインタ
リーブ装置。 - 【請求項15】 送信データをインタリーブするインタ
リーブ装置と、該インタリーブ装置でインタリーブされ
た該送信データを受信してデインタリーブするデインタ
リーブ装置とをそなえたインタリーブ/デインタリーブ
システムであって、 該インタリーブ装置が、 該送信データを行列状に並べて、少なくとも列及び行の
いずれか一方を単位にランダムに並び替えられた状態で
出力するように構成されるとともに、 該デインタリーブ装置が、 受信データを行列状に並べて、少なくとも列及び行のい
ずれか一方を単位にランダムに並び替えられることによ
り、インタリーブ前の状態で出力するように構成される
ことを特徴とする、インタリーブ/デインタリーブシス
テム。 - 【請求項16】 対向するインタリーブ/デインタリー
ブ装置との間でインタリーブされたデータの送受信を行
なうインタリーブ/デインタリーブ装置であって、 該対向するインタリーブ/デインタリーブ装置への送信
データを行列状に並べて、少なくとも列及び行のいずれ
か一方を単位に、ランダムに並び替えられた状態で出力
するインタリーブ装置と、 該対向のインタリーブ/デインタリーブ装置にてインタ
リーブされた受信データを行列状に並べて、少なくとも
列及び行のいずれか一方を単位にランダムに並び替えた
インタリーブ前の状態で出力するデインタリーブ装置と
をそなえて構成されることを特徴とする、インタリーブ
/デインタリーブ装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31151298A JP3257984B2 (ja) | 1998-10-30 | 1998-10-30 | インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ/デインタリーブシステム並びにインタリーブ/デインタリーブ装置並びにインタリーブ機能付きの送信装置,デインタリーブ機能付きの受信装置及びインタリーブ/デインタリーブ機能付きの送受信装置 |
US09/301,853 US6971050B1 (en) | 1998-10-30 | 1999-04-29 | Interleaving method and apparatus, de-interleaving method and apparatus, and interleaving/ de-interleaving system and apparatus |
EP20100183411 EP2267904A3 (en) | 1998-10-30 | 1999-05-05 | Interleaving method and apparatus, de-interleaving method and apparatus, and interleaving/de-interleaving system and apparatus |
EP99108558A EP0998046B1 (en) | 1998-10-30 | 1999-05-05 | Interleaving method and apparatus, de-interleaving method and apparatus, and interleaving/de-interleaving system and apparatus |
US11/246,382 US7146545B2 (en) | 1998-10-30 | 2005-10-07 | Interleaving method and apparatus, de-interleaving method and apparatus, and interleaving/de-interleaving system and apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31151298A JP3257984B2 (ja) | 1998-10-30 | 1998-10-30 | インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ/デインタリーブシステム並びにインタリーブ/デインタリーブ装置並びにインタリーブ機能付きの送信装置,デインタリーブ機能付きの受信装置及びインタリーブ/デインタリーブ機能付きの送受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000138596A true JP2000138596A (ja) | 2000-05-16 |
JP3257984B2 JP3257984B2 (ja) | 2002-02-18 |
Family
ID=18018135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31151298A Expired - Lifetime JP3257984B2 (ja) | 1998-10-30 | 1998-10-30 | インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ/デインタリーブシステム並びにインタリーブ/デインタリーブ装置並びにインタリーブ機能付きの送信装置,デインタリーブ機能付きの受信装置及びインタリーブ/デインタリーブ機能付きの送受信装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6971050B1 (ja) |
EP (2) | EP2267904A3 (ja) |
JP (1) | JP3257984B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002152054A (ja) * | 2000-10-11 | 2002-05-24 | Korea Electronics Telecommun | アドレス発生器を含んだインターリーブ/ディインターリーブを行う装置、その方法及びそれを利用したチャネル符号化システム |
JP2006262515A (ja) * | 2001-04-16 | 2006-09-28 | Interdigital Technology Corp | 符号分割多重アクセス方式を使用する無線通信システムのための物理層処理 |
US7155642B2 (en) | 2000-09-29 | 2006-12-26 | Samsung Electronics Co., Ltd. | Interleaver for a turbo encoder in an UMTS and method for performing interleaving |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3257984B2 (ja) * | 1998-10-30 | 2002-02-18 | 富士通株式会社 | インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ/デインタリーブシステム並びにインタリーブ/デインタリーブ装置並びにインタリーブ機能付きの送信装置,デインタリーブ機能付きの受信装置及びインタリーブ/デインタリーブ機能付きの送受信装置 |
EP1337045A1 (en) * | 2002-02-18 | 2003-08-20 | Siemens Aktiengesellschaft | Method for interleaving and deinterleaving a digital signal and application of these methods |
EP1521373B1 (en) * | 2003-09-30 | 2006-08-23 | Telefonaktiebolaget LM Ericsson (publ) | In-place data deinterleaving |
US8077743B2 (en) * | 2003-11-18 | 2011-12-13 | Qualcomm Incorporated | Method and apparatus for offset interleaving of vocoder frames |
KR100651567B1 (ko) * | 2004-03-18 | 2006-11-29 | 삼성전자주식회사 | 내부 메모리와 외부 메모리를 이용한 디인터리빙 장치 및 방법 |
KR101008636B1 (ko) | 2004-05-04 | 2011-01-17 | 엘지전자 주식회사 | 소프터 핸드오버시에 적용되는 패킷 전송 성공 여부 전송방법 |
KR101131323B1 (ko) * | 2004-11-30 | 2012-04-04 | 삼성전자주식회사 | 이동통신 시스템에서 채널 인터리빙 장치 및 방법 |
US7542410B2 (en) * | 2004-12-06 | 2009-06-02 | Intel Corporation | Interleaver and associated methods |
US7395461B2 (en) * | 2005-05-18 | 2008-07-01 | Seagate Technology Llc | Low complexity pseudo-random interleaver |
JP2007087529A (ja) * | 2005-09-22 | 2007-04-05 | Rohm Co Ltd | 信号復号装置、信号復号方法、および記憶システム |
KR100724576B1 (ko) * | 2006-07-24 | 2007-06-04 | 삼성전자주식회사 | 데이터 송수신 시스템 |
ITRM20070010A1 (it) * | 2007-01-09 | 2008-07-10 | Telecomponenti S R L | Metodo di elaborazione di un segnale digitale e sistema utilizzante tale metodo. |
US8140944B2 (en) * | 2008-01-24 | 2012-03-20 | Texas Instruments Incorporated | Interleaver design with unequal error protection for control information |
US7954015B1 (en) * | 2008-12-05 | 2011-05-31 | Altera Corporation | Data interleaving and deinterleaving involving concatenation of words read from storage |
US8327214B2 (en) * | 2009-08-26 | 2012-12-04 | Ntt Docomo, Inc. | Method and apparatus for the joint design and operation of ARQ protocols with user scheduling for use with multiuser MIMO in the downlink of wireless systems |
US8189408B2 (en) * | 2009-11-17 | 2012-05-29 | Freescale Semiconductor, Inc. | Memory device having shifting capability and method thereof |
WO2014191966A1 (en) * | 2013-05-31 | 2014-12-04 | Stmicroelectronics S.R.L. | Communication interface for interfacing a transmission circuit with an interconnection network, and corresponding system and integrated circuit |
CN115225203B (zh) * | 2022-06-08 | 2024-04-12 | 芯翼信息科技(上海)有限公司 | 一种数据的解交织方法、装置、电子设备及存储介质 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4217660A (en) * | 1978-07-17 | 1980-08-12 | Motorola, Inc. | Method and apparatus for the coding and decoding of digital data |
US4394642A (en) | 1981-09-21 | 1983-07-19 | Sperry Corporation | Apparatus for interleaving and de-interleaving data |
CA1288182C (en) * | 1987-06-02 | 1991-08-27 | Mitsuhiro Azuma | Secret speech equipment |
US5040211A (en) * | 1988-10-13 | 1991-08-13 | Massachusetts Institute Of Technology | Reliable television transmission through analog channels |
US5029185A (en) | 1989-07-28 | 1991-07-02 | At&T Bell Laboratories | Coded modulation for mobile radio |
US5068878A (en) * | 1990-02-06 | 1991-11-26 | Eastman Kodak Company | Method and apparatus for data interleave with pseudo-randomized resynchronization |
JP2652264B2 (ja) * | 1990-07-19 | 1997-09-10 | 国際電信電話株式会社 | 妨害波除去方式及び送受信装置 |
JPH06216882A (ja) | 1993-01-19 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 誤り訂正送信装置及び受信装置 |
JPH08265175A (ja) | 1995-03-23 | 1996-10-11 | Toshiba Corp | 符号化装置、復号装置及び伝送方式 |
EP2302805B1 (en) | 1995-02-01 | 2012-08-22 | Sony Corporation | Multi-channel transmission with interleaving through in-place addressing of RAM memory |
KR100193846B1 (ko) | 1996-10-02 | 1999-06-15 | 윤종용 | 인터리브 리드 어드레스 생성기 |
US5870471A (en) * | 1996-11-27 | 1999-02-09 | Esco Electronics Corporation | Authentication algorithms for video images |
US6151001A (en) * | 1998-01-30 | 2000-11-21 | Electro Plasma, Inc. | Method and apparatus for minimizing false image artifacts in a digitally controlled display monitor |
JP3257984B2 (ja) * | 1998-10-30 | 2002-02-18 | 富士通株式会社 | インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ/デインタリーブシステム並びにインタリーブ/デインタリーブ装置並びにインタリーブ機能付きの送信装置,デインタリーブ機能付きの受信装置及びインタリーブ/デインタリーブ機能付きの送受信装置 |
-
1998
- 1998-10-30 JP JP31151298A patent/JP3257984B2/ja not_active Expired - Lifetime
-
1999
- 1999-04-29 US US09/301,853 patent/US6971050B1/en not_active Expired - Lifetime
- 1999-05-05 EP EP20100183411 patent/EP2267904A3/en not_active Ceased
- 1999-05-05 EP EP99108558A patent/EP0998046B1/en not_active Expired - Lifetime
-
2005
- 2005-10-07 US US11/246,382 patent/US7146545B2/en not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7155642B2 (en) | 2000-09-29 | 2006-12-26 | Samsung Electronics Co., Ltd. | Interleaver for a turbo encoder in an UMTS and method for performing interleaving |
JP2002152054A (ja) * | 2000-10-11 | 2002-05-24 | Korea Electronics Telecommun | アドレス発生器を含んだインターリーブ/ディインターリーブを行う装置、その方法及びそれを利用したチャネル符号化システム |
JP4728500B2 (ja) * | 2000-10-11 | 2011-07-20 | 韓國電子通信研究院 | アドレス発生器を含んだインターリーブ/ディインターリーブを行う装置、その方法及びそれを利用したチャネル符号化システム |
JP2006262515A (ja) * | 2001-04-16 | 2006-09-28 | Interdigital Technology Corp | 符号分割多重アクセス方式を使用する無線通信システムのための物理層処理 |
US7697487B2 (en) | 2001-04-16 | 2010-04-13 | Interdigital Technology Corporation | Physical layer processing for a wireless communication system using code division multiple access |
US7899016B2 (en) | 2001-04-16 | 2011-03-01 | Interdigital Technology Corporation | Physical layer processing for a wireless communication system using code division multiple access |
Also Published As
Publication number | Publication date |
---|---|
EP2267904A2 (en) | 2010-12-29 |
JP3257984B2 (ja) | 2002-02-18 |
EP2267904A3 (en) | 2011-02-16 |
EP0998046A3 (en) | 2003-10-01 |
EP0998046A2 (en) | 2000-05-03 |
EP0998046B1 (en) | 2012-05-30 |
US6971050B1 (en) | 2005-11-29 |
US7146545B2 (en) | 2006-12-05 |
US20060031724A1 (en) | 2006-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000138596A (ja) | インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ/デインタリーブシステム並びにインタリーブ/デインタリーブ装置 | |
EP1650873B1 (en) | Turbo decoding apparatus and interleave-deinterleave apparatus | |
AU758085B2 (en) | Interleaving apparatus and method for use in serial concatenated convolutional code encoder in a mobile communication system | |
JP3996514B2 (ja) | ターボ復号器のためのバッファアーキテクチャ | |
JP3634004B2 (ja) | 低減メモリ要件およびアドレス生成器を有する畳込みインタリーバ | |
US7340664B2 (en) | Single engine turbo decoder with single frame size buffer for interleaving/deinterleaving | |
US6064664A (en) | Base-band interleaver for code division multiple access mobile telecommunication system | |
JP4955049B2 (ja) | ターボ符号化のためのブロック・インターリーブ | |
JPH07212251A (ja) | インターリーブプロセス | |
US6553517B1 (en) | Interleavers and de-interleavers | |
US6543013B1 (en) | Intra-row permutation for turbo code | |
JP3553546B2 (ja) | 多段階チャネルインターリーバ/デインターリーバに使用するためのアドレス生成装置 | |
JP3801972B2 (ja) | インタリーバ・パターンの修正 | |
US8214697B2 (en) | Deinterleaver for a communication device | |
US7073012B2 (en) | System and method for interleaving data in a communications device | |
US7013412B2 (en) | Method for segmentally deinterleaving a data signal | |
GB2294616A (en) | Data interleaving process for radio transmission | |
JPH1188199A (ja) | インタリーブ回路およびデインタリーブ回路 | |
KR20040061283A (ko) | 터보 디코딩의 인터리버 주소 발생 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011120 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071207 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081207 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091207 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091207 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term |