JP3257984B2 - インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並びにインタリーブ／デインタリーブシステム並びにインタリーブ／デインタリーブ装置並びにインタリーブ機能付きの送信装置，デインタリーブ機能付きの受信装置及びインタリーブ／デインタリーブ機能付きの送受信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】（目次） 発明の属する技術分野 従来の技術（図２２〜図２４） 発明が解決しようとする課題 課題を解決するための手段（図１〜図４） 発明の実施の形態 （１）第１実施形態の説明（図５〜図１６） （２）第２実施形態の説明（図１７及び図１８） （３）その他（図１９〜図２１及び図２５〜図３２） 発明の効果

【０００２】

【発明の属する技術分野】本発明は、データの配列の並
び替えを好適に行なえる、インタリーブ方法及びデイン
タリーブ方法並びにインタリーブ装置及びデインタリー
ブ装置並びにインタリーブ／デインタリーブシステム並
びにインタリーブ／デインタリーブ装置並びにインタリ
ーブ機能付きの送信装置，デインタリーブ機能付きの受
信装置及びインタリーブ／デインタリーブ機能付きの送
受信装置に関する。

【０００３】

【従来の技術】無線通信では、送信機から受信機へ送ら
れるデータは、伝送中にフェージングの影響を受けて、
送信した内容とは異なる誤ったデータに変えられる場合
がある。このフェージングに対処するための一般的な技
術として、インタリーブ及びデインタリーブがある。こ
のインタリーブは、例えば、送信機がデータを送信する
際に、送信するデータが並んでいる順番を並び替えて出
力する技術であり、一方、デインタリーブは、送信機か
ら送られてきたインタリーブ後のデータが並んでいる順
番を、インタリーブ前の順番に並び替える技術である。

【０００４】このインタリーブの一般的な技術として、
ブロックインタリーブとランダムインタリーブとがあ
る。ブロックインタリーブは、規則的にデータの配列を
並び替えるものである。例えば、ブロックインタリーブ
前のデータが、「D0,D1,D2,D3,....,D383 」であるとす
る。なお、以下、データ「0,1,2,3,....,383」と示す。

【０００５】これらの３８４個のデータ(0〜383)は、図
２２に示すように、記憶部に２４行１６列の行列状に並
べると仮定する。ここで、書き込む際に、データは行方
向に順番に並べられ、読み出す際に列（Ａ′〜Ｐ′）毎
に、順番に読み出すようになっている。読み出されたデ
ータは、"000","016","032","048","064","080","09
6","112","128","144","160","176",....,"351","36
7","383"と並び替えられる。ここで、インタリーブ後の
データ系列は、"000","016","032" 等と殆どのデータ番
号を１５個置きに並べられている。

【０００６】なお、読み出す際に、Ａ′列の最後のデー
タ"368" の読み出しが終了すると、次にＢ′列の先頭の
データ"001" が読み出され、その他の列の変わり目の読
み出し方法も同様になっており、一番最後のデータ"38
3" が読み出されたときは、先頭のＡ′列から読み出さ
れるようになっている。一方、受信機は、ブロックイン
タリーブ後のデータを受信すると、逆の処理を行なうこ
とで、ブロックインタリーブ前のデータが並んでいる順
番に並び替えるものである。

【０００７】このようなブロックインタリーブ後のデー
タは、送信機から受信機へ送信される過程で、伝送中の
フェージングの影響を受けて、送信した内容とは異なる
内容に変わり、バースト的な誤りを伴って受信機で受信
される。例えば、図２２に示すＢ′列のデータ(001,01
7,033,049,065,081,097,113,129,145,161,177,193,209,
225,241,257,273,289,305,321,337,353,369) にバース
ト的な誤りが生じたと過程する。

【０００８】受信機は、受信したデータをデインタリー
ブし、送信機でのインタリーブ前の順番(000,001,002,0
03,004....,381,382,383) に並べ直す。すると、送信デ
ータ中に連続して生じた誤りデータは、規則的に分散さ
れる。すなわち、誤りデータは、データ(000〜383)中に
番号を１５個置きに分散して並べられる。

【０００９】これらの誤りデータは、前後のデータとの
関係を考慮されて、誤り訂正機能により修正される。従
って、ブロックインタリーブ／ブロックデインタリーブ
によれば、上記のような連続誤りを規則的に分散するこ
とで、誤りを修正し易くしている。しかし、バースト的
な誤りが、例えば、Ｂ′列の先頭のデータ"001" から
Ｃ′列中のデータ"130" まで発生した場合、デインタリ
ーブ後のデータ"0〜383"中に分散される誤りデータに
は、"001","002" と連続して誤りが配置される場合もあ
り、この場合、誤り訂正機能により、誤りを修正できな
い事態も発生し得る。

【００１０】一方、ランダムインタリーブは、不規則に
データの配列を並び替えるものである。図２３は、一般
的なランダムインタリーブを説明するための図であり、
この図２３に示すように、ランダムインタリーブは、数
字の記載順序でデータを記憶部に書き込み、アルファベ
ット順に読み出すことで、データの並び替えを行なうよ
うになっている。

【００１１】また、記憶部への書き込みをもランダムに
行なう場合を考えると、ランダムインタリーブは、例え
ば、図２４に示すように、各データ"0〜383"を２４行１
６列の行列状に不規則に記憶部に書き込む。ランダムイ
ンタリーブが、記憶部からデータを読み出す際、行方向
に並べらている順に各データを読み出すようになってい
る場合、読み出されたデータは、"000","255","127","0
63","031","015","263","240","376","251","12
5"....,"123","061","030","271" と並び替えられる。

【００１２】このランダムインタリーブ後のデータは、
ブロックインタリーブ後のデータと比べて、ブロックイ
ンタリーブ後のデータが番号を１５個置きに並び替えら
れたような規則に従わずに、並び替えられる。なお、読
み出す際に、１行目の最後のデータ"232" の読み出しが
終了すると、次に２行目の先頭のデータ"116" が読み出
され、その他の行の変わり目の読み出し方法も同様にな
っており、一番最後のデータ"271" が読み出されたとき
は、先頭の１行目から読み出されるようになっている。

【００１３】一方、受信機は、ランダムインタリーブ後
のデータを受信すると、逆の処理を行なうことで、ラン
ダムインタリーブ前のデータ順番に並び替えるようにな
っている。

【００１４】

【発明が解決しようとする課題】このようなランダムイ
ンタリーブ後のデータは、送信機から受信機へ送信され
る過程で、伝送中のフェージングの影響を受けて、送信
した内容とは異なる内容に変わり、バースト的な誤りを
伴って受信機で受信される。例えば、図２４に示す２行
目のデータ(116,314,206,103,307,153,076,038,019,00
9,260,130,065,288,144,328) にバースト的な誤りが生
じたと仮定する。

【００１５】受信機は、受信したデータをデインタリー
ブし、送信機でのインタリーブ前の順番(000,001,002,0
03,004....,381,382,383) に並べ直す。すると、送信デ
ータ中に連続して生じた誤りデータ(116,314,206,103,3
07,153,076,038,019,009,260,130,065,288,144,328)
は、データ(000〜383)内に不規則に分散される。

【００１６】誤りデータは、前後のデータとの関係を考
慮されて、誤り訂正機能により修正される。また、例え
ば、図２４に示す１４行目のデータ(198,099,305,152,3
32,166,083,041,276,197,354,177,088,300,150,331) に
バースト的な誤りが生じた場合を過程する。

【００１７】これらの誤りデータは、データ(000〜383)
内に分散されるが、各誤りデータは、ランダムインタリ
ーブ前の状態に並び戻されると、互いに近い位置に分散
されることになる。即ち、誤りデータ中のデータ"083"
とデータ"088",データ"150" とデータ"152",データ"19
7" とデータ"198",データ"300" とデータ"305",データ"
331" とデータ"332" とは、全３８４個のデータ(000〜3
83)内に分散されるが、誤りデータ同士とが近い位置に
分散される事態が生じ、誤り訂正機能により、誤りを修
正できない事態も発生し得る。

【００１８】このような場合、ランダムインタリーブ／
ランダムデインタリーブは、バースト状に発生した誤り
をランダムに分散するが、分散した誤りの位置が局所的
に近寄ってしまい、分散の仕方に偏りが生じる。また、
６５５３６(256×256)個のデータが記憶部に２５６行２
５６列の行列状に並べられる場合を考える。

【００１９】 ここで、ｉ′＝129(ｉ＋ｊ）mod ２５６ （１） ｊ′＝〔P(ξ）・（ｉ＋１）〕−１ mod 256 （２） としたとき、ｉ行・ｊ列の順で書き込み、ｉ1 行ｊ1 列
の順で読み出す。但し、ξ＝（ｉ＋ｊ）mod ８， P
（０）＝１７， P（１）＝３７， P（２）＝１９， P
（３）＝２９， P（４）＝４１， P（５）＝２３， P
（６）＝１３， P（７）＝７である(i,j,i′,j′＝0,1
〜8)。

【００２０】また、ｉ行・ｊ列の順（１行１列，１行２
列，・・，１行８列，２行１列，・・８行８列の順）
で、データは、記憶部に書き込まれ、ｉ′行・ｊ′列の
順で記憶部から読み出されるようになっている。また、
(ｘ mod y) は、ｘをｙを割った剰余を表す。しかし、
式（１），（２）に従って読み出しを行なうインタリー
ブ装置を作るのは、ランダム発生のしかたが複雑である
ため、容易に製造することができない。また、このよう
なインタリーブ後のデータをデインタリーブするデイン
タリーブ装置をも、容易に製造することができない。

【００２１】本発明は、このような課題に鑑み創案され
たもので、簡素な構成で、比較的容易なインタリーブに
より、データの分散を偏りの無いものにすることを目的
とする。

【００２２】

【課題を解決するための手段】このため、請求項１記載
のインタリーブ方法は、送信すべきデータを行列状に並
べて、行方向列単位及び列方向行単位でデータをそれぞ
れランダムに並び替えて、並び替えた後のデータを時系
列に出力することを特徴とする。また、請求項２記載の
デインタリーブ方法は、インタリーブ後の受信データを
行列状に並べて、行方向列単位及び列方向行単位でそれ
ぞれ送信データをランダムに並び替えて時系列に出力す
ることにより、該受信データを、インタリーブ前のデー
タ順で出力することを特徴とする。

【００２３】一方、図１は本発明の請求項３記載のイン
タリーブ装置を示す原理ブロック図であり、この図１に
おいて、インタリーブ装置１は、送信データをインタリ
ーブするものであって、該送信データを記憶する第１記
憶部２と、該送信データを行列状に並べて行方向列単位
及び列方向行単位でそれぞれ送信データをランダムに並
び替えた状態で該第１記憶部２から出力されるように該
第１記憶部２に対する制御を行なう第１制御部３とをそ
なえて構成されている。なお、図１に示す送信データ(D
000〜D383) は、例として記載するものである。

【００２４】該第１制御部３に、該送信データを行列状
に並べて行方向列単位及び列方向行単位でそれぞれ送信
データをランダムに並び替えた状態で該第１記憶部２に
書き込むための、書き込みアドレスを発生して、該送信
データの書き込みを行なう第１書込制御部をそなえて、
該第１記憶部２に記憶された該送信データをアドレス順
に読み出すように構成してもよい（請求項４）。

【００２５】該第１書込制御部に、列番号をランダムに
発生する列番号発生部と、行番号をランダムに発生する
行番号発生部とをそなえて構成するとともに、該列番号
発生部及び該行番号発生部にて発生する各番号が該書き
込みアドレスとして、該第１記憶部２に該送信データを
書き込むように構成してもよい（請求項５）。該第１制
御部３が該送信データを該第１記憶部２にアドレス順に
書き込むとともに、該第１記憶部２に書き込まれている
該送信データを行列状に並べて行方向列単位及び列方向
行単位でそれぞれ送信データをランダムに並び替えた状
態で該第１記憶部２から読み出すための、読み出しアド
レスを発生して、該送信データの読み出しを行なう第１
読出制御部をそなえて構成してもよい（請求項６）。

【００２６】該第１読出制御部に列番号をランダムに発
生する列番号発生部と、行番号をランダムに発生する行
番号発生部とをそなえて構成し、該列番号発生部及び該
行番号発生部にて発生する各番号を該読み出しアドレス
として、該第１記憶部２から送信データを読み出すよう
に構成してもよい（請求項７）。該列番号発生部及び該
行番号発生部が、それぞれ、アドレスとして用いられる
番号を、設定された順序で保持するメモリを用いて構成
してもよい（請求項８）。

【００２７】次に、図２は、本発明の請求項９記載のデ
インタリーブ装置を示す原理ブロック図であり、この図
２において、デインタリーブ装置４は、受信データをデ
インタリーブするものであり、該受信データを記憶する
第２記憶部５と、該受信データを行列状に並べて、行方
向列単位及び列方向行単位でそれぞれ受信データをラン
ダムに並び替えたインタリーブ前の状態で該第２記憶部
５から出力されるように該第２記憶部５に対する制御を
行なう第２制御部６とをそなえて構成されている。な
お、図2 に示す受信データ(D000〜D383) は、例として
記載しているものである。

【００２８】該第２制御部６に、該受信データを行列状
に並べて行方向列単位及び列方向行単位でそれぞれ受信
データをランダムに並び替えたインタリーブ前の状態で
該第２記憶部５に書き込むための、書き込みアドレスを
発生して、該受信データの書き込みを行なう第２書込制
御部をそなえ、該第２記憶部５に記憶された該受信デー
タをアドレス順に読み出すように構成してもよい（請求
項１０）。

【００２９】該第２書込制御部に、列番号をランダム発
生する列番号発生部と、行番号をランダムに発生する行
番号発生部とをそなえ、該列番号発生部及び該行番号発
生部にて発生する各番号を該書き込みアドレスとして、
該第２記憶部５にデータを書き込むように構成してもよ
い（請求項１１）。該第２制御部６が該受信データを該
第２記憶部５にアドレス順に書き込むとともに、該第２
制御部６に、該第２記憶部５に書き込まれている該受信
データを行列状に並べて行方向列単位及び列方向行単位
でそれぞれ受信データをランダムに並び替えたインタリ
ーブ前の状態で該第２記憶部５から読み出すための、読
み出しアドレスを発生して、該受信データの読み出しを
行なう第２読出制御部をそなえて構成してもよい（請求
項１２）。

【００３０】該第２読出制御部に、列番号をランダムに
発生する列番号発生部と、行番号をランダムに発生する
行番号発生部とをそなえて構成し、該列番号発生部及び
該行番号発生部にて発生する各番号を該読み出しアドレ
スとして、該第２記憶部５から該受信データを読み出す
ように構成してもよい（請求項１３）。該列番号発生部
及び該行番号発生部を、それぞれ、アドレスとして用い
られる番号を設定された順序で保持するメモリを用いて
構成するのが望ましい（請求項１４）。

【００３１】次に、図３は、本発明の請求項１５記載の
インタリーブ／デインタリーブシステムを示す原理ブロ
ック図であり、この図３において、インタリーブ／デイ
ンタリーブシステム７は、送信データをインタリーブす
るインタリーブ装置１と、該インタリーブ装置１でイン
タリーブされた該送信データを受信してデインタリーブ
するデインタリーブ装置４とをそなえ、該インタリーブ
装置１を、該送信データを行列状に並べて行方向列単位
及び列方向行単位でそれぞれ送信データをランダムに並
び替えた状態で出力するように構成するとともに、該デ
インタリーブ装置４を、受信データを行列状に並べて行
方向列単位及び列方向行単位でそれぞれ受信データをラ
ンダムに並び替えることにより、インタリーブ前の状態
で出力するように構成されている。

【００３２】また、図４は、本発明の請求項１６記載の
インタリーブ／デインタリーブ装置を示す原理ブロック
図であり、この図４において、インタリーブ／デインタ
リーブ装置８Ａは、対向するインタリーブ／デインタリ
ーブ装置８Ｂとの間でインタリーブされたデータの送受
信を行なうものであり、該対向するインタリーブ／デイ
ンタリーブ装置８Ｂへの送信データを行列状に並べて行
方向列単位及び列方向行単位でそれぞれ送信データをラ
ンダムに並び替えた状態で出力するインタリーブ装置１
と、該対向のインタリーブ／デインタリーブ装置８Ｂに
てインタリーブされた受信データを行列状に並べて行方
向列単位及び列方向行単位でそれぞれ受信データをラン
ダムに並び替えたインタリーブ前の状態で出力するデイ
ンタリーブ装置４とをそなえて構成されている。さら
に、請求項１７記載の本発明のインタリーブ装置は、送
信データを記憶する第１記憶部と、該送信データを行列
状に並べて、少なくとも列及び行のいずれか一方を単位
にランダムに並び替えた状態で該第１記憶部から出力さ
れるように該第１記憶部に対する制御を行なう第１制御
部とをそなえるとともに、該第１制御部が、該送信デー
タを行列状に並べて少なくとも列及び行のいずれか一方
を単位にランダムに並び替えた状態で該第１記憶部に書
き込むための、書き込みアドレスを発生して、該送信デ
ータの該第１記憶部への書き込みを行なう第１書込制御
部をそなえ、該第１記憶部に記憶された該送信データを
該第１記憶部におけるアドレスの順番で順次読み出すよ
うに構成されていることを特徴としている。また、請求
項１８記載の本発明のインタリーブ装置は、送信データ
を記憶する第１記憶部と、該送信データを行列状に並べ
て、少なくとも列及び行のいずれか一方を単位にランダ
ムに並び替えた状態で該第１記憶部から出力されるよう
に該第１記憶部に対する制御を行なう第１制御部とをそ
なえるとともに、該第１制御部が、該送信データを行列
状に並べて少なくとも列及び行のいずれか一方を単位に
ランダムに並び替えた状態で該第１記憶部に当該第１記
憶部におけるアドレスの順番で順次読み出されるように
書き込むための、書き込みアドレスを発生して、該送信
データの該第１記憶部への書き込みを行なう第１書込制
御部をそなえたことを特徴としている。 ここで、上記の
第１書込制御部は、列番号をランダムに発生する列番号
発生部と、行番号をランダムに発生する行番号発生部と
をそなえて構成され、該列番号発生部及び該行番号発生
部にて発生する各番号を該書き込みアドレスとして、該
第１記憶部に該送信データを書き込むように構成されて
いてもよい（請求項１９）。さらに、請求項２０記載の
本発明のインタリーブ装置は、送信データを記憶する第
１記憶部と、該送信データを行列状に並べて、少なくと
も列及び行のいずれか一方を単位にランダムに並び替え
た状態で該第１記憶部から出力されるように該第１記憶
部に対する制御を行なう第１制御部とをそなえるととも
に、該第１制御部が、該送信データを該第１記憶部に当
該第１記憶部におけるアドレスの順番で順次書き込むと
ともに、該第１記憶部に書き込まれている該送信データ
を行列状に並べて少なくとも列及び行のいずれか一方を
単位にランダムに並び替えた状態で該第１記憶部から読
み出すための、読み出しアドレスを発生して、該送信デ
ータの該第１記憶部からの読み出しを行なう第１読出制
御部をそなえたことを特徴としている。また、請求項２
１記載の本発明のインタリーブ装置は、送信データを記
憶する第１記憶部と、該送信データを行列状に並べて、
少なくとも列及び行のいずれか一方を単位にランダムに
並び替えた状態で該第１記憶部から出力されるように該
第１記憶部に対する制御を行なう第１制御部とをそなえ
るとともに、該第１制御部が、該第１記憶部に当該第１
記憶部におけるアドレスの順番で順次書き込まれている
該送信データを行列状に並べて少なくとも列及び行のい
ずれか一方を単位にランダムに並び替えた状態で該第１
記憶部から読み出すための、読み出しアドレスを発生し
て、該送信データの該第１記憶部からの読み出しを行な
う第１読出制御部をそなえたことを特徴としている。こ
こで、上記の第１読出制御部は、列番号をランダムに発
生する列番号発生部と、行番号をランダムに発生する行
番号発生部とをそなえて構成され、該列番号発生部及び
該行番号発生部にて発生する各番号を該読み出しアドレ
スとして、該第１記憶部から送信データを読み出すよう
に構成されていてもよい（請求項２２）。 また、上記の
列番号発生部及び行番号発生部は、それぞれ、アドレス
として用いられる番号を、設定された順序で保持するメ
モリを用いて構成されていてもよい（請求項２３）。次
に、請求項２４記載の本発明のデインタリーブ装置は、
受信データを記憶する第２記憶部と、該受信データを行
列状に並べて、少なくとも列及び行のいずれか一方を単
位にランダムに並び替えたインタリーブ前の状態で該第
２記憶部から出力されるように該第２記憶部に対する制
御を行なう第２制御部とをそなえるとともに、該第２制
御部が、該受信データを行列状に並べて少なくとも列及
び行のいずれか一方を単位にランダムに並び替えたイン
タリーブ前の状態で該第２記憶部に書き込むための、書
き込みアドレスを発生して、該受信データの該第２記憶
部への書き込みを行なう第２書込制御部をそなえ、該第
２記憶部に記憶された該受信データを該第２記憶部にお
けるアドレスの順番で順次読み出すように構成されてい
ることを特徴としている。また、請求項２５記載の本発
明のデインタリーブ装置は、受信データを記憶する第２
記憶部と、該受信データを行列状に並べて、少なくとも
列及び行のいずれか一方を単位にランダムに並び替えた
インタリーブ前の状態で該第２記憶部から出力されるよ
うに該第２記憶部に対する制御を行なう第２制御部とを
そなえるとともに、該第２制御部が、該受信データを行
列状に並べて少なくとも列及び行のいずれか一方を単位
にランダムに並び替えたインタリーブ前の状態で該第２
記憶部に当該第２記憶部におけるアドレスの順番で順次
読み出されるように書き込むための、書き込みアドレス
を発生して、該受信データの該第２記憶部への書き込み
を行なう第２書込制御部をそなえたことを特徴としてい
る。ここで、上記の第２書込制御部は、列番号をランダ
ム発生する列番号発生部と、行番号をランダムに発生す
る行番号発生部とをそなえて構成され、該列番号発生部
及び該行番号発生部にて発生する各番号を該書き込みア
ドレスとして、該第２記憶部にデータを書き込むように
構成されていてもよい（請求項２６）。また、請求項２
７記載の本発明のデインタリーブ装置は、受信データを
記憶する第２記憶部と、該受信データを行列状に並べ
て、少なくとも列及び行のいずれか一方を単位にランダ
ムに並び替えたインタリーブ前の状態で該第２記憶部か
ら 出力されるように該第２記憶部に対する制御を行なう
第２制御部とをそなえるとともに、該第２制御部が、該
受信データを該第２記憶部に当該第２記憶部におけるア
ドレスの順番で順次書き込むとともに、該第２記憶部に
書き込まれている該受信データを行列状に並べて少なく
とも列及び行のいずれか一方を単位にランダムに並び替
えたインタリーブ前の状態で該第２記憶部から読み出す
ための、読み出しアドレスを発生して、該受信データの
該第２記憶部からの読み出しを行なう第２読出制御部を
そなえたことを特徴としている。さらに、請求項２８記
載の本発明のデインタリーブ装置は、受信データを記憶
する第２記憶部と、該受信データを行列状に並べて、少
なくとも列及び行のいずれか一方を単位にランダムに並
び替えたインタリーブ前の状態で該第２記憶部から出力
されるように該第２記憶部に対する制御を行なう第２制
御部とをそなえるとともに、該第２制御部が、該第２記
憶部に当該第２記憶部におけるアドレスの順番で順次書
き込まれている該受信データを行列状に並べて少なくと
も列及び行のいずれか一方を単位にランダムに並び替え
たインタリーブ前の状態で該第２記憶部から読み出すた
めの、読み出しアドレスを発生して、該受信データの該
第２記憶部からの読み出しを行なう第２読出制御部とを
そなえたことを特徴としている。ここで、上記の第２読
出制御部は、列番号をランダムに発生する列番号発生部
と、行番号をランダムに発生する行番号発生部とをそな
えて構成され、該列番号発生部及び該行番号発生部にて
発生する各番号を該読み出しアドレスとして、該第２記
憶部から該受信データを読み出すように構成されていて
もよい（請求項２９）。また、上記の列番号発生部及び
行番号発生部は、それぞれ、アドレスとして用いられる
番号を、設定された順序で保持するメモリを用いて構成
されていてもよい（請求項３０）。次に、請求項３１記
載の本発明のインタリーブ機能付きの送信装置は、次の
各部をそなえたことを特徴としている。 （１）送信すべきデータに誤り検出ビットを符号化して
付加する誤り検出符号化部 （２）この誤り検出符号化部
から送られてくるデータに、誤りの訂正に用いる誤り訂
正符号を付加する誤り訂正符号化部 （３）この誤り訂正符号化部からの送信データを記憶す
る第１記憶部と、該送信データを行列状に並べて、少な
くとも列及び行のいずれか一方を単位にランダムに並び
替えた状態で該第１記憶部から出力されるように該第１
記憶部に対する制御を行なう第１制御部とを有するイン
タリーブ部 （４）このインタリーブ部によるインタリーブ後のデー
タを送信するに適した信号フォーマットに組み立てる信
号組立部 （５）所定の拡散コードを用いて、該信号組立部から送
られてくる信号を拡散信号に変換する拡散器 ここで、上記の第１制御部は、該送信データを行列状に
並べて少なくとも列及び行のいずれか一方を単位にラン
ダムに並び替えた状態で該第１記憶部に書き込むため
の、書き込みアドレスを発生して、該送信データの該第
１記憶部への書き込みを行なう第１書込制御部をそな
え、該第１記憶部に記憶された該送信データを該第１記
憶部におけるアドレスの順番で順次読み出すように構成
されていてもよい（請求項３２）。また、上記の第１制
御部は、該送信データを該第１記憶部に当該第１記憶部
におけるアドレスの順番で順次書き込むとともに、該第
１記憶部に書き込まれている該送信データを行列状に並
べて少なくとも列及び行のいずれか一方を単位にランダ
ムに並び替えた状態で該第１記憶部から読み出すため
の、読み出しアドレスを発生して、該送信データの該第
１記憶部からの読み出しを行なう第１読出制御部をそな
えていてもよい（請求項３３）。一方、請求項３４記載
の本発明のデインタリーブ機能付きの受信装置は、次の
各部をそなえたことを特徴としている。 （１）受信した信号から逆拡散コードを用いて、所望の
信号を分離する逆拡散器と、この逆拡散器にて分離され
た信号からデータを抽出するデータ抽出部 （２）このデータ抽出部からの該受信データを記憶する
第２記憶部と、該受信データを行列状に並べて、少なく
とも列及び行のいずれか一方を単位にランダムに並び替
えたインタリーブ前の状態で該第２記憶部から出力され
るように該第２ 記憶部に対する制御を行なう第２制御部
とを有するデインタリーブ部 （３）このデインタリーブ部によるデインタリーブ後の
データを復号するとともに、当該データ中に含まれてい
る誤りを、誤り訂正符号を用いて訂正する誤り訂正復号
化部 （４）該受信データを送信する際に付加された誤り検出
ビットを検出して、予め設定されている誤り検出ビット
のビット構成を基に誤りを検出する誤り検出部 ここで、上記の第２制御部は、該受信データを行列状に
並べて少なくとも列及び行のいずれか一方を単位にラン
ダムに並び替えたインタリーブ前の状態で該第２記憶部
に書き込むための、書き込みアドレスを発生して、該受
信データの該第２記憶部への書き込みを行なう第２書込
制御部をそなえ、該第２記憶部に記憶された該受信デー
タを該第２記憶部におけるアドレスの順番で順次読み出
すように構成されていてもよい（請求項３５）。また、
上記の第２制御部は、該受信データを該第２記憶部に当
該第２記憶部におけるアドレスの順番で順次書き込むと
ともに、該第２記憶部に書き込まれている該受信データ
を行列状に並べて少なくとも列及び行のいずれか一方を
単位にランダムに並び替えたインタリーブ前の状態で該
第２記憶部から読み出すための、読み出しアドレスを発
生して、該受信データの該第２記憶部からの読み出しを
行なう第２読出制御部をそなえていてもよい（請求項３
６）。さらに、請求項３７記載の本発明のインタリーブ
／デインタリーブ機能付きの送受信装置は、次の各部を
そなえたことを特徴としている。 （１）送信すべきデータに誤り検出ビットを符号化して
付加する誤り検出符号化部 （２）該誤り検出符号化部から送られてくるデータに、
誤りの訂正に用いる誤り訂正符号を付加する誤り訂正符
号化部 （３）該誤り訂正符号化部からの送信データを記憶する
第１記憶部と、該送信データを行列状に並べて、少なく
とも列及び行のいずれか一方を単位にランダムに並び替
えた状態で該第１記憶部から出力されるように該第１記
憶部に対する制御を行なう第１制御部とを有するインタ
リーブ部 （４）該インタリーブ部によるインタリーブ後のデータ
を送信するに適した信 号フォーマットに組み立てる信号
組立部 （５）所定の拡散コードを用いて、該信号組立部から送
られてくる信号を拡散信号に変換する拡散器 （６）該拡散信号をアンテナへ送信するデュプレクサ （７）該デュプレクサからの該拡散信号を外部へ送信す
るアンテナ （８）該アンテナ及び該デュプレクサを介して受信した
信号から逆拡散コードを用いて、所望の信号を分離する
逆拡散器 （９）該逆拡散器にて分離された信号からデータを抽出
するデータ抽出部と、該データ抽出部からの該受信デー
タを記憶する第２記憶部と、該受信データを行列状に並
べて、少なくとも列及び行のいずれか一方を単位にラン
ダムに並び替えたインタリーブ前の状態で該第２記憶部
から出力されるように該第２記憶部に対する制御を行な
う第２制御部とを有するデインタリーブ部 （１０）該デインタリーブ部によるデインタリーブ後の
データを復号するとともに、当該データ中に含まれてい
る誤りを、誤り訂正符号を用いて訂正する誤り訂正復号
化部 （１１）該受信データを送信する際に付加された誤り検
出ビットを検出して、予め設定されている誤り検出ビッ
トのビット構成を基に誤りを検出する誤り検出部 ここで、上記の第１制御部は、該送信データを行列状に
並べて少なくとも列及び行のいずれか一方を単位にラン
ダムに並び替えた状態で該第１記憶部に書き込むため
の、書き込みアドレスを発生して、該送信データの該第
１記憶部への書き込みを行なう第１書込制御部をそな
え、該第１記憶部に記憶された該送信データを該第１記
憶部におけるアドレスの順番で順次読み出すように構成
されていてもよい（請求項３８）。また、上記の第１制
御部は、該送信データを該第１記憶部に当該第１記憶部
におけるアドレスの順番で順次書き込むとともに、該第
１記憶部に書き込まれている該送信データを行列状に並
べて少なくとも列及び行のいずれか一方を単位にランダ
ムに並び替えた状態で該第１記憶部から読み出すため
の、読み出しアドレスを発生して、該送信データの該第
１記憶部からの読み出しを行なう第１読出制御 部をそな
えていてもよい（請求項３９）。これに対し、上記の第
２制御部は、該受信データを行列状に並べて少なくとも
列及び行のいずれか一方を単位にランダムに並び替えた
インタリーブ前の状態で該第２記憶部に書き込むため
の、書き込みアドレスを発生して、該受信データの該第
２記憶部への書き込みを行なう第２書込制御部をそな
え、該第２記憶部に記憶された該受信データを該第２記
憶部におけるアドレスの順番で順次読み出すように構成
されていてもよい（請求項４０）。また、上記の第２制
御部は、該受信データを該第２記憶部に当該第２記憶部
におけるアドレスの順番で順次書き込むとともに、該第
２記憶部に書き込まれている該受信データを行列状に並
べて少なくとも列及び行のいずれか一方を単位にランダ
ムに並び替えたインタリーブ前の状態で該第２記憶部か
ら読み出すための、読み出しアドレスを発生して、該受
信データの該第２記憶部からの読み出しを行なう第２読
出制御部をそなえていてもよい（請求項４１）。

【００３３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （１）第１実施形態の説明 第１実施形態を説明するに当たり、スペクトル拡散技術
を用いた符号分割多元接続（ＣＤＭＡ:Code Division M
ultiple Access) 通信を携帯電話システムにおいて移動
局と基地局とが行なう場合を例に、第１実施形態を説明
する。

【００３４】また各移動局（ＭＳ:mobile station)と基
地局（ＢＳ:base station)との間で、信号を送信／受信
する場合に関して説明を進める。図５は、第１実施形態
に係るＭＳの構成を示すブロック図であり、図５に示す
ように、ＭＳ５０は、受信機５０−ａ，逆拡散器５０−
ｂ，データ抽出部５０−ｃ，デインタリーブ部５０−
ｄ，誤り訂正復号化部５０−ｅ，誤り検出部５０−ｆ，
ＣＰＵ５０−ｇ，誤り検出符号化部５０−ｈ，誤り訂正
符号化部５０−ｉ，インタリーブ部５０−ｊ，信号組立
部５０−ｋ，拡散器５０−ｌ，送信機５０−ｍ，デュプ
レクサ５０−ｎ，アンテナ５０−ｐをそなえて構成され
ている。

【００３５】ここで、受信機５０−ａは、アンテナ５０
−ｐ及びデュプレクサ５０−ｎを介して受信した信号を
逆拡散器５０−ｌにて処理し易い信号に変形するもので
ある。例えば、受信機５０−ａは、アンテナ５０−ｐ及
びデュプレクサ５０−ｎを介して受信した信号（無線周
波数受信信号：ＲＦ信号）を中間周波信号（ＩＦ信号）
にダウンコンバートし、Ｉチャンネル成分とＱチャンネ
ル成分に分離する他、各成分（Ｉチャンネル及びＱチャ
ンネル）毎にアナログ／デジタル変化を行なって、デジ
タル信号に変換する。

【００３６】次に、逆拡散器５０−ｂは、受信機５０−
ａから送られてくるデジタル信号から逆拡散コードを用
いて、所望の信号を分離するものであり、データ抽出部
５０−ｃは、逆拡散器５０−ｂにて分離された信号から
データを抽出するものである。誤り訂正復号化部５０−
ｅは、デインタリーブ部５０−ｄにてデインタリーブ後
のデータを復号するとともに、データ中に含まれている
誤りを訂正するものであり、誤り訂正符号を用いてデー
タの誤りを訂正するようになっている。例えば、誤り
は、データ（主信号）を送信する際に付加された余剰ビ
ットを用いて修正され、余剰ビットは、復号及び修正に
伴い削除されるようになっている。

【００３７】誤り検出部５０−ｆは、データ（主信号）
を送信する際に付加された誤り検出ビットを検出して、
予め設定されている誤り検出ビットのビット構成を基
に、誤りを検出するものである。誤り検出部５０−ｆに
て検出された誤り等の情報やデータは、ＣＰＵ５０−ｇ
へ通知される。また、誤り検出符号化部５０−ｈは、Ｃ
ＰＵ５０−ｇから送られてくるデータに、誤りを検出す
るための誤り検出ビットを符号化して付加するものであ
り、誤り訂正符号化部５０−ｉは、誤り検出符号化部５
０−ｉから送られてくるデータに、誤りの訂正に用いる
誤り訂正符号を付加するものである。

【００３８】信号組立部５０−ｋは、インタリーブ後の
データを送信するに適した信号フォーマットに組み立て
るものであり、拡散器５０−ｌは、所定の拡散コードを
用いて、信号組立部５０−ｋから送られてくる信号を拡
散信号に変換するものである。送信機５０−ｍは、拡散
器５０−ｌから送られてくる信号を、送信信号に変形す
るものである。

【００３９】例えば、送信機５０−ｍは、拡散器５０−
ｌから送られてくるデジタル信号を成分（Ｉチャネル，
Ｑチャネル）毎に、デジタル／アナログ変換によりアナ
ログ信号に変換する。また、送信機５０−ｍは、直交変
調信号に直交変調した後に、中間周波信号（ＩＦ信号）
を無線周波数信号（ＲＦ信号）にアップコンバートする
ようになっている。

【００４０】この無線周波数信号は、デュプレクサ５０
−ｎ及びアンテナ５０−ｐを介して外部に送信される。
ところで、インタリーブ部（インタリーブ装置）５０−
ｊは、送信データをインタリーブするものである。具体
的には、インタリーブ部５０−ｊは、送信すべきデータ
を行列状に並べて、列及び行を単位に、ランダムにデー
タを並び替えて、並び替えた後のデータを時系列に出力
するようになっている。

【００４１】例えば、送信データの系列が、３８４個(0
00〜383)あるとする。これらのデータ(000〜383)は、図
６に示すように、行列状（１６行２４列）に並べた後、
図７に示すように、列単位に並び替えを行なう。図６に
示すように、列（Ａ列〜Ｐ列）は、アルファベット順に
並んでいるが、列単位の並び替えで図７に示すように、
Ａ列，Ｐ列，Ｊ列と並び替えられる。

【００４２】その後、データ(000〜383)は、図８に示す
ように、行単位に並び替えれる。図７に示すように、各
行（１行〜２４行）は、行番号順に並べられているが、
行単位の並び替えにより、図８に示すように、１行，１
６行，１９行，１０行，１７行等と並び替えられる。図
８に示すように行列状に並べられたデータを、Ａ列の"0
00" から順番に列方向に読み出すことで、当初、データ
が並んでいた順番がランダムに並び替えられるようにな
っている。即ち、読み出されたデータは、図９に示すよ
うに、不規則に並び替えられている。

【００４３】ここで、図１０は、本発明の第１実施形態
に係るインタリーブ装置５０−ｊを示すブロック図であ
り、この図１０に示すように、インタリーブ装置５０−
ｊは、インタリーブＲＡＭ(Random Access Memory)５
１，制御処理部５２をそなえて構成されている。ここ
で、インタリーブＲＡＭ（第１記憶部）５１（以下、
「第１ＲＡＭ５１」と言う）は、送信データを記憶する
ものである。

【００４４】制御処理部（第１制御部）５２（以下、
「第１制御処理部」と言う）は、送信データを行列状に
並べて、列及び行をランダムに並び替えられた状態で第
１ＲＡＭ５１から送信データが出力されるように、第１
ＲＡＭ５１を制御するものである。このため、第１制御
処理部５２は、書込処理部６０（以下、「第１書込処理
部」と言う）と読出処理部７０（以下、「第１読出処理
部７０」と言う）とをそなえて構成されている。

【００４５】ここで、第１書込処理部６０は、第１ＲＡ
Ｍ５１にデータを書き込む制御を行なうものであり、ア
ドレスやイネーブル信号（図示省略）を出力するもので
ある。第１書込処理部６０は、誤り訂正符号化部５０−
ｉから送られてくる各信号を、アドレス順に書き込むも
のである。このため、第１書込処理部６０は、図１０に
示すように、カウンタ６１をそなえて構成されている。
このカウンタ６１は、“０”〜“３８３”のカウント値
を発生させるものであり、小さい値から順にカウントア
ップしていき、最大カウント値に達すると、再び“０”
からカウントするようになっている。

【００４６】なお、各カウント値（“０”〜“３８
３”）は、入力データのアドレスとして用いられ、例え
ば、１番目のデータ"000" は、カウンタ６１にて出力さ
れるカウント値“０”をアドレスとして０番地に記憶さ
れ、１０７番目のデータ"106" は、カウント値“１０
６”をアドレスとして１０６番地に記憶される。一方、
図１０に示す第１読出処理部（第１読出制御部）７０
は、第１ＲＡＭ５１に書き込まれている送信データを行
列状に並べて列及び行をランダムに並び替えた状態で第
１ＲＡＭ５１から送信データを読み出すための、アドレ
スを発生して、データの読み出しを行なうものである。

【００４７】なお、第１読出処理部７０は、行列状に並
べられて第１ＲＡＭ５１に保持されているデータ（図６
参照）を、図９に示すデータ配列で第１ＲＡＭ５１から
読み出すようになっている。このため、第１ＲＡＭ読出
処理部７０は、Ａ列発生回路７１，１行発生回路７２及
び加算器７３をそなえて構成されている。

【００４８】ここで、Ａ列発生回路（列番号発生部）７
１は、列番号をランダムに発生するものであり、図８に
示すＡ列内の２４個の番号(000〜383 の内１６の倍数及
び000 ) の何れかを発生するようになっている。なお、
Ａ列発生回路７１は、一周期内にＡ列内の２４個の番号
をそれぞれ１回づつ発生し、２４個の番号を発生し終え
て次周期に移ると、リセットがかかることにより、再び
Ａ列内の２４個の番号をそれぞれ出力するようになって
いる。また、周期の変わり目に桁上がりパルスを１行発
生回路７２へ出力するようになっている。

【００４９】１行発生回路（行番号発生部）７２は、行
番号を発生するものであり、図８に示す１行内の１６個
の番号(000〜015)のいずれかを発生させるようになって
いる。なお、１行発生回路７２は、Ａ列内の２４個の列
番号が全て出力される毎に（Ａ列発生回路７１の１周期
毎に）出力する行番号をランダムに変えるようになって
おり、１６個の番号(000〜015)を発生し終えると、リセ
ットがかかることにより、再び１行内の１６個の番号を
それぞれ出力するようになっている。

【００５０】加算器７３は、Ａ列発生回路７１及び１行
発生回路７２からそれぞれ出力された番号を足し合わせ
た値を第１ＲＡＭ５１の読み出しアドレスとして出力す
るものである。ここで、下記表１は、Ａ列発生回路７
１，１行発生回路７２，加算器７３から出力されるデー
タ例を示している。

【００５１】

【表１】

【００５２】例えば、上記表１に示すように、タイミン
グt1〜t24 では、Ａ列発生回路７１が各タイミング毎に
異なる列番号を出力する一方で、１行目発生回路７２の
出力は、同じ行番号を出力し続ける。Ａ列発生回路７１
から出力する２４個の番号が一巡（一周）し終わったタ
イミングt25 になると、１行発生回路７２は、次の番号
を出力するようになっており、Ａ列発生回路７１から送
出する番号が一巡する間（一周期）、１行発生回路７２
からは同じ番号が出力され、Ａ列発生回路７１から２４
周期分の番号が出されて、ようやく、１行発生回路７２
は、１周期分の番号（000 〜015 の１６個の番号）を出
力するようになっている。

【００５３】なお、上記表１においては、タイミングt4
7 後の各回路７１，７２及び加算器７３から出力される
番号等は示していないが、Ａ列発生回路７１は、周期内
で２４個の番号をそれぞれ出力し、１行発生回路７２
は、同周期内で同じ番号を出力し、周期が変わる毎に違
う番号を出力するようになっている。また、加算器７３
から出力される値（読み出しアドレス）は、上記表１の
タイミングt26 に着目してみると、Ａ列発生回路７１か
ら出力された"240" と１行発生回路から出力された"01
5" とを足し合わせた"255" が出力されるようになって
いる。

【００５４】ここで、図１１は、本発明の第１実施形態
に係る第１ＲＡＭ読出処理部７０の詳細な構成を示す図
であり、この図１１に示す第１ＲＡＭ読出処理部７０
は、Ａ列発生回路７１，１行発生回路７２，加算器７３
及びＡＮＤ回路７４をそなえて構成されている。ここ
で、Ａ列発生回路７１は、図１１に示すように、ＥＸ−
ＯＲ（排他的論理和;exclusive OR)回路（単に「ＥＸ−
ＯＲ」と言う）７５−ａ，シフトレジスタ７５−ｂ，設
定制御部７５−ｃ，第１選択回路７１−ａ，第２選択回
路７１−ｂ，第３選択回路７１−ｃ，ＡＮＤ回路７１−
ｄをそなえて構成され、９ビットのデータを用いて、Ａ
列内の２４個の番号（図８参照）を生成するようになっ
ている。

【００５５】ここで、シフトレジスタ７５−ｂは、９ビ
ットのデータを保持し、フリップフロップ(flip-flop;
以下、「ＦＦ」と言う）７５−ｂ１〜７５−ｂ９をそな
えて構成されている。なお、ＦＦ７５−ｂ１〜７５−ｂ
９は、装置の起動時に制御を行なう設定制御部７５−ｃ
の制御の下、起動時に“１(High)”のビットを保持する
ようになっている。

【００５６】シフトレジスタ７５−ｂに保持するデータ
は、クロック（ＣＬＫ）により順次移動し、ＦＦ７５−
ｂ９とＦＦ７５−ｂ６から出力されたビットがＥＸ−Ｏ
Ｒ７５−ａにて排他的論理和の演算を行なわれた後のビ
ットを下位ビットとしてＦＦ７５−ｂ１にて保持するよ
うになっている。下記表２は、シフトレジスタ７５−ｂ
に保持されるビット構成の遷移例を示す。

【００５７】

【表２】

【００５８】次に、第１〜第３選択回路７１−ａ〜７１
−ｃとＡＮＤ回路７１−ｄは、Ａ列発生回路から出力さ
れる９ビットのデータを監視するようになっている。こ
こで、第１選択回路７１−ａは、９ビットのデータ（２
進数）で表される数値が１０進数で１６の倍数及び０に
該当するか否かを判定するものであり、具体的には、９
ビット中下位４ビットが全て“１”であるか否かを判断
し、全て“１”であるときにパルスを出力する（図１１
中「ＹＥＳでパルス」と表記）。

【００５９】第２選択回路７１−ｂは、９ビットのデー
タ（２進数）で表される数値が１０進数で０〜３６８内
の数値であるか否かを判定するものである。第３選択回
路７１−ｂは、９ビットが全て“１(High)”になってい
るかを判断するものであり、全て"1" のときにパルス
（桁上りパルス）を出力するようになっている（図１１
中「ＹＥＳでパルス」と表記）。

【００６０】次に、図１１に示す１行発生回路７２は、
Ａ列発生回路７１と同じように、ＥＸ−ＯＲ７５−ａ，
シフトレジスタ７５−ｂ，設定制御部７５−ｃをそなえ
る他、第４選択回路７２−ａ，スイッチ（ＳＷ）７２−
ｂをそなえて構成されている。スイッチ７２−ｂは、第
３選択回路７１−ｃ及び第４選択回路７２−ａから出力
されるパルスを下にクロック（ＣＬＫ）信号をシフトレ
ジスタ７５−ｂへ送る制御を行なうものであり、第３選
択回路７１−ｃからパルス信号を受信すると、クロック
信号をシフトレジスタ７５−ｂへ送り（ＯＮ制御）、第
４選択回路７２−ａからパルス信号を受信したときに
は、クロック信号を通過させないようになっている（Ｏ
ＦＦ制御）。

【００６１】第４選択回路７２−ａは、９ビットのデー
タ（２進数）で表される数値が１０進数で０〜１５内に
該当するか否かを判定するものであり、具体的には、９
ビット中下位５ビット目以上のビットが“１”を含むか
否かを判断し、５ビット目以上のビットに“１”を含ん
でいないときは、パルス信号を出力する（図１１中「Ｙ
ＥＳでパルス」と表記）。

【００６２】ここで、図１２（ａ）〜（ｄ）は、１行発
生回路７２のシフトレジスタ７５−ｂの概略動作を説明
するためのタイムチャートであり、図１２（ａ）は、第
３選択回路７１−ｃからパルス信号が出力されるタイミ
ングを示し、図１２（ｂ）は、第４選択回路７２−ｂか
らパルス信号が出力されるタイミングを示し、図１２
（ｃ）は、スイッチ７２−ｂからクロック信号が出力さ
れるタイミングを示し、図１２（ｄ）は、シフトレジス
タ７５−ｂに保持されるデータの遷移タイミングを示す
タイムチャートである。

【００６３】図１２（ａ）に示すように、タイミングＴ
１でパルス信号が第３選択回路７１−ｃから出力される
と、スイッチ７２−ｂは、ＯＮ制御によりクロック信号
をシフトレジスタ７５−ｂへ送出する〔図１２（ｃ）参
照〕。シフトレジスタ７５−ｂでは、スイッチ７２−ｂ
を介して受信したクロックを受信する毎に、データをシ
フトさせて、保持する９ビットのデータ構成を変化させ
る〔図１２（ｄ）中「データの変化点」と表記〕。

【００６４】一方、図１２（ｂ）に示すように、タイミ
ングＴ２でパルス信号が第４選択回路７２−ａから出力
されると、スイッチ７２−ｂは、タイミングＴ２前にク
ロック信号を送出していた状態からクロック信号をシフ
トレジスタ７５−ｂへ送らない状態に変わり〔図１２
（ｃ）参照〕、シフトレジスタ７５−ｂでは、データを
シフトせずに、前状態を保持する（データを変化させな
い）。

【００６５】その後、タイミングＴ３で、パルス信号が
第３選択回路７１−ｃから出力されると、上記同様に、
シフトレジスタ７５−ｂは、データをシフトさせてビッ
ト構成を変化させる。図１１に示すＡＮＤ回路７４は、
加算器７３から出力されるアドレスに記憶されているデ
ータを読み出すイネーブル信号を出す制御を行なうもの
であり、Ａ列発生回路７１及び１行発生回路７２から出
力された値（番号）がそれぞれ所定の値である場合に、
イネーブル信号を出すようになっている。

【００６６】具体的には、Ａ列発生回路７１から加算器
７３へ送出する値が“１６（１０進数）”の倍数且つ
“０〜３６８（１０進数）”に該当するときに第１選択
回路７１−ａ及び第２選択回路７１−ｂからそれぞれパ
ルス信号がＡＮＤ回路７１−ｄへ出力され、ＡＮＤ回路
７１−ｄは、ＡＮＤ回路７４へパルス信号を出力する。
一方、１行発生回路７２から加算器７３へ送出する値が
“０〜１５（１０進数）”に該当するときに第４選択回
路７２−ａからＡＮＤ回路７４へパルス信号が出力され
る。

【００６７】ＡＮＤ回路７４は、ＡＮＤ回路７１−ｄ及
び第４選択回路７２−ａからそれぞれパルス信号を受信
したときに、第１ＲＡＭ５１へイネーブル信号を出力す
るようになっている。例えば、上記表１のタイミングt2
6 において、加算器７３から第１ＲＡＭ５１へ出力され
る“２５５”は、ＡＮＤ回路７１−ｄ及び第４選択回路
７２−ａから出力されるパルス信号を基にＡＮＤ回路７
４から第１ＲＡＭ５１へイネーブル信号が出力されるこ
とで、有効な読み出しアドレスとして用いられ、アドレ
ス“２５５”に記憶されているデータが読み出されるよ
うになっている。

【００６８】図１０に示すＡ列発生回路７１及び１行発
生回路７２にはリセットがかかるようになっているが、
図１１に示すＡ列発生回路７１及び１行発生回路７２の
構成では、１周期毎にリセットがかかるようには構成さ
れてはいない。即ち、シフトレジスタ７５−ｂ内のビッ
ト構成が、所定時間経過すると全て“１”になるように
なっている。

【００６９】一方、図５に示すデインタリーブ部（デイ
ンタイリーブ装置）５０−ｄは、受信データをデインタ
リーブするものでる。具体的には、デインタリーブ部５
０−ｄは、インタリーブ後の受信データを行列状に並べ
て、少なくとも列及び行のいずれか一方を単位に、ラン
ダムにデータを並び替えて時系列に出力することによ
り、受信データをインタリーブする前のデータ順で出力
するようになっている。

【００７０】例えば、他の装置から送出されたインタリ
ーブ後のデータ（図９参照）が、前記のインタリーブ部
５０−ｊと同じインタリーブが行なわれる場合を前提に
説明すると、送信時に不規則に並び替えられている３８
４個のデータ(000〜383)を番号順に並び替えるようにな
っている。ここで、図１３は、本発明の第１実施形態に
係るデインタリーブ装置５０−ｄを示すブロック図であ
り、この図１３に示すように、デインタリーブ装置５０
−ｄは、インタリーブＲＡＭ５３，制御処理部５４をそ
なえて構成されている。

【００７１】インタリーブＲＡＭ（第２記憶部）５３
（以下、「第２ＲＡＭ５３」と言う）は、受信データを
記憶するものである。制御処理部（第２制御部）５４
（以下、「第２制御処理部５４」と言う）は、受信デー
タを行列状に並べ、列及び行をランダムに並び替えてイ
ンタリーブ前の状態で第２ＲＡＭ５３から受信データを
出力するように第２ＲＡＭ５３に対する制御を行なうも
のである。

【００７２】このため、第２制御処理部５４は、書込処
理部６０−１（以下、「第２書込処理部６０−１」と言
う）と読出処理部７０−１（以下、「第２読出処理部７
０−１」と言う）とをそなえて構成されている。ここ
で、第２書込処理部（第２書込制御部）６０−１は、受
信データを行列状に並べて列及び行をランダムに並び替
えたインタリーブ前の状態に第２ＲＡＭ５３に書き込む
ための、書き込みアドレスを発生して、受信データの書
き込みを行なうものである。

【００７３】例えば、受信するインタリーブ後のデータ
（図９参照）を、列及び行を並び替えて、図６に示す行
列の状態で第２ＲＡＭ５３に記憶するように、データの
書き込み制御を行なうものである。このため、第２書込
処理部６０−１は、図１３に示すように、Ａ列発生回路
７１，１行発生回路７２，加算器７３をそなえて構成さ
れている。

【００７４】なお、Ａ列発生回路７１，１行発生回路７
２，加算器７３をそなえて構成される第２書込処理部６
０−１は、図１２に示すように、前記の読出処理部７０
と同様に、ＥＸ−ＯＲ７５−ａ，シフトレジスタ７５−
ｂ，設定制御部７５−ｃ，第１選択回路７１−ａ，第２
選択回路７１−ｂ，第３選択回路７１−ｃ，ＡＮＤ回路
７１−ｄ，第４選択回路７２−ａ，スイッチ（ＳＷ）７
２−ｂをそなえて構成することができる。また、図１３
に示すように、デインタリーブ部５０−ｄを構成する場
合、図１３に示す加算器７３から出力される番号は、書
き込みアドレスとして使用される。

【００７５】次に、図１３に示す第２読出処理部７０−
１は、第２ＲＡＭ５３からデータを読み出すものであ
り、アドレスやイネーブル信号（図示省略）を出力する
ものであり、図１３に示すように、カウンタ６１をそな
えて構成されている。この第２読出処理部７０−１のカ
ウンタ６１から送出されるカウント値“０〜３８３”を
基に第２ＲＡＭ５３から読み出されたデータ(000〜383)
は、"000","001","002","003",...,"150"...,"250"..."
382","383"と番号順に読み出される。

【００７６】ところで、ＭＳ５０は、インタリーブ部５
０−ｊとデインタリーブ部５０−ｄとをそなえて構成さ
れるため、対向するインタリーブ／デインタリーブ装置
との間でインタリーブされたデータの送受信を行なうイ
ンタリーブ／デインタリーブ装置としての機能をそなえ
て構成されている。次に、ＭＳ５０とＣＤＭＡ通信を行
なうＢＳは、ＭＳ５０とデータの送受信を行なうもので
ある。

【００７７】なお、ＣＤＭＡ通信にてＭＳ５０とＢＳと
で、同じ拡散コードを用いて拡散したインタリーブ後の
データを送信する場合及び同じ逆拡散コードを用いて逆
拡散した受信データをデインタリーブする場合を例に説
明する。ＢＳ１００は、図５に示すように、前記ＭＳ５
０と同様に、受信機５０−ａ，逆拡散器５０−ｂ，デー
タ抽出部５０−ｃ，デインタリーブ部（デインタリーブ
装置）５０−ｄ，誤り訂正復号化部５０−ｅ，誤り検出
部５０−ｆ，ＣＰＵ５０−ｇ，誤り検出符号化部５０−
ｈ，誤り訂正符号化部５０−ｉ，インタリーブ部（イン
タリーブ装置）５０−ｊ，信号組立部５０−ｋ，拡散器
５０−ｌ，送信器５０−ｍ，デュプレクサ５０−ｎ，ア
ンテナ５０−ｐをそなえて構成されている。

【００７８】なお、ＣＤＭＡ通信が、複数の拡散コード
を用いる場合には、ＢＳ１００は、各拡散コード別に逆
拡散器５０−ｂ，拡散器５０−ｌを設けるように構成す
ることができ、また、拡散コード別に受信したデータ及
び送信するデータを処理するために、データ抽出部５０
−ｃ，デインタリーブ部５０−ｄ，誤り訂正復号化部５
０−ｅ，誤り検出部５０−ｆ，誤り検出符号化部５０−
ｈ，誤り訂正符号化部５０−ｉ，インタリーブ部５０−
ｊ，信号組立部５０−ｋをそなえて構成することもでき
る。

【００７９】上述の如く構成された、第１実施形態に係
るＭＳ５０とＢＳ１００とによれば、ＭＳ５０は、ＢＳ
１００へデータを送信する場合、誤り訂正符号化部５０
−ｉにて誤り訂正符号を付加したデータ(000〜383)をイ
ンタリーブ部５０−ｊにて、行及び列をランダムに並び
替えて、図９に示すような状態で信号組立部５０−ｋへ
出力する。

【００８０】インタリーブ後のデータは、信号組立部５
０−ｋにて所定の送信データ長に組み立てられた後、拡
散器５０−ｌで所定の拡散コードで拡散される。また、
拡散されたインタリーブ後のデータ（デジタル信号）
は、送信機５０−ｍでＲＦ信号に変換等されて、デュプ
レクサ５０−ｎやアンテナ５０−ｐを介して、外部へ送
信される。

【００８１】一方、ＢＳ１００では、ＭＳ５０から送信
されたＲＦ信号をアンテナ５０−ｐやデュプレクサ５０
−ｎを介して受信すると、受信機５０−ａにてデジタル
信号に変換等を行なう他、逆拡散器５０−ｂにて、所定
の逆拡散コードで逆拡散する。その後、データ抽出部５
０−ｃにて、ＭＳ５０のインタリーブ部５０−ｊにてイ
ンタリーブされたインタリーブ後のデータを抽出し、デ
インタリーブ部にて、インタリーブ後のデータを行と列
とをランダムに並び替えてインタリーブ前のデータ順に
並び替えて誤り訂正復号化部５０−ｅへ送出する。

【００８２】誤り訂正復号化部５０−ｅでは、誤り訂正
符号を用いて訂正可能な誤りを訂正し、誤り検出部５０
−ｆにて誤りを検出した情報をＣＰＵ５０−ｇへ通知す
る。一方、ＢＳ１００からＭＳ５０へ送信されるデータ
処理も、上記と同様であるので、詳細な説明は省略す
る。このように、本発明の第１実施形態に係るＭＳ５０
とＢＳ１００とによれば、例えば、ＭＳ５０からＢＳ１
００へ送信したデータが、伝送中にフェージングの影響
を受けて誤りが発生したとしても、送信側のＭＳ５０が
送信に際し、簡素な構成の下、比較的容易なインタリー
ブによりデータの分散を偏りのない形に並び替えてデー
タを送信し、受信側のＢＳ１００は、インタリーブ後の
データを受信すると、簡素な構成の下、比較的容易なデ
インタリーブで誤りデータの分散を偏りのないものにす
るので、伝送品質の低下を抑制できる。

【００８３】（１−１）第１実施形態の第１変形例の説
明 第１実施形態の第１変形例について図５を用いて説明す
る。第１実施形態の第１変形例に係るＭＳ５０−１，Ｂ
Ｓ１００−１は、第１実施形態に係るＭＳ５０，ＢＳ１
００とほぼ同様の機能を有するものであるが、第１実施
形態に係るデインタリーブ部５０−ｄが受信データを第
２ＲＡＭ５３に書き込む時にアドレスをランダムに発生
する点と比較して、データを読み出すためのアドレスを
ランダムに発生する点で異なる。

【００８４】なお、本第１実施形態の第１変形例の説明
において、前述の第１実施形態にて記述した符号と同じ
符号を付したものは、同一若しくはほぼ同様のものとす
る。ここで、図１４は、本発明の第１実施形態の第１変
形例に係るデインタリーブ部５０−ｄ１の構成を示す図
であり、この図１４に示すように、デインタリーブ部５
０−ｄ１は、第２ＲＡＭ５３−１，制御処理部５４−１
をそなえて構成されている。

【００８５】第２ＲＡＭ５３−１は、第２ＲＡＭ５３と
同様に、受信データを記憶するものである。制御処理部
（第２制御部）５４−１は、第１実施形態に係る第２制
御処理部５４と同様に、受信したデータを行列状に並べ
て、列及び行をランダムに並び替えてインタリーブ前の
状態で第２ＲＡＭ５３−１から出力されるように第２Ｒ
ＡＭ５３−１に対する制御を行なうものである。

【００８６】このため、制御処理部５４−１は、図１４
に示すように、書込処理部６０−２（以下、「第３書込
処理部６０−２」と言う）と読出処理部７０−２（以
下、「第３読出処理部７０−２」と言う）とをそなえて
構成されている。第３書込処理部６０−２は、第１実施
形態に係る第１書込処理部６０と同様の機能を有するも
のであり、第２ＲＡＭ５３−１にデータを書き込む制御
を行なうものであり、アドレスやイネーブル信号（図示
省略）を出力するものであり、カウンタ６１をそなえて
構成されている。

【００８７】一方、図１４に示す第３読出処理部（第２
読出制御部）７０−２は、第２ＲＡＭ５３−１に書き込
まれている受信データを行列状に並べて、列及び行をラ
ンダムに並び替えたインタリーブ前の状態で第２ＲＡＭ
５３−１から受信データを読み出すための、読み出しア
ドレスを発生して、受信データの読み出しを行なうもの
である。

【００８８】このため、第３読出処理部７０−２は、Ａ
列発生回路７１−１，１行発生回路７２−１，加算器７
３をそなえて構成されている。ここで、Ａ列発生回路７
１−１は、第１実施形態に係るＡ列発生回路７１と同様
の機能を有するものであるが、Ａ列発生回路７１−１が
発生する番号とＡ列発生回路７１とで発生する番号とは
異なる。

【００８９】具体的には、Ａ列発生回路７１が２４個の
番号を発生させるのに対して、Ａ列発生回路７１−１
は、１６個の番号を発生させ、また、それぞれ発生する
番号にも違いがある。Ａ列発生回路７１−１から発生す
る番号は、発生する番号順に記述すると、"000","14
4","120","216","096","312","192","360","072","04
8","288","240","168","264","336","024" である。

【００９０】また、１行発生回路７２−１も、第１実施
形態に係る１行発生回路７２と同様の機能を有するもの
であるが、１行発生回路７２−１が発生する番号は、１
行発生回路７２で発生する番号と異なる。具体的には、
１行発生回路７２が１６個の番号を発生させるのに対し
て、１行発生回路７２−１は、２４個の番号を発生さ
せ、また、それぞれ発生する番号にも違いがある。１行
発生回路７２−１から発生する番号は、発生する番号順
に記述すると、"000","008","007","013","006","01
9","012","021","005","003","018","015","011","01
6","020","010","004","009","002","022","017","01
0","014",023"である。

【００９１】なお、図１５は、Ａ列発生回路７１−１と
１行発生回路７２−１と加算器７３からそれぞれ出力さ
れる値を示す図であり、この図１５に示すように、Ａ列
発生回路７１−１と１行発生回路７２−１とから出力さ
れる値を足し合わせた値が、加算器７３から出力され
て、読み出しアドレスとして用いられる。なお、図１５
に示すように、Ａ列発生回路７１−１から上記の１６個
の番号が出力されると、１行発生回路７２−１は異なる
番号を出力するようになっている。また、図１５中に示
す点線αは、１行発生回路７２−１から出力されるデー
タの変わり目を示している。

【００９２】また、第１実施形態に係るＡ列発生回路７
１−１と１行発生回路７２−１とは、図１１に示すＡ列
発生回路７１と１行発生回路７２と同じ様に構成するこ
とができるが、第１選択回路７１−ａは、“２４”の倍
数を選択するように構成される他、第４選択回路７２−
ａは、“０〜２３”内でパルス信号を出力するように構
成される。

【００９３】上述の如く構成されたＭＳ５０−１，ＢＳ
１００−１によれば、ＭＳ５０−１のインタリーブ後の
データは、ＢＳ１００−１のデインタリーブ部５０−ｄ
１にて、インタリーブ前のデータ順に並び替えられる。
このように、本発明の第１実施形態に係るＭＳ５０−１
とＢＳ１００−１とによれば、例えば、ＭＳ５０−１か
らＢＳ１００−１へ送信したデータが、伝送中にフェー
ジングの影響を受けて誤りが発生したとしても、送信側
のＭＳ５０−１が簡素な構成の下、比較的容易なインタ
リーブにより、データの分散を偏りのない形に並び替え
てデータを送信し、受信側のＢＳ１００−１は、インタ
リーブ後のデータを受信すると、簡素な構成の下、比較
的容易なデインタリーブで誤りデータの分散を偏りのな
いものにするので、伝送品質の低下を抑制できる。

【００９４】なお、同様に、インタリーブに際し第１Ｒ
ＡＭ５１からデータを読み出すための読み出しアドレス
をランダムに発生するインタリーブ部５０−ｊに代え
て、図１６に示すようなデータを第１ＲＡＭ５１−１に
書き込むための書き込みアドレスをランダム発生するイ
ンタリーブ部５０−ｊ１を用いてＭＳ５０−１，ＢＳ１
００−１を構成することもできる。

【００９５】なお、この場合第１実施形態に係るデイン
タリーブ部５０−ｄを用いて、インタリーブ後のデータ
をデインタリーブする。インタリーブ部１５−１は、図
１６に示すように、第１ＲＡＭ５１−１，制御処理部５
２−１をそなえて構成されている。第１ＲＡＭ５１−１
は、第１ＲＡＭ５１と同様に、送信データを記憶するも
のである。

【００９６】制御処理部５２−１は、第１実施形態に係
る第１制御処理部５２と同様に、送信データを行列状に
並べて、列及び行をランダムに並び替えた状態で第１Ｒ
ＡＭ５１−１から送信データを出力するように第１ＲＡ
Ｍ５１−１を制御に対する制御を行なうものである。こ
のため、制御処理部５２−１は、図１６に示すように、
書込処理部６０−３（以下、「第４書込処理部６０−
３」と言う）と読出処理部７０−３（以下、「第４読出
処理部７０−３」と言う）とをそなえて構成されてい
る。

【００９７】第４読出処理部７０−３は、第１実施形態
に第２読出処理部６０−２と同様に機能するものであ
り、第１ＲＡＭ５１−１からデータを読み出す制御を行
なうものであり、カウンタ６１をそなえて構成されてい
る。また、第４書込処理部（第１書込制御部）６０−３
は、送信データを行列状に並べて、列及び行をランダム
に並び替えた状態で第１ＲＡＭ５１−１から出力される
ように第１ＲＡＭ５１−１に対する制御を行なうもので
ある。

【００９８】このため、第４書込処理部６０−３は、Ａ
列発生回路７１−１，１行発生回路７２−１，加算器７
３をそなえて構成されている。インタリーブ部５０−ｊ
１のＡ列発生回路７１−１，１行発生回路７２−１は、
図１１に示すＡ列発生回路７１と１行発生回路７２と同
じ様に構成することができるが、第１選択回路７１−ａ
は、“２４”の倍数を選択するように構成される他、第
４選択回路７２−ａは、“０〜２３”内でパルス信号を
出力するように構成される。

【００９９】デインタリーブ部５０−ｄは、インタリー
ブ部５０−ｊ１にてインタリーブしたデータを行及び列
をランダムに並び替えてインタリーブ前のデータ順で読
み出すようになっている。このように、インタリーブ部
５０−ｊ１とデインタリーブ部５０−ｄとの組み合わせ
た場合も、伝送中にバースト的な誤りが発生しても、簡
素な構成で、容易に伝送品質の低下を抑制できる。

【０１００】（１−２）第１実施形態の第２変形例の説
明 第１実施形態の第２変形例について図５を用いて説明す
る。第１実施形態の第２変形例に係るＭＳ５０−２，Ｂ
Ｓ１００−２は、第１実施形態に係るＭＳ５０，ＢＳ１
００とほぼ同様の機能を有すものであるが、図１０に示
す第１実施形態に係るインタリーブ部５０−ｊの構成と
図１３に示す第１実施形態に係るデインタリーブ部５０
−ｄの構成をそれぞれ入れ替えて、インタリーブ部５０
−ｊ２，デインタリーブ部５０−ｄ２を構成する点で第
１実施形態に係るＭＳ５０，ＢＳ１００と異なる。

【０１０１】なお、本第１実施形態の第２変形例の説明
において、前述の第１実施形態等にて記述した符号と同
じ符号を付したものは、同一若しくはほぼ同様のものと
する。また、デインタリーブ部５０−ｄ２は、図１０に
示すように、インタリーブ部５０−ｊと同様に構成さ
れ、図１０に示す第１ＲＡＭ５１は、データ抽出部５０
−ｃから送られてくる入力データを記憶し、第１ＲＡＭ
５１に保持するデータを第１読出処理部７０の制御の
下、誤り訂正復号化部５０−ｅへ出力するようになって
いる。

【０１０２】また、インタリーブ部５０−ｊ２は、図１
３に示すように、デインタリーブ部５０−ｄと同様に構
成され、図１３に示す第２ＲＡＭ５３は、誤り訂正符号
化部５０−ｉから送られてくる入力データを第２書込処
理部６０−１の制御の下に記憶し、第２読出処理部７０
−１の制御の下、保持するデータを信号組立部５０−ｋ
へ出力するようになっている。

【０１０３】このように構成された、ＭＳ５０−２，Ｂ
Ｓ１００−２によっても、前記第１実施形態に係るＭＳ
５０，ＢＳ１００と同様に、例えば、ＭＳ５０−２から
ＢＳ１００−２へ送信したデータが、伝送中にフェージ
ングの影響を受けて誤りが発生したとしても、送信側の
ＭＳ５０−２が送信に際し送信データを行及び列をラン
ダムに入れ替え、受信側のＢＳ１００−２は、インタリ
ーブ後のデータを受信すると、インタリーブ前の状態に
並び替える。

【０１０４】従って、伝送過程で、送信側でランダムに
並び替えられた３８４個のデータ中にバースト的な誤り
が発生しても、受信側で、訂正し易い誤りの形に形成す
るためにそれらの誤りをランダムに分散するので、容易
に誤りを訂正することができ、伝送品質の低下を抑制で
きる。なお、第１実施形態の第１変形例に係るデインタ
リーブ部５０−ｄ１とインタリーブ部５０−ｊの構成を
入れ替えた場合も同様である他、インタリーブ部５０−
ｊ１とデインタリーブ部５０−ｄの構成を入れ替えた場
合も同様である。

【０１０５】（２）第２実施形態の説明 第２実施形態の説明ついても図５を用いて説明する。図
５に示す第２実施形態に係るＭＳ５０−３，ＢＳ１００
−３は、第１実施形態に係るＭＳ５０，ＢＳ１００とほ
ぼ同様の機能を有するものであるが、第１実施形態に係
るデインタリーブ部５０−ｄ及びインタリーブ部５０−
ｊのＡ列発生回路７１，１行発生回路２をＲＯＭとカウ
ンタとを用いて構成する点で異なる。

【０１０６】なお、本第２実施形態の説明において、前
述の第１実施形態等にて記述した符号と同じ符号を付し
たものは、同一若しくはほぼ同様のものとする。ここ
で、図１７は、第２実施形態に係るデインタリーブ部を
示すブロック図であり、この図１７に示すように、デイ
ンタリーブ部５０−ｄ３は、第１実施形態に係るデイン
タリーブ部５０−ｄと同様に第２ＲＡＭ５３，加算器７
３，カウンタ６１を備える他、Ａ列発生回路７１−２，
１行発生回路７１−２をそなえて構成されている。

【０１０７】ここで、Ａ列発生回路７１−２は、第１実
施形態に係るＡ列発生回路７１と同様の機能を有するも
のであるが、図１７に示すように、ＲＯＭ(Read Only M
emory)７１−２ａ，カウンタ７１−２ｂをそなえて構成
されており、ＲＯＭ（メモリ）７１−２ａは、Ａ列内の
２４個の番号（図８参照）をそれぞれ所定のアドレスに
保持するものである。下記表３に、ＲＯＭ７１−２ａの
データ保持例を示す。

【０１０８】

【表３】

【０１０９】上記表３に示すように、ＲＯＭ７１−２ａ
は、図８に示すＡ列内の２４個の番号を上から順にそれ
ぞれ保持しており、例えば、アドレス“４”には番号
“２５６”が保持されている。ＲＯＭ７１−２ａは、カ
ウンタ７１−２ｂから出力されるカウント値( 上記表３
のアドレス）を受信すると、そのアドレスに保持するデ
ータを読み出して加算器７３へ出力するようになってい
る。

【０１１０】また、カウンタ７１−２ｂは、自走のカウ
ンタであり、“０”から“２３”までのカウントを行な
い、カウント値をＲＯＭ７１−２ａの読み出しアドレス
として出力し、最大カウント値“２３”に至ると再び
“０”からカウントを行なうようになっている。カウン
タ７１−２ｂは、カウント周期が一巡すると桁上りパル
スを１行発生回路７２−２のカウンタ７２−２ｂ（後
述）へ送出するようになっている。

【０１１１】一方、１行発生回路７２−２は、第１実施
形態に係る１行発生回路７２と同様の機能を有するもの
であるが、図１７に示すように、ＲＯＭ７２−２ａとカ
ウンタ７２−２ｂをそなえて構成されており、ＲＯＭ
（メモリ）７２−２ａは、１行内の１６個の番号を（図
８参照）をそれぞれ所定のアドレスに保持するものであ
る。下記表４に、ＲＯＭ７２−２ａのデータ保持例を示
す。

【０１１２】

【表４】

【０１１３】上記表４に示すように、ＲＯＭ７２−２ａ
は、図８に示す１行内の１６個の番号を左から順にそれ
ぞれ保持しており、例えば、アドレス“３”には番号
“００８”が保持されている。ＲＯＭ７２−２ａは、カ
ウンタ７２−２ｂから出力されるカウント値( 上記表４
のアドレス）を受信すると、そのアドレスに保持するデ
ータを読み出して加算器７３へ出力するようになってい
る。

【０１１４】また、カウンタ７２−２ｂは、“０”から
“１５”までのカウントを行ない、カウント値をＲＯＭ
７２−２ａの読み出しアドレスとして出力し、最大カウ
ント値“１５”に至ると再び“０”からカウントを行な
うようになっている。なお、カウンタ７２−２ｂは、Ａ
列発生回路７１−２のカウンタ７１−２ｂから桁上りパ
ルスを受信することで、カウントアップを行なうように
なっている。

【０１１５】また、図１３に示す加算器７３から出力さ
れる書き込みアドレスは、表１に示す例と同じである。
ここで、図１８は、第２実施形態に係るインタリーブ部
を示すブロック図であり、この図１８に示すように、イ
ンタリーブ部５０−ｊ３は、第１実施形態に係るインタ
リーブ部５０−ｊと同様に第１ＲＡＭ５１，加算器７
３，カウンタ６１を備える他、Ａ列発生回路７１−２，
１行発生回路７２−２をそなえて構成されている。

【０１１６】上述の如く構成された第２実施形態に係る
ＭＳ５０−３，ＢＳ１００−３によれば、ＭＳ５０−３
がＢＳ１００−３へデータを送信する場合、第１実施形
態に係るＭＳ５０，ＢＳ１００と同様に、ＭＳ５０のイ
ンタリーブ部５０−ｊ３が、送信データを行及び列をラ
ンダムに入れ替えて、図９示すようなデータ順で信号組
立部５０−ｋへインタリーブ後のデータを送出する。

【０１１７】インタリーブ部５０−ｊ３は、インタリー
ブを行なう際に、第１ＲＡＭ５１に記憶するデータをＲ
ＯＭ７１−２ａ及びＲＯＭ７２−２ａからそれぞれ送出
されるデータ（上記表３及び表４参照）を加算器７３に
て足し合わせた値を読み出しアドレスとして使用し、３
８４個のデータ(000〜383)をランダムに読み出す。その
後、インタリーブ後のデータは、拡散器５０−ｌ等を介
してＢＳ１００−３へと送られる。

【０１１８】ＢＳ１００−３では、ＭＳ５０−１から送
られてくるデータを逆拡散器５０−ｂ等を介して受信
し、デインタリーブ部５０−ｄ３にてデインタリーブ
し、インタリーブ前のデータ順に誤り訂正復号化部５０
−ｅへ送出する。デインタリーブ部５０−ｄ３は、デイ
ンタリーブを行なう際に、第２ＲＡＭ５３に記憶するデ
ータをＲＯＭ７１−２ａ及びＲＯＭ７２−２ａからそれ
ぞれ送出されるデータ（上記表３及び表４参照）を加算
器７３にて足し合わせた値を書き込みアドレスとして使
用し、３８４個のデータ(000〜383)をランダムに第２Ｒ
ＡＭ５３に書き込む。データを第２ＲＡＭ５３に書き込
んだ後、デインタリーブ部５０−ｄ３は、カウンタ６１
のカウント値“０”から順番に、３８４個のデータを読
み出し制御を行なう。

【０１１９】このように構成された、ＭＳ５０−３，Ｂ
Ｓ１００−３によれば、第１実施形態で述べた効果の
他、ランダム発生にＲＯＭ７１−２ａ，７２−２ａを用
いることで、アドレス発生の基準となるＡ列内の２４個
の番号と１行内の１６個の番号とを発生する順序等を容
易に設定することができる他、確実に３８４個のデータ
(000〜383)の並び替えを行なえて、伝送品質の低下を更
に抑制できる。

【０１２０】（２−１）第２実施形態の一変形例の説明 第２実施形態の一変形例の説明ついても図５を用いて説
明する。図５に示す第２実施形態の一変形例に係るＭＳ
５０−４，ＢＳ１００−４は、第２実施形態に係るＭＳ
５０−３，ＢＳ１００−３とほぼ同様の機能を有すもの
であるが、第２実施形態に係るデインタリーブ部５０−
ｄ３及びインタリーブ部５０−ｊ３と比較して、データ
をインタリーブする時或いはデインタリーブする時にＲ
ＯＭを用いてアドレスをランダム発生する点で、第２実
施形態と異なる。

【０１２１】なお、本第２実施形態の一変形例の説明に
おいて、前述の第２実施形態等にて記述した符号と同じ
符号を付したものは、同一若しくはほぼ同様のものとす
る。即ち、ＭＳ５０−４とＢＳ１００−４は、第２実施
形態に係るデインタリーブ部５０−ｄ３の代わりに第１
実施形態の第１変形例に係るデインタリーブ装置５０−
ｄ１をそなえて構成される。

【０１２２】このように構成されたＭＳ５０−４，ＢＳ
１００−４によっても、第１，第２実施形態で述べたと
同様、送信側で送信データを行及び列をランダムに入れ
替えて、図９に示すようなインタリーブ後のデータに形
成し、受信側でインタリーブ後のデータを行及び列をラ
ンダムに入れ替えてインタリーブ前のデータ順に誤り訂
正符号化部５０−ｅに送出するので、伝送中にバースト
的な誤りが発生しても、訂正し易い形の誤りに、誤りを
分散することで、伝送品質の低下を抑制できるととも
に、ランダム発生にＲＯＭ７１−２ａ，７２−２ａを用
いることで、アドレス発生の基準となるＡ列内の２４個
の番号と１行内の１６個の番号とを発生する順序等を容
易に設定することができる他、確実に３８４個のデータ
(000〜383)の並び替えをえて、伝送品質の低下を更に抑
制できる。

【０１２３】また、ＭＳ５０−４とＢＳ１００−４は、
第２実施形態に係るインタリーブ部５０−ｊ３の代わり
に第１実施形態の第１変形例に係るインタリーブ装置５
０−ｊ１をそなえて構成することもできる。このように
構成した場合も上記と同様に、伝送品質の低下を抑制で
き、受信側のランダム発生をＲＯＭ７１−２ａ，７２−
２ａを用いて容易に実現できる。

【０１２４】（３）その他 なお、上記の説明では、ＣＤＭＡ通信を例に説明をした
が、本発明は、その他の無線通信にて、誤り訂正符号を
用いて誤りを訂正する機能をそなえる場合は、同様に実
施することができる。また、上記の説明では、インタリ
ーブ部５０−ｊは、誤り訂正符号化部５０−ｉにて誤り
訂正符号を付加されたデータをインタリーブする場合を
説明したが、誤り訂正符号としてターボ符号が用いられ
る場合、誤り訂正符号化部５０−ｉにインタリーブする
機能をそなえて構成することもできる。なお、ターボ符
号は、畳み込み符号，ＢＣＨ符号，リードソロモン符号
とインタリーブを組み合わせた符号である。

【０１２５】例えば、図１９は、インタリーブ機能を有
する誤り訂正符号化部５０−ｉ１を示す図であり、この
図１９に示す誤り訂正符号化部５０−ｉ１は、インタリ
ーブ部５０−ｊと符号化装置５０−ｉａをそなえて構成
されている。ここで、符号化装置５０−ｉａ（図中「Ｅ
ＮＣ」と表記）は、畳み込み等を行なうものである。

【０１２６】この図１９に示す誤り訂正符号化部５０−
ｉ１にデータｕが入力されると、データｕは、符号化装
置５０−ｉａやインタリーブ部５０−ｊ等を介して３つ
の信号ｘ_a,ｘ_b,ｘ_c として形成される。これらのデータ
ｘ_a,ｘ_b,ｘ_c は、インタリーブ部５０−ｊへ送られそれ
ぞれインタリーブされた後、拡散器５０−ｌ等を介して
外部へ送信される。

【０１２７】一方、受信側のデータｙ_a,ｙ_b,ｙ_c （送信
中にフェージングの影響を受けてｘ _a はｙ_a に、ｘ_b は
ｙ_b に、ｘ_c はｙ_c に変形したと仮定) は、図２０に示
す誤り訂正復号化部５０−ｅ１へと送られる。この誤り
訂正復号化部５０−ｅ１は、図２０に示すように、復号
化装置５０−ｅａ，インタリーブ部５０−ｊ，デインタ
リーブ部５０−ｄをそなえて構成されている。

【０１２８】復号化装置５０−ｅａは、畳み込み復号等
を行なうものである。この図２０に示す誤り訂正復号化
部５０−ｅ１にデータｙ_a,ｙ_b,ｙ_c は、それぞれ相関の
割合を小さくして、誤り率を小さくしたデータを誤り検
出部５０−ｆへと送るようになっており、具体的には、
データｙ_a とデータｙ_b とで復号したデータｙ_a ′をイ
ンタリーブ部５０−ｊがインタリーブする。このインタ
リーブ後のデータとデータｙ_c とで更に、復号を行なっ
たデータｙ_a ″を更にデインタリーブする。

【０１２９】誤り訂正復号化部５０−ｅ１は、そのデイ
ンタリーブ部５０−ｄにてデインタリーブしたデータと
データｙ_b とで復号等上記同様の処理を行ない相関を少
なくして復号を行なったデータｕ′を出力する。このよ
うにターボ符号を行なうことで、ターボ符号の重み分布
の改善を計れる。

【０１３０】また、図６〜図８等に示す行列の並び替え
を別々に行なうように構成することもできる。ここで、
図２１は、インタリーブ部５０−ｊ５を示すブロック図
であり、この図２１に示すインタリーブ部５０−ｊ５
は、インタリーブＲＡＭ５６Ａ〜５６Ｃとカウンタ６１
Ａ〜６１Ｃと加算器７３と行発生回路７１Ａ，７２Ｂ，
７２Ｃと列発生回路７２Ａ，７１Ｂ，７１Ｃとをそなえ
て構成されている。

【０１３１】ここで、インタリーブＲＡＭ（第１記憶
部）５６Ａ〜５６Ｃは、第１ＲＡＭ５１と同様のもので
あり、送信データを記憶するものである。

【０１３２】また、行発生回路７１Ａ，列発生回路７１
Ｂ，７１Ｃは、Ａ列発生回路と同様の機能を有するもの
であり、各タイミング毎に異なる番号を加算器へ出力す
るようになっており、行発生回路７１Ａは、図７に示す
１行内の１６個の番号を出力するようになっている。ま
た、列発生回路７１Ｂは、番号(000〜015)を"000" から
順に発生させるものであり、列発生回路７１Ｃは、番号
(000〜368)を"000" 及び１６の倍数を"000" から順に"3
68" まで発生させるものである。

【０１３３】また、列発生回路７２Ａ，行発生回路７２
Ｂ，７２Ｃは、１行発生回路７２と同様の機能を有する
ものであり、列発生回路７２Ａは、番号(000〜015)を"0
00"から順に発生させるものであり、行発生回路７２Ｂ
は、図８に示すＡ列内の２４個の番号を上から順に発生
させるものであり、行発生回路７２Ｃは、番号(000〜01
5)を"000" から順に発生させるものである。

【０１３４】また、列発生回路７２Ａ，行発生回路７２
Ｂ，７２Ｃは、それぞれ行発生回路７１Ａ，列発生回路
７１Ｂ，７１Ｃから桁上りパルスの受信を契機に加算器
７３へ出力する番号を変化させるようになっている。図
２１に示すインタリーブ装置５０−ｊ５によれば、デー
タ(000〜383)は、図６〜図８に示す並び替えが行なわれ
て、図９に示す順序になる。

【０１３５】ところで、図２５〜図３２は、それぞれイ
ンタリービング(24[4[2 ×2]×6[3×2]] ×16[4[[2 ×
2]×4[2 ×2]])を説明するための図であり、以下、イン
タリービング(24[4[2 ×2]×6[3 ×2]] ×16[4[[2 ×2]
×4[2 ×2]])について説明すると、３８４個のデータ
は、それぞれ図２５に示すように、２４行１６列に行列
状に並べられる。

【０１３６】ここで、インタリービングは、１６列を図
２５に示す列番号（図２５中に示す１〜１６）順に列単
位の並び替えを行なう。図２６は、図２５に示す列単位
の並び替えを行なった後の３８４個のデータが並べられ
ている状態を示す図である。３８４個のデータは、１６
列を４分割され、列番号（図２６中に示す１〜４）順に
それぞれ４列まとめて並び替えられる。図２７は、図２
６に示す列の並び替えを行なった後の３８４個のデータ
が並べられている状態を示す図である。

【０１３７】ついで、３８４個のデータは、１６列を４
分割され、各分割された４列内で列番号（図２７中に示
す１〜４）順に並び替えられる。図２８は、図２７に示
す列の並び替えを行なった後の３８４個のデータが並べ
られている状態を示す図である。次に、３８４個のデー
タは、２４行を図２８に示す行番号（図２８に示す１〜
２４）順に並び替えられる。図２９は、図２８に示す行
単位の並び替えを行なった後の３８４個のデータが並べ
られている状態を示す図である。

【０１３８】さらに、３８４個のデータは、図２９に示
すように２４行を６分割されて、行番号（図２９中に示
す１〜６）順にそれぞれ４行まとめて並び替えられる。
図３０は、図２９に示す行の並び替えを行なった後の３
８４個のデータが並べられている状態を示す図である。
ついで、３８４個のデータは、図３０に示すように６分
割されて、各分割された４行内で行番号（図３０に示す
１〜４）順に並び替えられる。図３１は、図３０に示す
行の並び替えを行なった後の３８４個のデータが並べら
れている状態を示す図である。

【０１３９】そして、図３１に示す３８４個のデータ
は、列方向に"000","192","096","288","032","224","1
28" と読み出され、１列内の２４個のデータが終了する
と、右側の列の先頭から再び行方向に読み出すようにな
っている。例えば、図３１に示す"000" を含む列の最後
の"368" の読み出しが終了すると、右側の列の先頭にあ
る"008" が読み出されるようになっている。

【０１４０】図３２は、インタリーブ後の３６８個のデ
ータが並べられている状態を示す図である。なお、図３
２に示すインタリーブ後の３６８個のデータは、"000"
から右方向に並べられており、図３２中右端に示すデー
タ"368" の次には、"008" が続くことを意味し、また"3
76" 等の次には"004" 等が続く事を意味する。ここで、
上記インタリービング(24[4[2 ×2]×6[3 ×2]] ×16[4
[[2 ×2]×4[2 ×2]])は、前記のＡ列発生回路７１等や
１行発生回路７２等を用いて容易に行なうことができ
る。

【０１４１】例えば、Ａ列発生回路７１等を図３１に示
すＡ′列内の２４個の番号( 発生する順番に言うと、"0
00","192","096","288","032","224","128","320","06
4","256","160","352","016","208","112","304","04
8","240","144","336","080","272","176","368")を発
生するように構成すればよい。また、１行発生回路７２
等を図３１に示す１′行内の１６個の番号（発生する順
番に言うと、"000","008","004","012","002","010","0
06","014","001","009","005","013","003","011","00
7","0156") を発生するように構成すればよい。

【０１４２】なお、上記インタリービング(24[4[2 ×2]
×6[3 ×2]] ×16[4[2×2]×4[2 ×2]])に限らず、その
他のインタリービング(20[4[2 ×2]×5[3 ×2]] ×16[4
[[2×2]×4[2 ×2]])等をも、本発明は実施できる。と
ころで、上記の説明では、行及び列をそれぞれランダム
に入れ替える場合を説明したが、行及び列のいずれか一
方をランダムに入れ替えてデータを並び替えを行なうよ
うに構成できる。また、上記では、メモリとしてＲＯＭ
７１−２ａ等を用いる場合を例として説明したが、メモ
リはその他の記憶素子を用いてもよい。

【０１４３】並びに、本発明は、上記詳述した以外に発
明の趣旨を逸脱しない範囲で様々な形態で実施できる。

【０１４４】

【発明の効果】以上詳述したように、本発明によれば、
以下のような効果ないし利点が得られる。

【０１４５】

【０１４６】

【０１４７】

【０１４８】

【０１４９】

【０１５０】

【０１５１】

【０１５２】

【０１５３】

【０１５４】

【０１５５】

【０１５６】

【０１５７】（１）伝送中のフェージングの影響により、送信データ
中にバースト的な誤りが発生しても、比較的容易なイン
タリーブ／デインタリーブにより、データの分散を偏り
のないものにするので、回線品質の低下を抑制できる。 （２）簡素な構成の下、比較的容易なインタリーブ／デ
インタリーブにより、データの分散を偏りのないものに
するので、回線品質の低下を抑制できる。 （３）列番号発生部が列番号をランダムに発生し、行番
号発生部が行番号をランダムに発生し、これらの列番号
発生部及び行番号発生部にて発生する各番号を書き込み
アドレス／読み出しアドレスとして、記憶部に送信デー
タを書き込むことにより、確実に簡易なインタリーブ／
デインタリーブを行なえて、回線品質の低下を抑制でき
る。 （４）メモリから出力される番号を、アドレスとして用
いることもできるので、予め出力する番号を容易に設定
することができて、簡易にデータの分散を偏りのないも
のにできるので、回線品質の低下を抑制できる。 （５） インタリーブ装置とデインタリーブ装置とが送信
データをランダムに並び替え、受信データの配列もラン
ダムに並び替えることにより、送信データ及び受信デー
タの回線品質の低下を抑制できる。

【図面の簡単な説明】

【図１】本発明のインタリーブ装置を示す原理ブロック
図である。

【図２】本発明のデインタリーブ装置を示す原理ブロッ
ク図である。

【図３】本発明のインタリーブ／デインタリーブシステ
ムを示す原理ブロック図である。

【図４】本発明のインタリーブ／デインタリーブ装置を
示す原理ブロック図である。

【図５】本発明の第１実施形態に係るＭＳの構成を示す
ブロック図である。

【図６】本発明の第１実施形態に係るインタリーブ部の
インタリーブを説明するための図である。

【図７】本発明の第１実施形態に係るインタリーブ部の
インタリーブを説明するための図である。

【図８】本発明の第１実施形態に係るインタリーブ部の
インタリーブを説明するための図である。

【図９】本発明の第１実施形態に係るインタリーブ部に
てインタリーブされたデータを示す図である。

【図１０】本発明の第１実施形態に係るインタリーブ装
置を示すブロック図である。

【図１１】本発明の第１実施形態に係る第１ＲＡＭ読出
処理部の詳細な構成を示すブロック図である。

【図１２】（ａ）〜（ｄ）は、それぞれ１行発生回路の
シフトレジスタの概略動作を説明するためのタイムチャ
ートである。

【図１３】本発明の第１実施形態に係るデインタリーブ
装置を示すブロック図である。

【図１４】本発明の第１実施形態の第１変形例に係るデ
インタリーブ部の構成を示すブロック図である。

【図１５】本発明の第１実施形態の第１変形例に係るＡ
列発生回路と１行発生回路と加算器からそれぞれ出力さ
れる値を示す図である。

【図１６】本発明の第１実施形態の第１変形例に係るイ
ンタリーブ部の構成を示すブロック図である。

【図１７】本発明の第２実施形態に係るデインタリーブ
部を示すブロック図である。

【図１８】本発明の第２実施形態に係るインタリーブ部
を示すブロック図である。

【図１９】インタリーブ機能を有する誤り訂正符号化部
を示すブロック図である。

【図２０】インタリーブ機能及びデインタリーブ機能を
有する誤り訂正復号化部を示すブロック図である。

【図２１】その他のインタリーブ部を示すブロック図で
ある。

【図２２】一般的なブロックインタリーブを説明するた
めの図である。

【図２３】一般的なランダムインタリーブを説明するた
めの図である。

【図２４】一般的なランダムインタリーブを説明するた
めの図である。

【図２５】インタリービング(24[4[2 ×2]×6[3 ×2]]
×16[4[2×2]×4[2 ×2]])を説明するための図である。

【図２６】インタリービング(24[4[2 ×2]×6[3 ×2]]
×16[4[2×2]×4[2 ×2]])を説明するための図である。

【図２７】インタリービング(24[4[2 ×2]×6[3 ×2]]
×16[4[2×2]×4[2 ×2]])を説明するための図である。

【図２８】インタリービング(24[4[2 ×2]×6[3 ×2]]
×16[4[2×2]×4[2 ×2]])を説明するための図である。

【図２９】インタリービング(24[4[2 ×2]×6[3 ×2]]
×16[4[2×2]×4[2 ×2]])を説明するための図である。

【図３０】インタリービング(24[4[2 ×2]×6[3 ×2]]
×16[4[2×2]×4[2 ×2]])を説明するための図である。

【図３１】インタリービング(24[4[2 ×2]×6[3 ×2]]
×16[4[2×2]×4[2 ×2]])を説明するための図である。

【図３２】インタリービング(24[4[2 ×2]×6[3 ×2]]
×16[4[2×2]×4[2 ×2]])を説明するための図である。

【符号の説明】

１ インタリーブ装置 ２ 第１記憶部 ３ 第１制御部 ４ デインタリーブ装置 ５ 第２記憶部 ６ 第２制御部 ７ インタリーブ／デインタリーブシステム ８Ａ，８Ｂ インタリーブ／デインタリーブ装置 ５０，５０−１，５０−２，５０−３，５０−４ ＭＳ ５０−ａ 受信機 ５０−ｂ 逆拡散器 ５０−ｃ データ抽出部 ５０−ｄ，５０−１，５０−ｄ２，５０−ｄ３，５０−
ｄ４ デインタリーブ部（デインタリーブ装置） ５０−ｅ，５０−ｅ１ 誤り訂正復号化部 ５０−ｅａ 復号化装置 ５０−ｆ 誤り検出部 ５０−ｇ ＣＰＵ ５０−ｈ 誤り検出符号化部 ５０−ｉ，５０−ｉ１ 誤り訂正符号化部 ５０−ｉａ 符号化装置 ５０−ｊ，５０−ｊ１，５０−ｊ２，５０−ｊ３，５０
−ｊ４，５０−ｊ５デインタリーブ部（デインタリーブ
装置） ５０−ｋ 信号組立部 ５０−ｌ 拡散器 ５０−ｍ 送信機 ５０−ｎ デュプレクサ ５０−ｐ アンテナ ５１，５１−１，５６Ａ〜５６Ｂ インタリーブＲＡＭ
（第１記憶部） ５２，５２−１ 制御処理部（第１制御部） ５３，５３−１ インタリーブＲＡＭ（第２記憶部） ５４，５４−１ 制御処理部（第２制御部） ６０ 第１読出処理部 ６０−１ 第２書込処理部（第２書込制御部） ６０−２ 第３書込処理部 ６０−３ 第４書込処理部（第１書込制御部） ６１，６１Ａ〜６１Ｂ カウンタ ７０ 第１読出処理部（第１読出制御部） ７０−１ 第２読出処理部 ７０−２ 第３読出処理部（第２読出制御部） ７０−３ 第４読出処理部 ７１，７１−１，７１−２ Ａ列発生回路（列番号発生
部） ７１−２ａ，７２−２ａ ＲＯＭ（メモリ） ７１−２ｂ，７２−２ｂ カウンタ ７１−ａ 第１選択回路 ７１−ｂ 第２選択回路 ７１−ｃ 第３選択回路 ７１−ｄ，７４ ＡＮＤ回路 ７１Ａ 行発生回路（列番号発生部） ７１Ｂ，７１Ｃ 列発生回路（列番号発生部） ７２，７２−１，７２−２ １行発生回路（行番号発生
部） ７２−ａ 第４選択回路 ７２−ｂ スイッチ（ＳＷ） ７２Ａ 列発生回路（行番号発生部） ７２Ｂ，７２Ｃ 行発生回路（行番号発生部） ７３ 加算器 ７５−ａ ＥＸ−ＯＲ ７５−ｂ シフトレジスタ ７５−ｂ１〜７５−ｂ９ フリップフロップ ７５−ｃ 設定制御部 １００，１００−１，１００−２，１００−３，４００
−４ ＢＳ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−216882（ＪＰ，Ａ) 特開 平８−265175（ＪＰ，Ａ) 特表 平９−511377（ＪＰ，Ａ) 国際公開99／25069（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 H04L 1/00 (54)【発明の名称】 インタリーブ方法及びデインタリーブ方法並びにインタリーブ装置及びデインタリーブ装置並び にインタリーブ／デインタリーブシステム並びにインタリーブ／デインタリーブ装置並びにイン タリーブ機能付きの送信装置，デインタリーブ機能付きの受信装置及びインタリーブ／デインタ リーブ機能付きの送受信装置

Claims (41)

(57)【特許請求の範囲】
1. 【請求項１】 送信すべきデータを行列状に並べて、行方向 列単位及び列方向行単位でそれぞれ該データをラ
   ンダムに並び替えて、並び替えた後のデータを時系列に
   出力することを特徴とする、インタリーブ方法。
2. 【請求項２】 インタリーブ後の受信データを行列状に
   並べて、行方向 列単位及び列方向行単位でそれぞれ該受信データ
   をランダムに並び替えて時系列に出力することにより、
   該受信データを、インタリーブ前のデータ順で出力する
   ことを特徴とする、デインタリーブ方法。
3. 【請求項３】 送信データをインタリーブするインタリ
   ーブ装置であって、該送信データを記憶する第１記憶部
   と、 該送信データを行列状に並べて行方向列単位及び列方向
   行単位でそれぞれ該送信データをランダムに並び替えた
   状態で該第１記憶部から出力されるように該第１記憶部
   に対する制御を行なう第１制御部とをそなえて構成され
   ていることを特徴とする、インタリーブ装置。
4. 【請求項４】 該第１制御部が、該送信データを行列状
   に並べて行方向列単位及び列方向行単位でそれぞれ該送
   信データをランダムに並び替えた状態で該第１記憶部に
   書き込むための、書き込みアドレスを発生して、該送信
   データの書き込みを行なう第１書込制御部をそなえ、 該第１記憶部に記憶された該送信データをアドレス順に
   読み出すように構成されていることを特徴とする、請求
   項３記載のインタリーブ装置。
5. 【請求項５】 該第１書込制御部が、列番号をランダム
   に発生する列番号発生部と、行番号をランダムに発生す
   る行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
   を該書き込みアドレスとして、該第１記憶部に該送信デ
   ータを書き込むように構成されていることを特徴とす
   る、請求項４記載のインタリーブ装置。
6. 【請求項６】 該第１制御部が、該送信データを該第１
   記憶部にアドレス順に書き込むとともに、 該第１記憶部に書き込まれている該送信データを行列状
   に並べて行方向列単位及び列方向行単位でそれぞれ該送
   信データをランダムに並び替えた状態で該第１記憶部か
   ら読み出すための、読み出しアドレスを発生して、該送
   信データの読み出しを行なう第１読出制御部をそなえて
   構成されていることを特徴とする、請求項３記載のイン
   タリーブ装置。
7. 【請求項７】 該第１読出制御部が、列番号をランダム
   に発生する列番号発生部と、行番号をランダムに発生す
   る行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
   を該読み出しアドレスとして、該第１記憶部から送信デ
   ータを読み出すように構成されていることを特徴とす
   る、請求項６記載のインタリーブ装置。
8. 【請求項８】 該列番号発生部及び該行番号発生部が、
   それぞれ、アドレスとして用いられる番号を、設定され
   た順序で保持するメモリを用いて構成されたことを特徴
   とする、請求項５又は請求項７記載のインタリーブ装
   置。
9. 【請求項９】 受信データをデインタリーブするデイン
   タリーブ装置であって、 該受信データを記憶する第２記憶部と、 該受信データを行列状に並べて行方向列単位及び列方向
   行単位でそれぞれ該受信データをランダムに並び替えた
   インタリーブ前の状態で該第２記憶部から出力されるよ
   うに該第２記憶部に対する制御を行なう第２制御部とを
   そなえて構成されていることを特徴とする、デインタリ
   ーブ装置。
10. 【請求項１０】 該第２制御部が、該受信データを行列
    状に並べて行方向列単位及び列方向行単位でそれぞれ該
    受信データをランダムに並び替えたインタリーブ前の状
    態で該第２記憶部に書き込むための、書き込みアドレス
    を発生して、該受信データの書き込みを行なう第２書込
    制御部をそなえ、 該第２記憶部に記憶された該受信データをアドレス順に
    読み出すように構成されていることを特徴とする、請求
    項９記載のデインタリーブ装置。
11. 【請求項１１】 該第２書込制御部が、列番号をランダ
    ムに発生する列番号発生部と、行番号をランダムに発生
    する行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
    を該書き込みアドレスとして、該第２記憶部にデータを
    書き込むように構成されていることを特徴とする、請求
    項１０記載のデインタリーブ装置。
12. 【請求項１２】 該第２制御部が、該受信データを該第
    ２記憶部にアドレス順に書き込むとともに、 該第２記憶部に書き込まれている該受信データを行列状
    に並べて行方向列単位及び列方向行単位でそれぞれ該受
    信データをランダムに並び替えたインタリーブ前の状態
    で該第２記憶部から読み出すための、読み出しアドレス
    を発生して、該受信データの読み出しを行なう第２読出
    制御部をそなえて構成されていることを特徴とする、請
    求項９記載のデインタリーブ装置。
13. 【請求項１３】 該第２読出制御部が、列番号をランダ
    ムに発生する列番号発生部と、行番号をランダムに発生
    する行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
    を該読み出しアドレスとして、該第２記憶部から該受信
    データを読み出すように構成されていることを特徴とす
    る、請求項１２記載のデインタリーブ装置。
14. 【請求項１４】 該列番号発生部及び該行番号発生部
    が、それぞれ、アドレスとして用いられる番号を、設定
    された順序で保持するメモリを用いて構成されたことを
    特徴とする、請求項１１又は請求項１３記載のデインタ
    リーブ装置。
15. 【請求項１５】 送信データをインタリーブするインタ
    リーブ装置と、該インタリーブ装置でインタリーブされ
    た該送信データを受信してデインタリーブするデインタ
    リーブ装置とをそなえたインタリーブ／デインタリーブ
    システムであって、 該インタリーブ装置が、 該送信データを行列状に並べて、行方向列単位及び列方
    向行単位でそれぞれ該送信データをランダムに並び替え
    た状態で出力するように構成されるとともに、該デイン
    タリーブ装置が、 受信データを行列状に並べて、行方向列単位及び列方向
    行単位でそれぞれ該受信データをランダムに並び替える
    ことにより、インタリーブ前の状態で出力するように構
    成されることを特徴とする、インタリーブ／デインタリ
    ーブシステム。
16. 【請求項１６】 対向するインタリーブ／デインタリー
    ブ装置との間でインタリーブされたデータの送受信を行
    なうインタリーブ／デインタリーブ装置であって、 該対向するインタリーブ／デインタリーブ装置への送信
    データを行列状に並べて、行方向列単位及び列方向行単
    位でそれぞれ該送信データをランダムに並び替えた状態
    で出力するインタリーブ装置と、 該対向のインタリーブ／デインタリーブ装置にてインタ
    リーブされた受信データを行列状に並べて、行方向列単
    位及び列方向行単位でそれぞれ該受信データをランダム
    に並び替えたインタリーブ前の状態で出力するデインタ
    リーブ装置とをそなえて構成されることを特徴とする、
    インタリーブ／デインタリーブ装置。
17. 【請求項１７】 送信データをインタリーブするインタ
    リーブ装置であって、 該送信データを記憶する第１記憶部と、 該送信データを行列状に並べて、少なくとも列及び行の
    いずれか一方を単位にランダムに並び替えた状態で該第
    １記憶部から出力されるように該第１記憶部に対する制
    御を行なう第１制御部とをそなえるとともに、 該第１制御部が、 該送信データを行列状に並べて少なくとも列及び行のい
    ずれか一方を単位にランダムに並び替えた状態で該第１
    記憶部に書き込むための、書き込みアドレスを発生し
    て、該送信データの該第１記憶部への書き込みを行なう
    第１書込制御部をそなえ、 該第１記憶部に記憶された該送信データを該第１記憶部
    におけるアドレスの順番で順次読み出すように構成され
    ていることを特徴とする、インタリーブ装置。
18. 【請求項１８】 送信データをインタリーブするインタ
    リーブ装置であって、 該送信データを記憶する第１記憶部と、 該送信データを行列状に並べて、少なくとも列及び行の
    いずれか一方を単位にランダムに並び替えた状態で該第
    １記憶部から出力されるように該第１記憶部に対する制
    御を行なう第１制御部とをそなえるとともに、 該第１制御部が、 該送信データを行列状に並べて少なくとも列及び行のい
    ずれか一方を単位にラ ンダムに並び替えた状態で該第１
    記憶部に当該第１記憶部におけるアドレスの順番で順次
    読み出されるように書き込むための、書き込みアドレス
    を発生して、該送信データの該第１記憶部への書き込み
    を行なう第１書込制御部をそなえたことを特徴とする、
    インタリーブ装置。
19. 【請求項１９】 該第１書込制御部が、列番号をランダ
    ムに発生する列番号発生部と、行番号をランダムに発生
    する行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
    を該書き込みアドレスとして、該第１記憶部に該送信デ
    ータを書き込むように構成されていることを特徴とす
    る、請求項１７又は１８に記載のインタリーブ装置。
20. 【請求項２０】 送信データをインタリーブするインタ
    リーブ装置であって、 該送信データを記憶する第１記憶部と、 該送信データを行列状に並べて、少なくとも列及び行の
    いずれか一方を単位にランダムに並び替えた状態で該第
    １記憶部から出力されるように該第１記憶部に対する制
    御を行なう第１制御部とをそなえるとともに、 該第１制御部が、 該送信データを該第１記憶部に当該第１記憶部における
    アドレスの順番で順次書き込むとともに、 該第１記憶部に書き込まれている該送信データを行列状
    に並べて少なくとも列及び行のいずれか一方を単位にラ
    ンダムに並び替えた状態で該第１記憶部から読み出すた
    めの、読み出しアドレスを発生して、該送信データの該
    第１記憶部からの読み出しを行なう第１読出制御部をそ
    なえたことを特徴とする、インタリーブ装置。
21. 【請求項２１】 送信データをインタリーブするインタ
    リーブ装置であって、 該送信データを記憶する第１記憶部と、 該送信データを行列状に並べて、少なくとも列及び行の
    いずれか一方を単位にランダムに並び替えた状態で該第
    １記憶部から出力されるように該第１記憶部に対する制
    御を行なう第１制御部とをそなえるとともに、 該第１制御部が、 該第１記憶部に当該第１記憶部におけるアドレスの順番
    で順次書き込まれている該送信データを行列状に並べて
    少なくとも列及び行のいずれか一方を単位にランダムに
    並び替えた状態で該第１記憶部から読み出すための、読
    み出しアドレスを発生して、該送信データの該第１記憶
    部からの読み出しを行なう第１読出制御部をそなえたこ
    とを特徴とする、インタリーブ装置。
22. 【請求項２２】 該第１読出制御部が、列番号をランダ
    ムに発生する列番号発生部と、行番号をランダムに発生
    する行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
    を該読み出しアドレスとして、該第１記憶部から送信デ
    ータを読み出すように構成されていることを特徴とす
    る、請求項２０又は２１に記載のインタリーブ装置。
23. 【請求項２３】 該列番号発生部及び該行番号発生部
    が、それぞれ、アドレスとして用いられる番号を、設定
    された順序で保持するメモリを用いて構成されたことを
    特徴とする、請求項１９又は２２に記載のインタリーブ
    装置。
24. 【請求項２４】 受信データをデインタリーブするデイ
    ンタリーブ装置であって、 該受信データを記憶する第２記憶部と、 該受信データを行列状に並べて、少なくとも列及び行の
    いずれか一方を単位にランダムに並び替えたインタリー
    ブ前の状態で該第２記憶部から出力されるように該第２
    記憶部に対する制御を行なう第２制御部とをそなえると
    ともに、 該第２制御部が、 該受信データを行列状に並べて少なくとも列及び行のい
    ずれか一方を単位にランダムに並び替えたインタリーブ
    前の状態で該第２記憶部に書き込むための、書き込みア
    ドレスを発生して、該受信データの該第２記憶部への書
    き込みを行なう第２書込制御部をそなえ、 該第２記憶部に記憶された該受信データを該第２記憶部
    におけるアドレスの順番で順次読み出すように構成され
    ていることを特徴とする、デインタリーブ装置。
25. 【請求項２５】 受信データをデインタリーブするデイ
    ンタリーブ装置であ って、 該受信データを記憶する第２記憶部と、 該受信データを行列状に並べて、少なくとも列及び行の
    いずれか一方を単位にランダムに並び替えたインタリー
    ブ前の状態で該第２記憶部から出力されるように該第２
    記憶部に対する制御を行なう第２制御部とをそなえると
    ともに、 該第２制御部が、 該受信データを行列状に並べて少なくとも列及び行のい
    ずれか一方を単位にランダムに並び替えたインタリーブ
    前の状態で該第２記憶部に当該第２記憶部におけるアド
    レスの順番で順次読み出されるように書き込むための、
    書き込みアドレスを発生して、該受信データの該第２記
    憶部への書き込みを行なう第２書込制御部をそなえたこ
    とを特徴とする、デインタリーブ装置。
26. 【請求項２６】 該第２書込制御部が、列番号をランダ
    ム発生する列番号発生部と、行番号をランダムに発生す
    る行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
    を該書き込みアドレスとして、該第２記憶部にデータを
    書き込むように構成されていることを特徴とする、請求
    項２４又は２５に記載のデインタリーブ装置。
27. 【請求項２７】 受信データをデインタリーブするデイ
    ンタリーブ装置であって、 該受信データを記憶する第２記憶部と、 該受信データを行列状に並べて、少なくとも列及び行の
    いずれか一方を単位にランダムに並び替えたインタリー
    ブ前の状態で該第２記憶部から出力されるように該第２
    記憶部に対する制御を行なう第２制御部とをそなえると
    ともに、 該第２制御部が、 該受信データを該第２記憶部に当該第２記憶部における
    アドレスの順番で順次書き込むとともに、 該第２記憶部に書き込まれている該受信データを行列状
    に並べて少なくとも列及び行のいずれか一方を単位にラ
    ンダムに並び替えたインタリーブ前の状態で該第２記憶
    部から読み出すための、読み出しアドレスを発生して、
    該受信データの該第２記憶部からの読み出しを行なう第
    ２読出制御部をそなえたことを特徴とす る、デインタリ
    ーブ装置。
28. 【請求項２８】 受信データをデインタリーブするデイ
    ンタリーブ装置であって、 該受信データを記憶する第２記憶部と、 該受信データを行列状に並べて、少なくとも列及び行の
    いずれか一方を単位にランダムに並び替えたインタリー
    ブ前の状態で該第２記憶部から出力されるように該第２
    記憶部に対する制御を行なう第２制御部とをそなえると
    ともに、 該第２制御部が、 該第２記憶部に当該第２記憶部におけるアドレスの順番
    で順次書き込まれている該受信データを行列状に並べて
    少なくとも列及び行のいずれか一方を単位にランダムに
    並び替えたインタリーブ前の状態で該第２記憶部から読
    み出すための、読み出しアドレスを発生して、該受信デ
    ータの該第２記憶部からの読み出しを行なう第２読出制
    御部をそなえたことを特徴とする、デインタリーブ装
    置。
29. 【請求項２９】 該第２読出制御部が、列番号をランダ
    ムに発生する列番号発生部と、行番号をランダムに発生
    する行番号発生部とをそなえて構成され、 該列番号発生部及び該行番号発生部にて発生する各番号
    を該読み出しアドレスとして、該第２記憶部から該受信
    データを読み出すように構成されていることを特徴とす
    る、請求項２７又は２８に記載のデインタリーブ装置。
30. 【請求項３０】 該列番号発生部及び該行番号発生部
    が、それぞれ、アドレスとして用いられる番号を、設定
    された順序で保持するメモリを用いて構成されたことを
    特徴とする、請求項２６又は２９記載のデインタリーブ
    装置。
31. 【請求項３１】 送信すべきデータに誤り検出ビットを
    符号化して付加する誤り検出符号化部と、 該誤り検出符号化部から送られてくるデータに、誤りの
    訂正に用いる誤り訂正符号を付加する誤り訂正符号化部
    と、 該誤り訂正符号化部からの送信データを記憶する第１記
    憶部と、該送信データを行列状に並べて、少なくとも列
    及び行のいずれか一方を単位にランダムに並び替えた状
    態で該第１記憶部から出力されるように該第１記憶部に
    対する制御を行なう第１制御部とを有するインタリーブ
    部と、 該インタリーブ部によるインタリーブ後のデータを送信
    するに適した信号フォーマットに組み立てる信号組立部
    と、 所定の拡散コードを用いて、該信号組立部から送られて
    くる信号を拡散信号に変換する拡散器とをそなえたこと
    を特徴とする、インタリーブ機能付きの送信装置。
32. 【請求項３２】 該第１制御部が、 該送信データを行列状に並べて少なくとも列及び行のい
    ずれか一方を単位にランダムに並び替えた状態で該第１
    記憶部に書き込むための、書き込みアドレスを発生し
    て、該送信データの該第１記憶部への書き込みを行なう
    第１書込制御部をそなえ、 該第１記憶部に記憶された該送信データを該第１記憶部
    におけるアドレスの順番で順次読み出すように構成され
    ていることを特徴とする、請求項３１記載のインタリー
    ブ機能付きの送信装置。
33. 【請求項３３】 該第１制御部が、 該送信データを該第１記憶部に当該第１記憶部における
    アドレスの順番で順次書き込むとともに、 該第１記憶部に書き込まれている該送信データを行列状
    に並べて少なくとも列及び行のいずれか一方を単位にラ
    ンダムに並び替えた状態で該第１記憶部から読み出すた
    めの、読み出しアドレスを発生して、該送信データの該
    第１記憶部からの読み出しを行なう第１読出制御部をそ
    なえたことを特徴とする、請求項３１記載のインタリー
    ブ機能付きの送信装置。
34. 【請求項３４】 受信した信号から逆拡散コードを用い
    て、所望の信号を分離する逆拡散器と、 該逆拡散器にて分離された信号からデータを抽出するデ
    ータ抽出部と、 該データ抽出部からの該受信データを記憶する第２記憶
    部と、該受信データを行列状に並べて、少なくとも列及
    び行のいずれか一方を単位にランダムに並び替えたイン
    タリーブ前の状態で該第２記憶部から出力されるように
    該第２記憶部に対する制御を行なう第２制御部とを有す
    るデインタリーブ部と、 該デインタリーブ部によるデインタリーブ後のデータを
    復号するとともに、当 該データ中に含まれている誤り
    を、誤り訂正符号を用いて訂正する誤り訂正復号化部
    と、 該受信データを送信する際に付加された誤り検出ビット
    を検出して、予め設定されている誤り検出ビットのビッ
    ト構成を基に誤りを検出する誤り検出部とをそなえたこ
    とを特徴とする、デインタリーブ機能付きの受信装置。
35. 【請求項３５】 該第２制御部が、 該受信データを行列状に並べて少なくとも列及び行のい
    ずれか一方を単位にランダムに並び替えたインタリーブ
    前の状態で該第２記憶部に書き込むための、書き込みア
    ドレスを発生して、該受信データの該第２記憶部への書
    き込みを行なう第２書込制御部をそなえ、 該第２記憶部に記憶された該受信データを該第２記憶部
    におけるアドレスの順番で順次読み出すように構成され
    ていることを特徴とする、請求項３４記載のデインタリ
    ーブ機能付きの受信装置。
36. 【請求項３６】 該第２制御部が、 該受信データを該第２記憶部に当該第２記憶部における
    アドレスの順番で順次書き込むとともに、 該第２記憶部に書き込まれている該受信データを行列状
    に並べて少なくとも列及び行のいずれか一方を単位にラ
    ンダムに並び替えたインタリーブ前の状態で該第２記憶
    部から読み出すための、読み出しアドレスを発生して、
    該受信データの該第２記憶部からの読み出しを行なう第
    ２読出制御部をそなえたことを特徴とする、請求項３４
    記載のデインタリーブ機能付きの受信装置。
37. 【請求項３７】 送信すべきデータに誤り検出ビットを
    符号化して付加する誤り検出符号化部と、 該誤り検出符号化部から送られてくるデータに、誤りの
    訂正に用いる誤り訂正符号を付加する誤り訂正符号化部
    と、 該誤り訂正符号化部からの送信データを記憶する第１記
    憶部と、該送信データを行列状に並べて、少なくとも列
    及び行のいずれか一方を単位にランダムに並び替えた状
    態で該第１記憶部から出力されるように該第１記憶部に
    対する制御を行なう第１制御部とを有するインタリーブ
    部と、 該インタリーブ部によるインタリーブ後のデータを送信
    するに適した信号フォーマットに組み立てる信号組立部
    と、 所定の拡散コードを用いて、該信号組立部から送られて
    くる信号を拡散信号に変換する拡散器と、 該拡散信号をアンテナへ送信するデュプレクサと、 該デュプレクサからの該拡散信号を外部へ送信するアン
    テナと、 該アンテナ及び該デュプレクサを介して受信した信号か
    ら逆拡散コードを用いて、所望の信号を分離する逆拡散
    器と、 該逆拡散器にて分離された信号からデータを抽出するデ
    ータ抽出部と、 該データ抽出部からの該受信データを記憶する第２記憶
    部と、該受信データを行列状に並べて、少なくとも列及
    び行のいずれか一方を単位にランダムに並び替えたイン
    タリーブ前の状態で該第２記憶部から出力されるように
    該第２記憶部に対する制御を行なう第２制御部とを有す
    るデインタリーブ部と、 該デインタリーブ部によるデインタリーブ後のデータを
    復号するとともに、当該データ中に含まれている誤り
    を、誤り訂正符号を用いて訂正する誤り訂正復号化部
    と、 該誤り訂正復号化部からの該受信データを送信する際に
    付加された誤り検出ビットを検出して、予め設定されて
    いる誤り検出ビットのビット構成を基に誤りを検出する
    誤り検出部とをそなえたことを特徴とする、インタリー
    ブ／デインタリーブ機能付きの送受信装置。
38. 【請求項３８】 該第１制御部が、 該送信データを行列状に並べて少なくとも列及び行のい
    ずれか一方を単位にランダムに並び替えた状態で該第１
    記憶部に書き込むための、書き込みアドレスを発生し
    て、該送信データの該第１記憶部への書き込みを行なう
    第１書込制御部をそなえ、 該第１記憶部に記憶された該送信データを該第１記憶部
    におけるアドレスの順番で順次読み出すように構成され
    ていることを特徴とする、請求項３７記載のインタリー
    ブ／デインタリーブ機能付きの送受信装置。
39. 【請求項３９】 該第１制御部が、 該送信データを該第１記憶部に当該第１記憶部における
    アドレスの順番で順次書き込むとともに、 該第１記憶部に書き込まれている該送信データを行列状
    に並べて少なくとも列及び行のいずれか一方を単位にラ
    ンダムに並び替えた状態で該第１記憶部から読み出すた
    めの、読み出しアドレスを発生して、該送信データの該
    第１記憶部からの読み出しを行なう第１読出制御部をそ
    なえたことを特徴とする、請求項３７記載のインタリー
    ブ／デインタリーブ機能付きの送受信装置。
40. 【請求項４０】 該第２制御部が、 該受信データを行列状に並べて少なくとも列及び行のい
    ずれか一方を単位にランダムに並び替えたインタリーブ
    前の状態で該第２記憶部に書き込むための、書き込みア
    ドレスを発生して、該受信データの該第２記憶部への書
    き込みを行なう第２書込制御部をそなえ、 該第２記憶部に記憶された該受信データを該第２記憶部
    におけるアドレスの順番で順次読み出すように構成され
    ていることを特徴とする、請求項３７記載のインタリー
    ブ／デインタリーブ機能付きの送受信装置。
41. 【請求項４１】 該第２制御部が、 該受信データを該第２記憶部に当該第２記憶部における
    アドレスの順番で順次書き込むとともに、 該第２記憶部に書き込まれている該受信データを行列状
    に並べて少なくとも列及び行のいずれか一方を単位にラ
    ンダムに並び替えたインタリーブ前の状態で該第２記憶
    部から読み出すための、読み出しアドレスを発生して、
    該受信データの該第２記憶部からの読み出しを行なう第
    ２読出制御部をそなえたことを特徴とする、請求項３７
    記載のインタリーブ／デインタリーブ機能付きの送受信
    装置。