JPH11510333A - データエレメントのインタリーブ／デインタリーブ - Google Patents

Abstract

(57)【要約】 交互に伝送される、Ｎを整数として０からＮ−１の間のランクｎを有するＮ個のデータ要素をそれぞれに有する第１および第２ブロック中のデータ要素をインタリーブまたはインタリーブ解除するために、ＡおよびＡ^-1をＡ^-1（Ａ（ｎ））＝ｎとなる異なる関数として、ランク０、…ｎ、…Ｎを有する第１ブロック中のデータ要素は連続したランクＡ（０）、…Ａ（ｎ）、…Ａ（Ｎ）に従って配列され、ランク０、…ｎ、…Ｎを有する第２ブロック中のデータ要素は連続したランクＡ^-1（０）、…Ａ^-1（ｎ）、…Ａ^-1（Ｎ）に従って配列される。

Description

【発明の詳細な説明】 データエレメントのインタリーブ／デインタリーブ 発明の背景 １．発明の分野 本発明は、デジタル信号の連続データ・ブロック中のデータ要素のインタリー ブおよびインタリーブ解除に関する。 データ要素は、２値要素または記号、あるいは時分割多重方式または周波数分 割多重方式の信号のフレーム中の時間スロットを占めるワードなどのビット・グ ループになる可能性がある。このブロックは、プロトコル・データ単位、例えば パケットまたはフレーム、パケットまたはフレーム中のデータ・フィールド、あ るいはデジタル・テレビジョン信号のラインまたはフィールドになる可能性があ る。もう１つ例を挙げると、ブロックは、それぞれＰ個のキャリアに周波数分割 多重化されたそれぞれＱビットからなるＰ個のグループに分割された、ＰＱ個の ビットを含むことができる。 ２．従来技術の説明 エミッタにおいて、インタリーブとは、各ブロック中の要素をそれらの要素の 最初の配列とは異なるように配列し、最初の連続データ要素を、放出するインタ リーブ済み要素のブロック中の比較的多数のその他のデータ要素に分離すること である。したがってインタリーブは、時間領域または周波数 領域ダイバーシチをデジタル信号に導入することにより、エミッタと受信機の間 の伝送パス上のフェーディング現象を少なくとも部分的に緩和することに寄与す る。実際に、インタリーブ済み要素のブロックを形成するデータ要素は、例えば チャネル・エンコーダとしても知られるエラー訂正エンコーダの出力、および変 調装置の入力に接続されたインタリーブ装置中でインタリーブされる。逆に、最 初のデジタル信号は、受信機中で、例えば復調装置とチャネル・デコーダの間に 接続されたインタリーブ解除装置を使用してインタリーブ済みの要素をインタリ ーブ解除することによって再構成される。 それ自体知られている１つの実施態様では、インタリーブとは、メモリ回路に 到着した通りの順序で各ブロックのデータ要素を書き込み、その後所定のインタ リーブ関数に従ってブロックのデータ要素を読み取ることである。 メモリ回路は、並列に配列され、それぞれにＮ個のデータ要素セルを含む、２ つのＲＡＭメモリを含む。整数Ｎは各ブロック中のデータ要素の数を表す。２つ のうち一方のブロック周期でメモリの１つが書き込まれる間にもう１つのメモリ は読み取られ、次のブロック周期ではその逆となる。０からＮ−１まで変化するｎ が着信ブロック中のデータ要素のランクを表し、ｔがデータ要素の持続時間を 表すものとすると、持続時間がＮｔである第１着信ブロックＢＥ₀のデータ要素 ｅ₀、…ｅ_n、…ｅ_N-1は、時間０、…ｎｔ、…（Ｎ−１）ｔで、アドレス０、…ｎ 、…Ｎ−１を有する第１メモリのセ ルに次々と書き込まれる。その後、次のブロック周期［Ｎｔ、（２Ｎｔ−１）ｔ ］の間に、第２着信ブロックＢＥ₁のデータ要素が第２メモリのセルに書き込ま れる間に、第１のその前のブロックＢＥ₀が第１メモリ中で読取りアドレスＰ（ ０）、…Ｐ（ｎ）、…Ｐ（Ｎ−１）を使用して読み取られる。Ｐは、書込みアド レスｎと読取りアドレスＰ（ｎ）の間の１対１の対応を確立する所定のインタリ ーブ関数を表す。第１ブロックの全ての要素を第１メモリで完全に読み取った後 で、アドレス関数Ｐ（ｎ）を使用して第２メモリを読み取り、第２ブロックのデ ータ要素をインタリーブする。このようにして、偶数ランクを有するブロックの 読取りおよび書込みは第１メモリで行い、奇数ランクを有するブロックの読取り および書込みは第２メモリで行う。 インタリーブのコストを低減するために、着信ブロックの要素用の着信データ ・バスおよび発信ブロックのインタリーブ済みの要素用の発信データ・バスを有 する、サイズＮのメモリを１つだけ使用することを考慮することができる。Ｗ（ ｎｔ）およびＲ（ｎｔ）がブロック周期の時間ｎｔにおける書込みおよび読取り アドレスを表すものとすると、各単位時間周期で、事前に書き込まれたブロック のデータ要素を読み取り、後続のブロックのデータ要素を同じセル中に書き込む 必要がある。換言すれば、方程式Ｗ（ｎｔ）＝Ｒ（ｎｔ）を満たす必要がある。 最初に着信したブロックＢ₀を書き込むためにメモリが空になっているものと 想定すると、ブロックＢ₀の要素ｅ_0、0 ないしｅ_0、(N-1)は、アドレスＲ₀（０ｔ）＝０ないしＲ₀（（Ｎ−１）ｔ）＝Ｎ −１を有するセルに次々と書き込まれる。これに続く第２のブロック周期では、 アドレスＲ₁（０ｔ）＝Ｐ（０）ないしＲ₁（（Ｎ−１）ｔ）＝Ｐ（Ｎ−１）を有 するセルで、第１ブロックＢ₀のインタリーブ済み要素はインタリーブ関数Ｐに 従って次々と読み取られ、次のブロックＢ₁の要素ｅ_1、0ないしｅ_1、(N-1)は次々 と書き込まれる。このようにして、第２ブロック周期中の時間ｎｔにおける読取 りアドレスＲ₁（ｎｔ）は、書込みアドレスＷ₀（Ｐ（ｎ）ｔ）＝Ｐ（ｎ）と等し くなる。より一般的に言うと、ランクｋのブロックの場合、以下の漸化式をみた さなければならない。 Ｒ_k（ｎｔ）＝Ｗ_k-1（Ｐ（ｎ）ｔ）であり、 すなわち、Ｒ_k（ｎｔ）＝Ｒ_k-1（Ｐ（ｎ）ｔ）である。 Ｒ₀（ｎｔ）＝ｎとすると、Ｒ₁（ｎｔ）＝Ｐ（ｎ）であり、したがってＲ_k（ｎ ｔ）＝Ｐ^k（ｎ）となる。 したがって、ブロックＢ_k-1を書き込む周期の時間Ｐ（ｎ）ｔで書き込まれた 、ブロックＢ_k-1のランクＰ（ｎ）の要素は、次のブロックＢ_kを書き込む周期の 時間ｎｔで読み取られ、インタリーブ済みのブロック中でランクｎを有する。周 知の実施態様の場合と同様に、この時間対応は、時間Ｐ（ｎ）ｔにおける２つの メモリのうち一方の１つのブロックの要素ｅ_nの読取りと、以前のブロック周期 の間の時間ｎｔにおける要素ｅ_nの書込みとの間の時間対応と等しい。 各ブロックの書込み／読取り周期にインタリーブ関数Ｐを 適用するためには、１つの書込み／読取り周期とその次のそれとが異なる一連の アドレスを生成しなければならない。ｋが増加し、Ｎが大きい場合には、この一 連のアドレスを全て生成することは非常に困難である。 それにも関わらず、特定のインタリーブ関数については、アドレス指定サイク ルが出現する。ｑ回のブロック書込み／読取り周期の後で、最初の一連のアドレ ス０ないしＮ−１が繰り返される。 Ｒ_q（ｎｔ）＝Ｗ_q（ｎｔ）＝ｎ 換言すれば、方程式Ｐ^q（ｎ）＝ｎを満たす最小の整数ｑは比較的小さい。 例えば、特許出願第ＦＲ−Ａ−２７０６０５４号で定義された、 Ｐ（ｎ）＝（ａ．（ｎ＋１）＋ｂ）［Ｎを法とする］ というタイプのインタリーブ関数はこの目的を満たす。例えば前述の特許出願の 図２に関してｎが０からＮ−１＝１６まで変化し、ａ＝４およびｂ＝０とすると 、以下の表に示すように、最初の一連のアドレス０ないし１６に再度戻るために は、ｑ＝４個の一連のアドレスが必要となる。 発明の目的 本発明は、単一のメモリを使用してブロックごとにデータ要素をインタリーブ することに固有のアドレス指定サイクルを低減し、その結果としてメモリ・アド レスの生成に必要な手段の複雑さを低減することを目的とする。方程式Ｐ^q（ｎ ）＝ｎ、すなわち上記の表からＰ⁴（ｎ）＝ｎにより、関数Ｐは大きな制約を受 ける。 発明の概要 したがって、交互に伝送される、Ｎを整数として０からＮ−１の間のランクｎ を有するＮ個のデータ要素をそれぞれに有する第１および第２ブロック中のデー タ要素の配列を修正 する、すなわちインタリーブ（またはインタリーブ解除）する方法は、Ａおよび Ａ^-1をＡ^-1（Ａ（ｎ））＝ｎとなる異なる第１および第２関数として、ランク０ 、…ｎ、…Ｎを有する第１ブロック中のデータ要素が連続したランクＡ（０）、 …Ａ（ｎ）、…Ａ（Ｎ）に従って配列されること、および数０、…ｎ、…Ｎを有 する第２ブロック中のデータ要素が連続したランクＡ^-1（０）、…Ａ^-1（ｎ）、 …Ａ^-1（Ｎ）に従って配列されることを特徴とする。 実際には、アドレス０ないしＮ−１を有するＮ個のデータ要素セルを有し、第 １ブロック、第２の次のブロック、および第１の次のブロックに関係するメモリ 中で以下の動作が実行される。 ａ）第１関数Ａに従って配列された第１ブロックの要素を読み取り、同時に第 ２の次のブロックの要素をメモリ中に書き込み、ランクＡ（ｎ）を有する第１ブ ロック中の要素がアドレスＡ（ｎ）を有するセル中で読み取られ、ランクｎを有 する第２の次のブロック中の要素がアドレスＡ（ｎ）を有するセル中に書き込ま れるようにする動作と、 ｂ）第２関数Ａ^-1に従って配列された第２ブロックの要素を読み取り、同時に 第１の次のブロックの要素をメモリ中に書き込み、ランクＡ^-1（ｎ）を有する第 ２の次のブロック中の要素がアドレスｎを有するセル中で読み取られ、ランクｎ を有する第１の次のブロック中の要素がアドレスｎを有するセル中に書き込まれ るようにする動作。 変形形態によれば、このメモリは、各ブロック中でそれぞ れ偶数ランクおよび奇数ランクを有するデータ要素のその中への書込みおよび読 取りを行うためにデータ要素のタイミング率で書込みモードおよび読取りモード で交互にアドレスされる、第１および第２メモリで置き換えられる。この場合、 整数Ｎは偶数であり、整数Ａ（ｎ）およびｎは同様の奇偶性を有し、ランクｎの 要素の書込みアドレスはその前のランク（ｎ−１）を有する要素の読取りアドレ スと等しい。 図面の簡単な説明 本発明のその他の特徴および利点は、以下の本発明のいくつかの実施形態の説 明を、対応する添付の図面に関連して読めばより明確になるであろう。 図１は、エミッタおよび受信機が、それぞれ本発明の方法を実施するインタリ ーブ装置およびインタリーブ解除装置を含む伝送システムを示すブロック・ダイ アグラムである。 図２は、第１の実施形態によるインタリーブ装置を示すブロック・ダイアグラ ムである。 図３Ａおよび図３Ｂは、３つの連続データ要素のブロックに関する、インタリ ーブ装置に含まれるデータ要素メモリのアドレスの表である。 図４は、第２の実施形態によるインタリーブ装置を示す部分的なブロック・ダ イアグラムである。 好ましい実施形態の説明 図１を参照すると、伝送システムは、例えば無線チャネル などの伝送パス３によって接続されたエミッタ１および受信機２を含む。 エミッタ１は、デジタル信号ＳＮを受信するエンコーダ４、インタリーブ装置 ５、および変調装置６を含む。エンコーダ４は、例えばＲｅｅｄ−Ｓｏｌｏｍｏ ｎタイプのブロック・エラー訂正線形符号化を実行して、符号化デジタル信号Ｓ Ｃを生成する。信号ＳＣは、所定数Ｎ個のデータ要素…［ｅ_2k、0〜ｅ_2k、N-1］、 ［ｅ_2k+1、0〜ｅ_2k+1、N-1］…をそれぞれに有するブロック…Ｂ_2k、Ｂ_2k+1を形成 する情報および制御記号から作成される。この例では、データ要素はビットであ る。線形エラー訂正符号化では、伝送パス３が低レベルの妨害を受ける場合にも 発生する可能性がある、分離エラーおよび断続エラーを訂正することができる。 インタリーブ装置５は、本発明のインタリーブ方法に従ってブロックＢ_2k、Ｂ_2k+1 中のデータ要素をインタリーブする。デジタル信号を伝送する前にインタリ ーブすることにより、最初の連続データ要素はブロック中の比較的多数のその他 のデータ要素に分離され、フェーディングなどの伝送パス３上の任意の妨害が１ つまたは数個の連続要素にしか影響を及ぼさないようになる。この予防措置によ り、妨害を受けるデータ要素は必然的にデジタル信号ＳＮ中の妨害を受けないデ ータ要素の間に存在するので、受信機２中の最初のデジタル信号の再構築が容易 になる。 インタリーブ装置５は、変調装置６中で任意形態のデジタル変調を使用して変 調信号に変換されるインタリーブ済みフ ラックスとなる、インタリーブ済み要素ＢＥ_2k、ＢＥ_2k+1のブロックを生成する 。 受信機２は、エミッタ１の機能と反対の機能を実行する。この目的のために、 受信機２は、復調装置７、復調装置を出るブロックＢＥ_2k、ＢＥ_2k+1のインタリ ーブ済み要素をインタリーブ解除してブロックＢ_2k、Ｂ_2k+1にするインタリーブ 解除装置８、およびエンコーダ４で実行する符号化と同タイプの記号ブロック線 形復号化を実行するデコーダ９を連続して含む。具体的に言うと、インタリーブ 解除装置８は、本発明によるインタリーブ解除関数に従って、受信したデータ要 素をインタリーブ解除する。 インタリーブ装置およびインタリーブ解除装置は同一の関数を実行するので、 以下では「インタリーブ装置」およびこれに対応する関係した言葉は、「インタ リーブ解除装置」およびこれに対応する関係した言葉で置き換えることができる 。本特許出願の主題はインタリーブの方法に関するが、これはまたインタリーブ 解除の方法にも関する。 図２に示す第１の実施形態では、インタリーブ装置５は、Ｎ個のセルを有する 単一のＲＡＭメモリ５０を含む。各セルは１つのデータ要素を記憶することがで きる。メモリ５０は２つのデータ・ポート５０Ｅおよび５０Ｓを有する。入力ポ ート５０Ｅは、最初のブロックＢ_2k、Ｂ_2k+1をエンコーダ４から要素ごとに受信 する。出力ポート５０Ｓは、インタリーブ済み要素の発信ブロックＢＥ_2k、ＢＥ_2k+1 を変調装置６に要素ごとに印加する。データ要素がそれぞれに複数のビット を有する場合、ポート５０Ｅおよび５０Ｓは、直列／並列変換器をメモリに接続 する入力バス、およびメモリを並列／直列変換器に接続する出力バスである。 本発明によれば、伝送パス３上で特定の伝送特性を有するインタリーブ関数Ａ は、エンコーダ４で生成される交互のブロックに適用される。例えば、関数Ａは 、ｋを整数として偶数のランクを有する第１ブロックＢ₀、…Ｂ_2k、Ｂ_2k+2…に 適用される。例えば、ブロックＢ_2kは、ｎを０からＮ−１の間の整数として、Ｎ 個のデータ要素ｅ_2k、0、…ｅ_2k、n、…ｅ_2k、N-1を含む。 第１ブロックＢ_2kの要素ｅ_2k、0ないしｅ_2k、N-1が入力ポート５０Ｅを介してメ モリ５０に連続的に印加される場合、第１アドレスＰＲＯＭメモリ５１は読取り ／書込みアドレスＲＷ_2k（０）＝０ないしＲＷ_2k（（Ｎ−１）ｔ）＝Ｎ−１を次 々と印加する。最初のデジタル信号ＳＮのビット・クロックと同期した時間基準 ５３により生成される制御クロックＨＣの各周期は、２つの部分に分割される。 例えば要素ｅ_2k、nの場合、クロック周期の第１部分の間に、アドレスＲＷ_2k（ｎ ｔ）＝ｎでセルに書き込まれたその前のブロックＢ_2k-1のデータ要素が読み取ら れる。クロック周期の第２部分の間に、アドレスｎを有するセル中に、すなわち ブロックＢ_2kの開始から数えて時間ｎｔで、ブロックＢ_2kのデータ要素ｅ_2k、nが 書き込まれる。 次のブロック周期で、第２ブロックＢ_2k+1が入力ポート５０Ｅに現れる。次の ブロック周期の開始から数えて時間ｎｔ で、第２アドレスＰＲＯＭメモリ５２は読取り／書込みアドレスＲＷ_2k+1（ｎｔ ）＝Ａ（ｎ）を印加する。クロック信号ＨＣの対応する周期の第１部分の間に、 ブロックＢ_2kのデータ要素ｅ_2k、A(n)はアドレスＡ（ｎ）を有するセル中で読み 取られる。対応するクロック周期の第２部分の間に、第２ブロックＢ_2k+1のデー タ要素ｅ_2k+1、nはアドレスＡ（ｎ）を有するセル中に書き込まれる。このように して、第１ブロックＢ_2kのデータ要素は関数Ａ（ｎ）に従ってインタリーブされ る。 次のブロック周期の間に、第１の次のブロックＢ_2k+2をブロックＢ_2kと同様の 方法でメモリ５０中で処理する。第１アドレス・メモリ５１によって読取り／書 込みアドレスＲＷ_2k+2（ｎｔ）＝ｎが生成され、メモリ５０のＮ個のセルの読取 り／書込みがアドレス０からＮ−１のそのままの順序で次々と行われる。ブロッ クＢ_2k+2の要素ｅ_2k+2、0ないしｅ_2k+2、N-1の書込みに対応するクロック周期の第 １部分の間に、インタリーブ関数Ａ（ｎ）に従って書き込まれたその前のブロッ クＢ_2k+1の要素は、０とＮ−１の間の整数ｎがどのような値であってもＡ^-1（Ａ （ｎ））＝ｎとなる、もう１つのインタリーブ関数Ａ^-1に従って順次読み取られ る。 図３Ａおよび図３Ｂは、第１ブロックＢ_2k、第２ブロックＢ_2k+1、および第１ の次のブロックＢ_2k+2が入力メモリ・ポート５０Ｅに印加される連続した３つの ブロック周期の間にメモリ５１、５２、５１に印加される、３列の読取り／書込 みアドレスを示す表である。読取り／書込みアドレス、およ び読取りおよび書込みが行われるデータ要素のランクを、各周期ごとに示す。 例えば、図３Ａおよび図３Ｂに示すｎに関する値は、以下のインタリーブ関数 に対応する。 Ａ（ｎ＋１）＝ａ．Ａ（ｎ）＋ｂ ［Ｎを法とする］ ここで、ｎ＝０、…Ｎ−１である。 この関数は直接ｎの関数として書くこともできる。 すなわちＡ（ｎ）＝ｂ（１−ａⁿ）／（１−ａⁿ） ［Ｎを法とする］ ａ＝１１、ｂ＝７、Ｎ＝５０とする。 例えば、連続した３つのブロック周期の間の時間ｎｔ＝９ｔで、ブロックＢＥ_2k-1 の要素ｅ_2k-1、27が読み取られて、要素ｅ_2k、9がアドレス９を有するセルに 書き込まれ、ブロックＢＥ_2kの要素ｅ_2k、33が読み取られて、ブロックＢ_2k+1の 要素ｅ_2k+1、９がアドレス３３を有するセルに書き込まれ、ブロックＢＥ_2k+1の 要素ｅ_2k+1、27が読み取られて、ブロックＢ_2k+2の要素ｅ_2k+2、9がアドレス９を 有するセルに書き込まれる。ここでＡ^-1（Ａ（９））＝Ａ^-1（３３）＝９および Ａ^-1（９）＝２７である。 別の例では、アドレスｎ＝６を有するセルは、第１ブロック周期中のランクｎ ＝６の読取り／書込みクロック周期の間に、第２ブロックＢ_2k-1、Ｂ_2k+1のｅ_{2k -1、28} 、ｅ_2k+1、28などのランク２８を有する要素を伝送し、第１ブロックＢ_2k 、Ｂ_2k+2のｅ_2k、6、ｅ_2k+2、6などのランク６を有する要素を受信する。アドレス ｎ＝６を有するセルは、第１ブロック周期と交互になっている第２ブロック周期 中のランク２８の読取り／書込みクロック周期の間に、第１ブロックＢ_2k、Ｂ_{2k +2} のｅ_2k、6、ｅ_2k+2、6などのランク６を有する要素を伝送し、ｅ_2k-1、28、ｅ_{2k+ 1、28} などのランク２８を有する要素を受信する。 実際には、図２に示すインタリーブ装置は、符号化して伝送するデジタル信号 ＳＮ、およびエンコーダ４からのブロックの開始／終了情報ＤＦを受信する時間 基準５３を含む。この時間基準は、エンコーダ４の出力のビット・クロックと同 期した読取り／書込み制御クロック信号ＨＣと、第１アドレス・メモリ５１中の アドレス０ないしＮ−１を読み取り、それらをメモリ５０のアドレッシング入力 ５０Ａに印加する第１ブロック周期の間の第１読取り信号ＳＬ１と、第２アドレ ス・メモリ５２中のアドレスＡ（０）ないしＡ（Ｎ−１）を読み取り、それらを メモリ５０のアドレッシング入力５０Ａに印加する第２ブロック周期の間の第２ 読取り信号ＳＬ２とを生成する、周波数カウンタおよび分割器を含む。 変形形態では、第１メモリ５１は、第１ブロック周期の間にメモリ５０にアド レスし、第２ブロック周期の間にメモリ５２にアドレスする、モジュロＮカウン タで置き換えることができる。 受信機２のインタリーブ解除装置８もまた、Ｎ個のセルを有するＲＡＭメモリ 、２つのアドレスＰＲＯＭメモリ、およ び図２に示すインタリーブ装置の場合と同様に配列された時間基準を含む。ブロ ックのインタリーブ解除では同じインタリーブ関数ＡおよびＡ^-1を使用するが、 ブロックに応じてこれらを交代させる。したがって、インタリーブ済み要素の第 １ブロックＢＥ_2k、ＢＥ_2k+2は関数Ａ^-1に従ってインタリーブ解除されてＢ_2k、 Ｂ_2k+2となり、インタリーブ済み要素の第２ブロックＢＥ_2k-1、ＢＥ_2k+1は関数 Ａに従ってインタリーブ解除されてＢ_2k-1、Ｂ_2k+1となる。図３から分かるよう に、必要なことは、１ブロックずらして右から左に表を読み取ることである。 異なる実施形態では、２つのデータ・ポート５０Ｅおよび５０Ｓを有するメモ リは、Ｎ個のデータ要素セルを有する単一データ・ポート・タイプのメモリで置 き換えることができる。 単一データ・ポートを使用する場合、時間ｎｔで、ランクｎ−１を有する現在 のブロックＢＥ_Kのデータ要素を読み取り、その後ランクｎのセルに記憶された その前のブロックＢ_K-1のデータ要素を書き込むことが最初に必要となる。 すなわち、ｎ≠０として、Ｒ_K（ｎ−１）＝Ｗ_K（ｎ）である。 ｎ＝０の場合には、現在のブロックＢ_Kの時間０で、その前のブロックＢＥ_K-1 の最後のデータ要素を読み取った後でその次のブロックの最初のデータ要素を書 き込むことが必要となるので、前記の方程式はＲ_K-1（Ｎ−１）＝Ｗ_K（０）と書 かれる。読取りアドレッシング・サイクルが一時的にず れるので、１つのブロックから次のブロックへとメモリに記憶する際に、次のブ ロックの第１要素が書き込まれた直後に読み取られることを避けるために、第１ ブロックの最後の読取りアドレスおよびその次のブロックの最初の読取りアドレ スは異なっていなければならない。すなわち、 Ｒ_K-1（Ｎ−１）＝Ｗ_K（０）≠Ｒ_K（０）となる。 この条件は以下のように書き換えられる。 １）Ｋ＝２ｋの場合、すなわちブロックＢ_K＝Ｂ_2kが偶数ランクを有する第１ブ ロックである、すなわちＡ（Ｎ−１）≠０である場合には、Ｒ_2k-1（Ｎ−１）≠ Ｒ_2k（０）となる。 ２）Ｋ＝２ｋ＋１の場合、すなわちブロックＢ_K＝Ｂ_2k+1が奇数ランクを有する 第２ブロックである、すなわちＮ−１≠Ａ（０）である場合には、Ｒ_2k（Ｎ−１ ）≠Ｒ_2k+1（０）となる。 前述の２つの条件は、Ａ（ｎ）およびｎが同じ奇遇性を有する、すなわちＡ（ ｎ）［２を法とする］＝ｎ［２を法とする］となる場合に満たすことができる。 図４に示すように、メモリ５０は、Ｎを偶数としてＮ／２個のセルの容量を有 する２つのＲＡＭメモリ５４および５５で置き換えることができる。これらのメ モリは、エンコーダ４の出力および変調装置６の入力に接続された共通の単一デ ータ・ポート５Ａを有する。メモリ５４および５５の一方が書込みモードにアド レスされると、もう一方のメモリは読取りモードにアドレスされ、以下に与える 方程式を満たす。 Ｋ＝２ｋの場合にはＲ_K（ｎ−１）＝ｎ−１、Ｋ＝２ｋ＋ １の場合にはＲ_K（ｎ−１）＝Ａ（ｎ−１）として、各ブロックの時間ｎｔにお いて、Ｒ_K（ｎ−１）＝Ｗ_K（ｎ）。 この第２の実施形態では、アドレス・メモリ５１および５２中で読み取られる アドレス中の最下位ビット６０は、メモリ５４および５５の読取り／書込み許可 入力ＷＲ１およびＷＲ２に直接／インバータ５６を介して印加され、２つのメモ リの書込み／読取りの交代を命令する。 実例を挙げると、この第２の実施形態に関して以下のインタリーブ関数を選択 することができる。 ０≦ｎ＜１２６４０＝Ｎとして、 Ａ（ｎ）＝４７４０ｎ²＋１６２３ｎ＋２５２６ ［１２６４０を法とする］ Ａ^-1（ｎ）＝４７４０ｎ²＋４８８７ｎ＋１１０３８ ［１２６４０を法とする ］

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カステレン ダミアン フランス国，35000 レーヌ，プラース デュ パルルマン−ドゥ−ブルターニュ, ３番地 (72)発明者 カロンネック ドニ フランス国，35000 レーヌ，リュ デュ アメル，57番地

Claims (1)

1. 【特許請求の範囲】 １．交互に伝送される、Ｎを整数として０からＮ−１の間のランクｎを有するＮ 個のデータ要素をそれぞれに有する第１および第２ブロック（Ｂ_2k、Ｂ_2k+1）中 のデータ要素の配列を修正する方法であって、ＡおよびＡ^-1をＡ^-1（Ａ（ｎ）） ＝ｎとなる異なる第１および第２関数として、ランク０、…ｎ、…Ｎを有する第 １ブロック（Ｂ_2k）中のデータ要素が連続したランクＡ（０）、…Ａ（ｎ）、… Ａ（Ｎ）に従って配列されること、およびランク０、…ｎ、…Ｎを有する第２ブ ロック（Ｂ_2k+1）中のデータ要素が連続した数Ａ^-1（０）、…Ａ^-1（ｎ）、…Ａ^-1 （Ｎ）に従って配列されることを特徴とする方法。 ２．アドレス０ないしＮ−１を有するＮ個のデータ要素セルを有し、第１ブロッ ク（Ｂ_2k）、第２の次のブロック（Ｂ_2k+1）、および第１の次のブロック（Ｂ_{2k +2} ）に関係するメモリ（５０）中の、 ａ）第１関数Ａに従って配列された第１ブロック（Ｂ_2k）の要素を読み取り、 同時に第２の次のブロック（Ｂ_2k+1）の要素をメモリ中に書き込み、ランクＡ（ ｎ）を有する第１ブロック（Ｂ_2k）中の要素がアドレスＡ（ｎ）を有するセル中 で読み取られ、ランクｎを有する第２の次のブロック（Ｂ_2k+1）中の要素がアド レスＡ（ｎ）を有するセル中に書き込まれるようにする動作と、 ｂ）第２関数Ａ^-1に従って配列された第２ブロック（Ｂ_2k+1）の要素を読み取 り、同時に第１の次のブロック（Ｂ_2k+2）の要素をメモリ中に書き込み、ランク Ａ^-1（ｎ）を有する第２の次のブロック（Ｂ_2k+1）中の要素がアドレスｎを有す るセル中で読み取られ、ランクｎを有する第１の次のブロック（Ｂ_2k+2）中の要 素がアドレスｎを有するセル中に書き込まれるようにする動作と を含む、請求の範囲第１項に記載の方法。 ３．整数Ｎが偶数であること、整数Ａ（ｎ）およびｎが同様の奇偶性を有するこ と、ならびにメモリ（５０）が、各ブロック中でそれぞれ偶数ランクおよび奇数 ランクを有するデータ要素のその中への書込みおよび読取りを行うためにデータ 要素のタイミング率で書込みモードおよび読取りモードで交互にアドレスされる 、第１および第２メモリ（５４、５５）で置き換えられることを特徴とする、請 求の範囲第２項に記載の方法。