JPH11145851A - インタリーブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 伝送遅延の１フレーム分の低減化、隣接デー
タの並び替え間隔の拡張、バースト誤りに対する訂正能
力の向上を期すインタリーブ回路を提供する。 【解決手段】 送信側インタリーブ回路において、送信
側クロック信号４をカウントするアドレスカウンタ２で
２ポートＲＡＭ１に送信データ信号７を順次行方向に書
き込みながら、インバータ５で半クロック分遅延した送
信側クロック信号１１をカウントするアドレスカウンタ
３により２ポートＲＡＭ１の送信データ信号７を順次列
方向に読み出してインタリーブ出力信号１０を出力す
る。受信側ディインタリーブ回路では、インタリーブ出
力信号１０を受信データ信号として列方向書込み用のア
ドレスカウンタで２ポートＲＡＭに列方向に受信データ
信号を書き込みながら、行方向読出し用のアドレスカウ
ンタで行方向に読み出してディインタリーブ出力信号を
得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、インタリーブ回
路に関し、特に、送信側インタリーブ回路のメモリと受
信側ディインタリーブ回路のメモリへのデータの書込と
読出とを同時に行うようにして、インタリーブ変換前の
データ列を１フレームのみの遅延で復元でき、かつ長時
間のバーストの誤りに対する誤り訂正能力の向上をも可
能とするようにしたインタリーブ回路に関する。

【０００２】

【従来の技術】近年、衛星通信分野などに誤り訂正符号
を用いたディジタル通信方式が採用されている。特に、
ＳＣＰＣ−ＰＳＫ変調方式に用いられている誤り訂正符
号には、ブロック符号のＢＣＨ符号と畳み込み符号の自
己直交符号がある。しかし、これらの誤り訂正符号はラ
ンダムに発生するビット誤りについては訂正可能である
が、数ビット連続したバースト誤りには、対処できない
欠点がある。

【０００３】そこで、連続したバースト誤りを分散させ
て誤り訂正能力を高める目的で、インタリーブ回路が用
いられている。このインタリーブ回路はデータを並べ替
える送信側インタリーブ回路と、元のデータ列に並び戻
す受信側ディインタリーブ回路と分かれている（以下、
送り側のみを示す場合には、「送信側インタリーブ回
路」と表現し、受け側のみを示す場合には、「受信側デ
ィインタリーブ回路」と表現し、さらに、両者を合わせ
た場合には、「インタリーブ回路」と表現することにす
る。）。このインタリーブ回路に関連する公知例とし
て、たとえば、特開平０１−２０８９２５公報（以下、
第１公報という）、特開平０２−１４３７１４号公報
（以下、第２公報という）が知られている。

【０００４】これらの第１および第２公報のうち、第１
の公報の場合には、伝送空間でインタリーブの次数の２
倍のビットがバースト誤りを起こすと、このバースト誤
りビットは受信側インタリーブ回路で並び替えられる時
点で１フレームに均等に分配され、等価的に２ビット連
続したランダム誤りが生じた場合に、畳み込み符号法で
は、それぞれの誤りのパターンが重複して誤りの訂正が
できなくなるのを解決しようとしているものである。こ
の解決のために、送信側インタリーブ回路においては、
直・並列変換回路でそれぞれ所定の複数ビットで構成さ
れて連続して順次交互に入力される第１と第２のフレー
ムを含む送信データ信号を、各フレームごとに奇数番目
ビットと偶数番目ビットに分離して出力する。

【０００５】第１〜第４のメモリに対して、フレームリ
ード・ライト制御手段により第１のフレームと同期して
第１と第２のメモリを書込み状態にして、アドレス信号
発生手段により行方向に各行を順次アクセスして第１の
フレームの送信データ信号を書き込むとともに、フレー
ムリード・ライト制手段により第３と第４のメモリを読
出し状態にし、その読出し状態にあるメモリに対してア
ドレス信号発生手段により列方向に各列を順次アクセス
する。また、フレームリード・ライト制御手段により第
２のフレームに同期して第３と第４のメモリを書込み状
態とし、この書込み状態にある第３と第４のメモリに対
してアドレス信号発生手段により行方向に各行を順次ア
クセスして第２のフレームの送信データ信号を書き込む
とともに、フレームリード・ライト制御手段により第１
と第２のメモリを読出し状態とし、この読出し状態にあ
る第１と第２のメモリに対してアドレス信号発生手段に
より各列を順次アクセスする。

【０００６】この読出し状態にある第２と第４のメモリ
に対して読み出し状態の前半の期間フレームリード・ラ
イト制御手段により保持状態として読み出し状態を停止
させるとともに、第１と第３のメモリを後半の保持状態
として読み出し動作を停止させる。さらに、第１〜第４
のメモリから読み出される信号を出力セレクタにより対
応する順序で順次出力するようにしている。

【０００７】一方、受信側ディインタリーブ回路では、
受信側のフレームリード・ライト制御手段により第１の
フレームの奇数番目ビット、偶数番目ビットと、第２の
フレームの奇数番目ビット、偶数番目ビットの順で順次
伝達される受信データ信号の第１のフレームと同期して
受信側の第１のメモリと第２のメモリを書込み状態に
し、受信側のアドレス信号発生手段によりこの書込み状
態にあるメモリに対して列方向に各列を順次アクセスす
る。また、受信側のフレームリード・ライト制御手段に
より受信側の第３と第４のメモリを読出し状態にし、こ
の読出し状態にあるメモリに対して受信側のアドレス信
号発生手段により行方向に各行を順次アクセスする。受
信データ信号の第２のフレームと同期して受信側の第３
と第４のメモリを書き込み状態にし、アドレス信号発生
手段によりこの書込み状態にあるメモリに対して列方向
に各列を順次アクセスするとともに、受信側のフレーム
リード・ライト制御手段により第１と第２のメモリを読
出し状態にし、この読出し状態にある第１と第２のメモ
リに対してアドレス信号発生手段により行方向に各行を
順次アクセセスする。

【０００８】さらに、書込み状態にある第１〜第４のメ
モリのうち、第２と第４のメモリを書込み状態の前半の
期間受信側のフレームリード・ライト制御手段により保
持状態として書込み動作を停止させるとともに、第１と
第３のメモリを後半の期間保持状態として書込み動作を
停止させる。第１と第２のメモリから読み出される信号
を第１の並・直列変換回路により１ビットごとに交互に
取り出して直列にして出力するとともに、第２の並・直
列変換回路により第３と第４のメモリから読み出される
信号を１ビットごとに交互に取り出して配列する。第１
の並・直列変換回路と第２の並・直列変換回路の出力信
号を出力セレクタにより受信データ信号の各フレームに
対応して交互に切り替えてディインタリーブ信号を出力
するようにしている。

【０００９】つまり、この第１の公報の場合は、送信側
インタリーブ回路において、送信データ信号を直・並列
変換して奇数番目ビットと偶数番目ビットとを別々のメ
モリでインタリーブし、これを受信側ディインタリーブ
回路でディインタリーブするようにしたものである。こ
れによって、伝送空間で発生したインタリーブの次数の
２倍のバースト誤りが並べ替えられ、１ビット間をおい
たランダム誤りとするようにしている。

【００１０】上記第２の公報の場合には、フレームカウ
ンタに送信要求信号と送信クロック信号とが入力する
と、セレクタ制御信号を発生させるとともに、送信要求
信号と送信クロック信号とが第１〜第３アドレスカウン
タに入力すると、第１アドレスカウンタはメモリのアド
レスを１行目から行方向に順次アドレス指定を行い、第
２アドレスカウンタはメモリのアドレスを１列置きに奇
数列についてのみ列方向に順次アドレス指定を行い、第
３アドレスカウンタはメモリのアドレスを１列置きに偶
数列についてのみ列方向に順次アドレス指定する。第１
ないし第３アドレスカウンタの出力信号とフレームカウ
ンタから出力されるセレクタ制御信号とを第１、第２デ
ータセレクタに入力し、第１、第２データセレクタによ
りそれぞれ第１、第２メモリに対して第１ないし第３ア
ドレスカウンタのどの出力信号でアドレスを指定するか
を選択する。

【００１１】第１、第２メモリは、フレームカウンタか
らのセレクタ制御信号により書込みと読出しとの選択を
行い、書込みモードの設定時には第１、第２データセレ
クタから選択されたアドレス指定信号により送信データ
信号を書き込む。また、第１、第２メモリは、読出しモ
ードの設定時には、書き込まれた送信データ信号を読み
出して、読出しデータ信号をセレクタに出力する。第
１、第２メモリで読み出された読出しデータ信号は、フ
レームカウンタからのセレクタ制御信号によりセレクタ
において多重化してインタリーブ信号を出力するように
している。

【００１２】なお、インタリーバをデータ伝送装置に適
用した従来例として、たとえば、特開平０９−１８６６
７７号公報（以下、第３公報という）が知られている。
この第３公報の場合は、送信部の誤り訂正符号化器から
入力する誤り訂正符号の信号をインタリーバに入力し、
このインタリーバで信号の伝送速度に応じてインタリー
ブの深さを２５０μｓｅｃ以上、８．２ｍｓｅｃ以下の
範囲内で設定する。この設定したインタリーブの深さで
入力信号をインタリーブして、変調器で変調した後にＣ
ＡＴＶ伝送路に送信する。

【００１３】受信部では、ＣＡＴＶ伝送路からの信号を
復調器で復調した後に、ディインタリーバに送出して、
ディインタリーバにおいてインタリーバとは逆の動作を
行って復調器の出力でバースト的な誤りを断続的に分散
させて、継続時間が２５０μｓｅｃ以下のノイズによる
信号の符号誤りを拡散させるよにしたものである。これ
らの第１〜第３の公報はいずれも送信側インタリーブ回
路と受信側ディインタリーブ回路の双方でメモリへのデ
ータの書込みと読出しを同時に進行させてデータの伝送
遅延を短縮させ、かつ前フレームのデータを含む並び替
えを実現する技術思想については、言及されていない。

【００１４】一方、後述するこの発明に近似する従来の
インタリーブ回路として、たとえば、図１５以下に示す
ようなインタリーブ回路が知られている。図１５は従来
のインタリーブ回路における送信側インタリーブ回路の
構成を示すブロック図である。この図１５において、同
じ記憶容量のＲＡＭによるメモリ１０１，１０２を使用
して２系統のデータ並び替え回路を構成している。フレ
ームカウンタ１０３とアドレスカウンタ１０７，１０８
にそれぞれ送信側クロック信号１１１が入力されるよう
になっている。

【００１５】フレームカウンタ１０３に送信側クロック
信号が入力されると、フレームごとに送信側クロック信
号をカウントして切替え信号１１６をアドレスセレクタ
１０４のセレクタ端子ｓとメモリ１０１のリード／ライ
ト切替え端子Ｗ／Ｒ、データセレクタ１０６に出力する
ようにしている。また、このフレームカウンタ１０３か
ら出力される切替信号１１６はインバータ１０９により
反転されて切替信号１１７をアドレスセレクタ１０５の
セレクタ端子ｓ、メモリ１０２のリード／ライト切替え
端子Ｗ／Ｒ、データセレクタ１０６に出力するようにし
ている。

【００１６】アドレスカウンタ１０７，１０８は送信側
フレーム信号１１２の入力ごとにＫカウント内容を初期
化して送信側クロック信号をカウントし、メモリ１０
１，１０２の書込みアドレスと読出しアドレスを指定す
るための行方向アドレス信号１１３と、列方向アドレス
信号１１４をそれぞれアドレスセレクタ１０４，１０５
に出力するようにしている。アドレスセレクタ１０４，
１０５はそれぞれ切替え信号１１６，１１７によりアド
レスカウンタ１０７，１０８からの行方向アドレス信号
１１３、列方向アドレス信号１１４をを切り替えて、メ
モリ１０１，１０２に送信データ信１１０を列方向ある
いは行方向に書き込んだり、読み出すようにアドレス信
号１１８，１１９を出力するようにしている。データセ
レクタ１０６は、切替信号１１６，１１７により、メモ
リ１０１，１０２からそれぞれ読み出されるメモリ出力
を切り替えてインタリーブ出力信号１２２として出力す
るように構成している。

【００１７】次に、この図１５の送信側インタリーブ回
路の動作を図１６のタイミングチャートを参照して説明
する。アドレスカウンタ１０７，１０８にフレーム信号
１１２が入力されると、アドレスカウンタ１０７，１０
８が初期化される。また、クロック信号１１１がフレー
ムカウンタ１０３、アドレスカウンタ１０７，１０８に
入力される。フレームカウンタ１０３は図１６（ａ）に
示す送信データ信号１１０をフレーム単位でメモリ１０
１，１０２に書き込んだり読み出したりするためにフレ
ームをカウントし、図１６（ｂ）に示しような切替え信
号１１６をインバータ１０９、アドレスセレクタ１０
４、メモリ１０１のリード／ライト切替え端子Ｗ／Ｒ、
データセレクタ１０６に出力する。インバータ１０９に
この切替信号１１６を送出することにより、インバータ
１０９はこの切替信号１１６を反転した切替信号１１７
をアドレスセレクタ１０５のセレクタ端子ｓ、メモリ１
０２のリード／ライト切替え端子、データセレクタ１０
６に出力する。

【００１８】さらに、アドレスカウンタ１０７，１０８
は、クロック信号１１１をカウントしてメモリ１０１，
１０２の行方向アドレス信号１１３をアドレスカウンタ
１０４と１０５に出力する。同様にして、アドレスカウ
ンタ１０８も送信側フレーム信号により初期化される
と、クロック信号１１１をカウントしてメモリ１０１，
１０２の列方向のアドレスをカウントして列方向アドレ
ス信号１１４をアドレスセレクタ１０４と１０５に出力
する。アドレスセレクタ１０４は切替え信号１１６によ
り行方向アドレス信号１１３と列方向アドレス信号１１
４とを交互に選択して図１６（ｃ）に示すように、アド
レス信号１１８をメモリ１０１に送り、メモリ１０１の
行方向のアドレスと列方向のアドレスとを交互にして、
それぞれ順次アドス指定していく。

【００１９】メモリ１０１は切替え信号１１６により図
１６（ｂ）に示すようにフレームＡ，Ｃ，Ｅ・・・の奇
数番目のフレームに対応して送信データ信号を行方向に
書き込み、この奇数番目のフレームＡ，Ｃ，Ｅ，・・・
の送信データ信号１１０の書き込みが終了するごとに切
替信号１１６により、列方向のアドレス信号がメモリ１
０１に入力されて、列方向のアドレス指定を行う。これ
により、図１６（ｅ）に示すように、奇数番目のフレー
ムＡ，Ｃ，Ｅ・・・に対応して書き込まれた送信データ
信号を偶数番目のフレームＢ，Ｄ，Ｅに対応して列方向
のアドレス順に読み出す。

【００２０】同様にして、アドレスセレクタ１０５は切
替え信号１１７により行方向アドレス信号１１３と列方
向アドレス信号１１４とを交互に選択して図１６（ｄ）
に示すように、アドレス信号１１９をメモリ１０２に送
り、メモリ１０２の行方向のアドレスと列方向のアドレ
スとを交互にして、それぞれ順次アドレス指定してい
く。

【００２１】メモリ１０２は切替え信号１１７により図
１６（ｆ）に示すようにフレームＢ，Ｄ，Ｆ・・・の偶
数番目のフレームに対応して送信データ信号を行方向に
書き込み、この偶数番目のフレームＢ，Ｄ，Ｆ，・・・
の送信データ信号１１０の書き込みが終了するごとに切
替え信号１１７により、列方向のアドレス信号がメモリ
１０２に入力されて、列方向のアドレス指定を行う。こ
れにより、図１６（ｆ）に示すように、偶数番目のフレ
ームＢ，Ｄ，Ｆ・・・に対応して書き込まれた送信デー
タ信号を奇数番目のフレームＣ，Ｅに対応して列方向の
アドレス順に読み出す。メモリ１０１から読み出された
メモリ出力信号１２０とメモリ１０２から読み出された
メモリ出力信号１２１は、データセレクタ１０６に出力
される。データセレクタ１０６は切替え信号１１６と１
１７とにより、メモリ出力信号１２０とメモリ出力信号
１２１とを切り換えて、図１６（ｇ）に示すように、イ
ンタリーブ出力信号１２２を取り出す。

【００２２】次に、従来のインタリーブ回路における受
信側ディインタリーブ回路について、図１７、図１８に
より説明する。図１７はこの受信側ディインタリーブ回
路の構成を示すブロック図である。この図１７におい
て、受信側ディインタリーブ回路も図１５で示した送信
側インタリーブ回路と同様に、同じ記憶容量のＲＡＭに
よるメモリ１３１，１３２を使用して２系統のデータ並
替え回路を構成している。

【００２３】フレームカウンタ１３３とアドレスカウン
タ１３７，１３８にそれぞれ受信側クロック信号１４１
が入力されるようになっている。フレームカウンタ１３
３に受信側クロック信号が入力されると、フレームごと
に受信側クロック信号をカウントして切替信号１４６を
アドレスセレクタ１３４のセレクタ端子ｓとメモリ１３
１のリード／ライト切替え端子Ｗ／Ｒ、データセレクタ
１３６に出力するようにしている。

【００２４】また、このフレームカウンタ１３３から出
力される切替え信号１４６はインバータ１３９により反
転されて切替え信号１４７をアドレスセレクタ１３５の
セレクタ端子ｓ、メモリ１３２のリード／ライト切替え
端子Ｗ／Ｒ、データセレクタ１３６に出力するようにし
ている。アドレスカウンタ１３７，１３８は送信側フレ
ーム信号１４２の入力ごとに初期化されて送信側クロッ
ク信号１４１をカウントし、メモリ１３１，１３２の書
込みアドレスと読出しアドレスを指定するための列方向
アドレス信号１４３と、行方向アドレス信号１４４をそ
れぞれアドレスセレクタ１３４，１３５に出力するよう
にしている。

【００２５】アドレスセレクタ１３４，１３５はそれぞ
れ切替え信号１４６，１４７によりアドレスカウンタ１
３７，１３８からの列方向アドレス信号１４３、行方向
アドレス信号１４４を切り替えて、メモリ１３１，１３
２に受信データ信１４０を行方向あるいは列方向に書き
込んだり、読み出すようにアドレス信号１４８，１４９
を出力するようにしている。データセレクタ１３６は、
切替え信号１４６，１４７により、メモリ１３１，１３
２からそれぞれ読み出されるメモリ出力を切り替えてデ
ィインタリーブ出力信号１５２として出力するように構
成している。

【００２６】次に、この図１７の受信側ディインタリー
ブ回路の動作を図１８のタイミングチャートを参照して
説明する。クロック信号１４１がフレームカウンタ１３
３、アドレスカウンタ１３７，１３８に入力される。フ
レームカウンタ１３３は図１８（ａ）に示す受信データ
信号１４０をフレーム単位でメモリ１３１，１３２に書
き込んだり読み出したりするためにフレームをカウント
し、図１８（ｂ）に示しような切替え信号１４６をイン
バータ１３９、アドレスセレクタ１３４のセレクタ端子
ｓ、メモリ１３１のリード／ライト切替え端子Ｗ／Ｒ、
データセレクタ１３６に出力する。また、インバータ１
３９にこの切替信号１４６を送出することにより、イン
バータ１３９はこの切替信号１４６を反転した切替え信
号１４７をアドレスセレクタ１３５のセレクタ端子ｓ、
メモリ１３２のリード／ライト切替え端子Ｗ／Ｒ、デー
タセレクタ１３６に出力する。

【００２７】さらに、アドレスカウンタ１３７には、受
信側フレーム信号が入力されると、初期化され、クロッ
ク信号１４１をカウントしてメモリ１３１，１３２の列
方向アドレスをカウントして列方向アドレス信号１４３
をアドレスセレクタ１３４と１３５に出力する。同様に
して、アドレスカウンタ１３８も受信側フレーム信号が
入力されると、初期化され、クロック信号１４１をカウ
ントしてメモリ１３１，１３２の行方向のアドレスをカ
ウントして行方向アドレス信号１４４をアドレスセレク
タ１３４と１３５に出力する。アドレスセレクタ１３４
は切替え信号１４６により列方向アドレス信号１４３と
行方向アドレス信号１４４とを交互に選択して図１８
（ｃ）に示すように、アドレス信号１４８をメモリ１３
１に送り、メモリ１３１の列方向のアドレスと行方向の
アドレスとを交互に、それぞれ順次アドレス指定してい
く。

【００２８】メモリ１３１は切替信号１４６により図１
８（ｃ）に示すように、フレームＡ１，Ｃ１，Ｅ１・・
・の奇数番目のフレームに対応して受信データ信号を列
方向に書き込み、この奇数番目のフレームＡ１，Ｃ１，
Ｅ１，・・・の受信データ信号１４０の書き込みが終了
するごとに切替え信号１４６により、行方向のアドレス
信号がメモリ１３１に入力されて、行方向のアドレス指
定を行う。これにより、図１８（ｅ）に示すように、奇
数番目のフレームＡ１，Ｃ１，Ｅ１・・・に対応して書
き込まれた送信データ信号を偶数番目のフレームＢ１，
Ｄ１，Ｅ１に対応して列方向のアドレス順に読み出す。

【００２９】同様にして、アドレスセレクタ１３５は切
替え信号１４７により列方向アドレス信号１４３と行方
向アドレス信号１４４とを交互に選択して図１８（ｄ）
に示すように、アドレス信号１４９をメモリ１３２に送
り、メモリ１３２の列方向のアドレスと行方向のアドレ
スとを交互にして、それぞれ順次アドレス指定してい
く。

【００３０】メモリ１３２は切替信号１４７により図１
８（ｆ）に示すようにフレームＢ１，Ｄ１，Ｆ１・・・
の偶数番目のフレームに対応して受信データ信号を列方
向に書き込み、この偶数番目のフレームＢ１，Ｄ１，Ｆ
１，・・・の受信データ信号１４０の書き込みが終了す
るごとに切替信号１４７により、行方向のアドレス信号
がメモリ１３２に入力されて、行方向のアドレス指定を
行う。これにより、図１８（ｆ）に示すように、偶数番
目のフレームＢ１，Ｄ１，Ｆ１・・・に対応して書き込
まれた送信データ信号を奇数番目のフレームＣ１，Ｅ１
に対応して列方向のアドレス順に読み出す。メモリ１３
１から読み出されたメモリ出力信号１５０とメモリ１３
２から読み出されたメモリ出力信号１５１は、データセ
レクタ１３６に出力される。データセレクタ１３６は切
替信号１４６と１４７とにより、メモリ出力信号１５０
とメモリ出力信号１５１とを切り換えて、図１８（ｇ）
に示すように、ディインタリーブ出力信号１５２を取り
出す。

【００３１】

【発明が解決しようとする課題】この従来のインタリー
ブ回路において、図１５に示す送信側インタリーブ回路
では、送信データ信号１１０をメモリ１０１に各フレー
ムごとに完全に書き終えてから、その書き終えたフレー
ムの送信データ信号を読み始めるために、送信側インタ
リーブ回路でのデータ並び替えだけで１フレーム分の伝
送遅延を生じることになる。また、読出しを完了するま
で、次のフレームに送信データ信号の書込みを行うこと
ができない。したがって、メモリ１０２を使用すること
が不可避的である。

【００３２】これにともない、１フレーム単位でメモリ
１０１と１０２のメモリ出力１２０，１２１をデータセ
レクタ１０６で切り換えて、インタリーブ出力１２２を
得るようにしなければならない。すなわち、回路構成が
複雑になる。さらに、メモリ１０１，１０２のメモリ出
力１２０，１２１はそれぞれ同一フレーム内の書込みデ
ータから作られるため、データセレクタ１０６から出力
されるインタリーブ出力１２２のデータ分散は最大で
も、１行ないしは１列分の隣接間隔しか得られないとい
う課題があった。

【００３３】また、図１７に示す受信側ディインタリー
ブ回路の場合も、図１５の送信側インタリーブ回路の場
合と同様に構成されており、フレームの書込み後に受信
データ信号１４０をメモリ１３１に各フレームごとに完
全に書き終えてから、その書き終えたフレーの受信デー
タ信号を読み始めるために、受信側ディインタリーブ回
路でのデータ並び替えだけで１フレーム分の伝送遅延を
生じることになる。したがって、２系統のメモリ１３
１，１３２を必要としており、この受信側ディインタリ
ーブ回路においても、メモリ１３１，１３２のメモリ出
力１５０，１５１はそれぞれ同一フレーム内の書込みデ
ータから作られるため、データセレクタ１３６から出力
されるディインタリーブ出力１５２のデータ分散は最大
でも、１行ないしは１列分の隣接間隔しか得られないと
いう課題があった。結局、このような従来のインタリー
ブ回路を使用しても、送受で２フレーム分もの伝送遅延
を生じながら、そのデータ分散効果は１フレーム未満の
１行分ないし１列分のパルス間隔しか得られず、隣接デ
ータの並び替え間隔を広げることができないという課題
があった。

【００３４】この発明は、上記従来の課題を解決するた
めになされたもので、伝送遅延を１フレーム分の遅延量
に低減でき、隣接データの並び替え間隔をより広げると
ができるとともに、長時間のバースト誤りに対する誤り
訂正能力の向上を期することができるインタリーブ回路
を提供することを目的とする。

【００３５】

【課題を解決するための手段】上記目的を達成するため
に、この発明のインタリーブ回路は、フレームごとに送
信データ信号の書き込みと読出しを行う第１のメモリ
と、前記送信側フレーム信号ごとに初期化され、送信側
クロック信号をカウントして前記第１のメモリのアドレ
スの行方向に順次前記送信データ信号を書き込む第１の
アドレスカウンタと、前記第１のアドレスカウンタと並
列的に連続動作して前記送信側フレーム信号ごとに初期
化され、前記第１のアドレスカウンタに供給される前記
送信側クロック信号よりも半クロック遅れた送信側クロ
ック信号をカウントして前記第１のメモリのアドスの列
方向に順次送信データ信号を読み出してインタリーブ出
力信号を出力させる第２のアドレスカウンタと、を備え
る送信側インタリーブ回路とフレームごとに受信データ
信号の書き込みと読出しを行う第２のメモリと、受信側
フレーム信号ごとに初期化され、受信側クロック信号よ
りも半クロック遅れたタイミングでこの遅れた受信クロ
ック信号をカウントして前記第２のメモリのアドレスの
列方向に順次前記受信データ信号を書き込む第３のアド
レスカウンタと、前記第３のアドレスカウンタと並列的
に連続動作して前記フレーム信号ごとに初期化され、前
記受信側クロック信号をカウントして前記第２のメモリ
から行方向に順次前記受信データ信号を読み出してディ
インタリーブ出力信号を出力させる第４のアドレスカウ
ンタとを備える受信側ディインタリーブ回路とを有する
ことを特徴とする。

【００３６】この発明によれば、送信側インタリーブ回
路において、第１のアドレスカウンタと第２のアドレス
カウンタは送信側フレーム信号が入力されるごとに初期
化して、第１のクロックカウンタは送信側クロック信号
を第１のメモリのアドレスの行方向に順次カウントして
フレームごとに送信データ信号を書き込みながら、第２
のアドレスカウンタで半クロック分遅延した送信側クロ
ック信号を第１のメモリのアドレスの列方向に順次カウ
ントして送信データ信号を読み出して、インタリーブ出
力信号を出力する。受信側ディインタリーブ回路では、
受信側フレーム信号の入力ごとに、第３のアドレスカウ
ンタと第４のアドレスカウンタを初期化し、受信側クロ
ック信号の半クロック分遅延した受信側クロック信号を
第３のアドレスカウンタで第２のメモリの列方向にイン
タリーブ出力信号を受信データ信号として書き込みなが
ら、遅延しない受信側クロック信号を第４のアドスカウ
ンタで第２のメモリのアドレスの行方向に順次カウント
し、受信送信データを読み出して、ディインタリーブ出
力信号を出力する。

【００３７】また、この発明のインタリーブ回路は、送
信側クロック信号の極性に対応して極性が変化する書込
み／読出し選択切替え信号に応じてフレームごとに送信
データ信号の書込みと読出しを行う第３のメモリと、前
記送信側フレーム信号ごとに初期化され、送信側クロッ
ク信号を前記第３のメモリのアドレスの行方向にカウン
トする第５のアドレスカウンタと、前記第５のアドレス
カウンタと並列的に連続動作して前記送信側フレーム信
号ごとに初期化され、前記第５のアドレスカウンタに供
給される前記送信側クロック信号よりも半クロック遅れ
たタイミングで前記第３のメモリのアドレスの列方向に
カウントアップする第６のアドレスカウンタと、前記書
込み／読出し選択切替え信号の極性に応じて前記第５の
アドレスカウンタの出力と前記第６のアドレスカウンタ
の出力とを交互に選択して前記第３のメモリにアドレス
信号として供給して前記第３のメモリに前記送信データ
信号への書込みと前記第３のメモリに書き込まれている
送信データ信号を読み出してインタリーブ信号を出力さ
せる第１のアドレスセレクタと、を備える送信側インタ
リーブ回路と；受信側クロック信号よりも半クロック遅
れたタイミングで前記受信側クロック信号の極性に対応
して極性が変化する書込み／読出し選択切替え信号に応
じてフレームごとに受信データ信号の書き込みと読出し
を行う第４のメモリと、受信側フレーム信号ごとに初期
化され、受信側クロック信号よりも半クロック遅れたタ
イミングで前記第４のメモリのアドレスの列方向にカウ
ントアップする第７のアドレスカウンタと、前記第７の
アドレスカウンタと並列的に連続動作して前記受信側フ
レーム信号ごとに初期化され、前記受信側クロック信号
のタイミングで前記第４のメモリのアドレスの行方向に
カウントアップする第８のアドレスカウンタと、前記書
込み／読出し選択切替え信号の極性に応じて前記第７の
アドレスカウンタの出力と前記第８のアドレスカウンタ
の出力とを交互に選択して前記第４のメモリにアドレス
信号として供給して前記第４のメモリに前記受信データ
信号への書込みと前記第４のメモリに書き込まれている
受信データ信号を読み出してインタリーブ信号を出力さ
せる第２のアドレスセレクタとを備える受信側ディイン
タリーブ回路とを有することを特徴とする。

【００３８】この発明によれば、送信側インタリーブ回
路では、送信側フレーム信号の入力ごとに第５のアドレ
スカウンタと第６のアドレスカウンタを初期化し、第５
のアドレスカウンタは送信側クロック信号を第３のメモ
リのアドレスの行方向に順次カウントアップして行方向
カウンタ出力を第１のアドレスセレクタに出力し、第６
のアドレスカウンタは送信側クロック信号の半クロック
分遅延した送信側クロック信号を第３のメモリの列方向
に順次カウントアップして第１のアドレスセレクタに列
方向カウンタ出力を出力する。第１のアドレスセレクタ
と第３のメモリは送信側クロック信号の極性に応じて交
互に書込みモードと読出しモードを切り換え、書込みモ
ード時には第１のアドレスセレクタは行方向カウンタ出
力を選択してアドレス信号を第３のメモリに出力して、
行方向に送信データ信号を順次書き込みながら、読出し
モード時には、第１のアドレスセレクタは列方向アドレ
スカウンタ出力を選択してアドレス信号を第３のメモリ
に出力して、第３のメモリから送信データ信号を列方向
に順次読み出して、インタリーブ出力信号を出力する。
また、受信側装置では、第７のアドレスカウンタと第８
のアドレスカウンタは受信側フレーム信号により初期化
され、第７のアドレスカウンタは受信側クロック信号の
半クロック分の遅延した受信側クロック信号を第４のメ
モリのアドレスの列方向にカウントアップして第２のア
ドレスセレクタに列方向カウンタ出力を送出し、第８の
アドレスカウンタは受信側クロック信号を第４のメモリ
のアドレスの行方向にカウントアップして第２のアドレ
スセレクタに行方向カウンタ出力を送出する。第４のメ
モリと第２のアドレスセレクタは半クロック分遅延した
送信側クロック信号の極性に応じて交互に書込みモード
と読出しモードが切り換わり、書込みモード時には、第
２のアドレスセレクタは列方向カウンタ出力を選択して
第４のメモリに出力し、インタリーブ出力信号を受信デ
ータ信号として第４のメモリに列方向に順次受信データ
信号を書き込みながら、読出モード時には第２のアドレ
スセレクタにより行方向カウンタ出力を選択して第４の
メモリから行方向に順次受信データ信号を読み出して、
ディインタリーブ出力信号を読み出す。

【００３９】

【発明の実施の形態】次に、この発明のインタリーブ回
路の実施の形態について図面に基づき説明する。図１は
この発明の第１の実施の形態における送信側インタリー
ブ回路の構成を示すブロック図である。この第１の実施
の形態における送信側インタリーブ回路においては、メ
モリとして、２ポートＲＡＭ１が使用されている。この
２ポートＲＡＭ１はメモリ領域として、たとえば、行方
向にｍ個、列方向にｎ個の合計（ｍ×ｎ）個のアドレス
空間を有する（ｍ，ｎは任意の自然数）。２ポートＲＡ
Ｍ１はデータ入力端子Ｄ−ＩＮ、リード端子Ｒ、ライト
端子Ｗ、データ出力端子Ｄ−ＯＵＴを備えている。デー
タ入力端子Ｄ−ＩＮには、送信データ信号７が入力され
るようになっている。

【００４０】また、２ポートＲＡＭ１に対して書込み用
のアドレスカウンタ２と、読出し用のアドレスカウンタ
３とを備えており、アドレスカウンタ２には、送信側フ
レーム信号６が入力されるごとに初期化されるととも
に、送信側クロック信号４が入力されるタイミングでア
ドレスカウントを行うが、そのアドレス値は２ポートＲ
ＡＭ１のアドレスの列方向に順次カウントアップするよ
うになっている。このアドレスカウンタ２が送信側クロ
ック４をカウントしたアドレス値、すなわち書込みアド
レス信号８を２ポートメモリ１のライト端子Ｗに出力す
るようになっている。

【００４１】アドレスカウンタ３には、前記送信側フレ
ーム信号６が入力されるようになっているとともに、送
信側クロック信号４をインバータ５で反転させた送信側
クロック信号１１も入力されるよになっている。アドレ
スカウンタ３は送信側フレーム信号６が入力されるごと
に、カウント内容が初期化され、インバータ５で反転さ
れて、アドレスカウンタ２よりも半サイクル遅れたタイ
ミングで送信側クロック信号１１のカウントを開始し、
２ポートＲＡＭ２のアドレスを列方向に順次指定するた
めのアドレスカウントを行うようになっている。このア
ドレスカウンタ３から読出しアドレス信号９が２ポート
ＲＡＭ１のリード端子Ｒに送出するようになっている。
アドレスカウンタ３はアドレスカウンタ２と並列して連
続動作を行うようになっている。２ポートＲＡＭ１のデ
ータ出力端子Ｄ−ＯＵＴからは、インタリーブ出力信号
１０が出力されるようになっている。このインタリーブ
出力信号１０は、後述する受信側ディインタリーブ回路
の受信データ信号となるものである。

【００４２】次に、この第１の実施の形態における受信
側ディインタリーブ回路の構成について図６に基づき説
明する。この図６は受信側ディインタリーブ回路の構成
を示すブロック図である。図６に示す受信側ディインタ
リーブ回路も前記送信側インタリーブ回路と同様に構成
されており、メモリとして２ポートＲＡＭ２１が使用さ
れている。この２ポートＲＡＭ２１は前記送信側インタ
リーブ回路における２ポートＲＡＭ１に対して、逆にメ
モリ領域として、行方向にｎ個、列方向にｍ個、すなわ
ち、ｎ行、ｍ列のアドレス空間を有している（ｎ，ｍは
送信側インタリーブ回路の２ポートＲＡＭ１のアドレス
と同じ数値）。この２ポートＲＡＭ２１はデータ入力端
子Ｄ−ＩＮ、リード端子Ｒ、ライト端子Ｗ、データ出力
端子Ｄ−ＯＵＴを備えている。データ入力端子Ｄ−ＩＮ
には、前記送信側インタリーブ回路から出力されるイン
タリーブ出力信号１０が、この受信側ディインタリーブ
回路の受信データ信号２７として入力されるようになっ
ている。

【００４３】また、２ポートＲＡＭ１に対して書込み用
のアドレスカウンタ２２と、読出し用のアドレスカウン
タ２３とを備えており、アドレスカウンタ２２には、受
信側フレーム信号２６が入力されるようになっていると
ともに、受信側クロック信号２４をインバータ２５で反
転して、アドレスカウンタ２３に入力される受信側クロ
ック信号よりも半サイクル遅れたタイミングで受信側ク
ロック信号３１が入力されるようになっている。受信側
フレーム信号２６がアドレスカウンタ２２に入力される
ごとにアドレスカウンタ２２はカウント内容を初期化
し、受信側クロック３１をカウントして２ポートＲＡＭ
２１の列方向にアドレスを順次指定するためのアドレス
カウントを行って、書込みアドレス信号２８を２ポート
ＲＡＭ２１のライト端子Ｗに出力するようになってい
る。

【００４４】アドレスカウンタ２３には、受信側フレー
ム信号２６が入力されるようになっており、この受信側
フレーム信号２６の入力ごとにカウント内容が初期化さ
れ、受信側クロック信号２４のカウントを開始し、２ポ
ートＲＡＭ２１のアドレスを行方向に順次指定するため
のアドレスカウントを行って、読出しアドレス信号２９
を２ポートＲＡＭ２１のリード端子Ｒに送出するように
なっている。アドレスカウンタ２２とアドレスカウンタ
２３は並列して連続動作を行うようになっている。２ポ
ートＲＡＭ２１のデータ出力端子Ｄ−ＯＵＴからは、デ
ィインタリーブ出力信号３０が出力されるようになって
いる。

【００４５】次に、以上のように構成されたこの第１の
実施の形態の動作について説明する。まず、図１の送信
側インタリーブ回路の動作から図２ないし図５を参照し
て述べる。図２はその動作を説明するためのタイミング
チャートであり、図２（ａ）に示す送信データ信号７は
フレームＡ，Ｂ，Ｃ，Ｄ，・・・で構成されており、こ
のフレームＡ〜Ｄに対応して、図２（ｂ）に示す送信側
フレーム信号６がアドレスカウンタ２と３に与えられ
る。この送信側フレーム信号６がアドレスカウンタ２，
３に与えられることにより、アドレスカウンタ２，３の
カウント内容が初期化される。

【００４６】これと同時に、図２（ｃ）に示すような送
信側クロック信号４がアドレスカウンタ２に入力されて
おり、この送信側クロック信号４をアドレスカウンタ２
がカウントして、２ポートＲＡＭ１の行方向のアドレス
指定を行うために行方向に順次カウントアップして、図
２（ｄ）に示すよに、アドレスカウンタ２から書込みア
ドレス信号８を２ポートＲＡＭ２のライト端子Ｗに出力
して各フレームＡ〜Ｄごとに送信データ信号７を書き込
む。また、送信側クロック信号４はインバータ５により
反転されて、アドレスカウンタ２に入力される送信側ク
ロック信号４よりも、半クロック分遅延されてアドレス
カウンタ３に送信側クロック信号１１として入力され
る。

【００４７】このアドレスカウンタ３が送信側クロック
信号１１を入力することにより、２ポートＲＡＭ１の列
方向アドレス指定を行うために列方向に順次カウントア
ップして、図２（ｅ）に示すよに、アドレスカウンタ３
から読出しアドレス信号９を２ポートＲＡＭ２のリード
端子Ｒに出力して、各フレームＡ〜Ｄごとに送信データ
信号７を読み出す。この場合、送信側クロック信号１１
もアドレスカウンタ２に入力される送信側クロック信号
４よりも半クロック分遅延されている。読出しアドレス
信号９が書込みアドレス信号８よりも半クロック分遅延
していることにより、２ポートＲＡＭ１は既存の技術と
して、書込み機能と、読出し機能とを独立させているこ
とになり、同一アドレスへの送信データ信号７の書込み
と読出しとを可能にしている。

【００４８】したがって、図２（ｄ），図２（ｅ）から
も明らかなように、送信データ信号７のフレームＡへの
２ポートＲＡＭ１への書込みが始まった半クロック後に
は、２ポートＲＡＭ１からの読出しが始まり、この２ポ
ートＲＡＭ１からインタリーブ出力信号１０として、図
２（ｆ）に示すように、フレームＡ１〜Ｄ１が得られ
る。この際、２ポートＲＡＭ１への書込みアドレスは行
方向であり、２ポートＲＡＭ１からの読出しは列方向で
あるから、送信データ信号の書込みと読出し方向が異な
るため、インタリーブ出力信号１０のフレームＡ１〜Ｄ
１内のデータの並びは、送信データ信号７のフレームＡ
〜Ｄ内のデータの並びとは異なっている。

【００４９】これに関して、図３〜図５を参照して説明
する。図３は２ポートＲＡＭ１への送信データ信号７の
行方向の書込みのアドレス指定を行う場合の説明図であ
り、矢印Ｙ１，Ｙ２の方向に書き込まれていく様子を示
しており、図４は２ポートＲＡＭ１からインタリーブ出
力信号１０を列方向にアドレス指定を行って、矢印Ｙ
３，Ｙ４の方向に読み出して行く様子を示しており、破
線ＤＬ１で示す領域が読出しが先となるアドレス領域を
示す説明図である。この図３、図４の両図では、２ポー
トＲＡＭ１が行方向８個、列方向８個の合計６４個のア
ドレス空間を有する構成として仮定している。

【００５０】まず、図３において、送信データ信号７
は、２ポートＲＡＭ１の行方向の「１」，「２」，
「３」，・・・「７」，「８」，「９」，「１０」，・
・・「６３」，「６４」のアドレスに順次書き込まれて
いく。一方、２ポートＲＡＭ１の読出しは、図４に示す
ように、列方向に順次アドレス指定され、「１」，
「９」，「１７」，「２５」，・・・「５７」，
「２」，「１０」，・・・「６３」，［８」，「１
６」，・・・「５６」，「６４」のアドレス順序で読み
出してインタリーブ出力信号が得られる。ただし、この
場合、書込みと読出しの動作が同時に進行するために、
一部のアドレスでは、書込みが行われる前にデータの読
出しが起こる。これについて図５により説明する。

【００５１】この図５は、送信側インタリーブ回路のデ
ータ変換を説明するための送信データ信号７の書込みア
ドレス指定と、インタリーブ出力信号１０の読み出しア
ドレス指定を示すタイミングチャートである。図５
（ａ）に示すように、送信データ信号７はアドレスカウ
ンタ２から２ポートＲＡＭ１に入力される書込みアドレ
ス信号８により、アドレス「１」，「２」，「３」，・
・・「７」，「８」，「９」，「１０」，・・・「６
３」，「６４」と行方向に順次書き込まれる。

【００５２】一方、図５（ｂ）に示すように、インタリ
ーブ出力信号１０は、アドレスカウンタ３から２ポート
ＲＡＭ１に入力される読出しアドス信号９により、列方
向のアドレス「１」，「９」，「１７」，「２５」，・
・・「５７」，「２」，「１０」，・・・「６３」，
［８」，「１６」，・・・「５６」，「６４」から順次
読み出される。このとき、特定のアドレスでは、送信デ
ータの書込みに先立ち、先に読み出されることになる。
たとえば、インタリーブ出力信号１０を図５（ｂ）にお
いて「○」印で囲んで示すように、アドレス「９」を読
み出す場合において、送信データ７は図５（ａ）に示す
ように、まだアドレス「１」，「２」までしか書き込ま
れていない。

【００５３】しかし、必ず１フレーム１回２ポートＲＡ
Ｍ１の各アドレスへ書込みが行われており、結局まだ書
込みされていないアドレスからは前フレームで書き込ま
れた送信データ信号が読み出されたことになる。この図
５（ｂ）においては、インタリーブ出力信号１０の
「○」で囲んだ読出しアドレスが前フレームで書き込ま
れた送信データ信号を読み出すことになる。

【００５４】次に、この第１の実施の形態における受信
側ディインタリーブ回路の動作について、図７〜図１０
を参照して説明する。この動作の説明に際して、図１の
送信側インタリーブ回路で得られたインタリーブ出力信
号１０が図６の受信側ディインタリーブ回路で元のデー
タに並び直せることを説明する。図７はこの受信側ディ
インタリーブ回路の動作を説明するためのタイミングチ
ャートであり、図７（ａ）に示す受信データ信号２７は
図１の送信側インタリーブ回路で得られたインタリーブ
出力信号１０であり、この受信データ信号２７は２ポー
トＲＡＭ２１のデータ入力端子Ｄ−ＩＮに供給される。

【００５５】また、図７（ｂ）に示すように、受信側フ
レーム信号２６が書込み側のアドレスカウンタ２２、読
出し側のアドレスカウンタ２３のそれぞれに入力される
と、この受信側フレーム信号２６が入力されるごとに、
書込み側のアドレスカウンタ２２、読出し側のアドレス
カウンタ２３はカウント内容が初期化される。アドレス
カウンタ２２には図７（ｃ）に示すような受信側クロッ
ク信号２４をインバータ２５で反転して得られた受信側
クロック信号３１が入力され、２ポートＲＡＭ２１の列
方向に順次カウントアップしていく。この受信側クロッ
ク信号３１はインバータ２５により反転されていること
から、半クロック分遅延してカウントアップする。

【００５６】アドレスカウンタ２２と並列して連続動作
する読出し側のアドレスカウンタ２３には、受信側クロ
ック信号２４がそのまま入力される。この受信側クロッ
ク信号を入力することにより、アドレスカウンタ２３は
２ポートＲＡＭ２１のアドレスの行方向に順次カウント
アップしていく。アドレスカウンタ２２が受信側クロッ
ク信号３１をカウントアップすることにより、アドレス
カウンタ２２から図７（ｄ）に示すように書込みアドレ
ス信号２８を２ポートＲＡＭ２１のライト端子Ｗに出力
する。

【００５７】これにより、２ポートＲＡＭ２１は、デー
タ入力端子Ｄ−ＩＮに入力される受信データ信号２７を
図７（ａ）に示すように、フレームＡ１〜Ｄ１ごとに列
方向に順次書き込みを行う。また、アドレスカウンタ２
３が受信側クロック信号２５のカウントアップをするこ
とにより、アドレスカウンタ２３から図７（ｅ）に示す
ように読出しアドレス信号２９を２ポートＲＡＭ２１の
リード端子Ｒに出力して、行方向に順次読出しを行う。
この２ポートＲＡＭ２１への受信データ信号の書込み
と、読出しによるデータ並び替え動作について図８〜図
１０を参照して説明する。

【００５８】この説明に際し、説明を簡易にするため
に、受信側ディインタリーブ回路の２ポートＲＡＭ２１
も８行、８列のアドレス空間で構成されていると仮定す
る。図８は、書込み側のアドレスカウンタ２２の書込み
アドレス信号２８により２ポートＲＡＭ２１を矢印Ｙ
５，Ｙ６で示すように、列方向にアドレス指定して受信
データ信号２７を書き込む場合の説明図であり、列方向
に「１」，「９」，「１７」，・・・，「５８」，
「３」，・・・，［５６」，「６４」と順次アドレス指
定して書き込む。この、図８における点線ＤＬ２で包囲
する領域は前フレームの受信データ信号を書き込むアド
レス領域を示している。

【００５９】また、図９は読出し側のアドレスカウンタ
２３の読出しアドス信号２９により２ポートＲＡＭ２１
を矢印Ｙ７，Ｙ８で示すように、行方向にアドレス指定
して受信データ信号を読み出す場合の説明図であり、行
方向に「１」，「２」，「３」，・・・，［８」，
「９」，・・・，「１６」，「１７」，・・・，「６
３」，「６４」と順次アドレス指定して読み出す。この
図９における点線ＤＬ３で包囲する領域は読出し先とな
るアドス領域を示している。

【００６０】さらに、図１０は受信データ信号２７の書
き込みアドレス指定とディインタリーブ出力信号３０の
読み出しアドレス指定の関係を示すタイミングチャート
である。この図１０（ａ）に示すように、アドレスカウ
ンタ２２から出力される書込みアドレス信号２８によ
り、受信データ信号２７は前述のようにアドレス
「１」，「９」，「１７」，・・・，「５８」，
「３」，・・・，［５６」，「６４」の順に順次列方向
に書き込まれる。しかし、この書込み動作よりも、読出
し動作の方が半クロック分進んでいるため、たとえば、
アドレス「１」において、２ポート２１に受信データ２
７が書き込まれる前に、前に書き込まれた受信データが
アドレスカウンタ２３により先に読み出されることにな
る。

【００６１】受信側ディインタリーブ回路においても、
１フレームに１度だけ各アドレスへ受信データ２７が書
き込まれているため、アドレス「１」からは、１フレー
ム前に書き込まれた受信データ信号が読み出されること
になる。同様に、アドレス「２」，「３」，「８」から
も１フレーム前に書き込まれている受信データ信号が読
み出される。図９において、アドレス「１」，「１
０」，「１９」，・・・「５５」，［６４」の対角線上
を含む右上半分のアドレス領域、すなわち、点線ＤＬ３
で包囲された領域で、１フレーム前の受信データ信号を
読み出すことになる。

【００６２】また、アドレス「９」においては、同一フ
レーム内でアドレスカウンタ２２の書込みアドレス信号
２８で書き込んだ受信データ信号をアドレスカウンタ２
３の読出しアドレス信号２９で読み出すことになる。こ
のとき、実際にアドレス「９」に書き込まれている受信
データ信号は、図１の送信側インタリーブ回路から出力
されるインタリーブ出力信号１０であり、図図５（ｂ）
に示したインタリーブ出力信号１０におけるアドレス
「９」から読み出した１フレーム前の受信データ信号で
ある。結局、２ポートＲＡＭ２１から読み出されるディ
インタリーブ出力信号３０として、アドレス「９」から
も１フレーム前の受信データ信号が読み出されることに
なる。

【００６３】図１０は受信側ディインタリーブ回路のデ
ータ変換を説明するための受信データ信号２７の書込み
アドレス指定と、ディインタリーブ出力信号３０の読出
しアドレス指定を示すタイミングチャートである。この
図１０（ａ）に示す受信データ信号２７において、１フ
レーム前の受信データ信号が書き込まれるアドレスを
「○」印で囲ってあるが、図８で説明すると、同フレー
ム内で読出しを行う左下半分のアドレス領域、すなわ
ち、図８における点線ＤＬ２で示す領域のすべてがこれ
に相当する。

【００６４】したがって、２ポートＲＡＭ２１から出力
されるディインタリーブ出力信号３０は１フレーム遅れ
て送信側インタリーブ回路の送信データ信号を復元する
ことになる。また、インタリーブ回路の目的は、伝送路
上で生じる連続バースト誤りをデータ並べ替えにより分
散させることであるが、図１０（ｂ）の斜線で示すよう
に、ディインタリーブ出力信号３０として誤りデータを
１行分ないしは１フレーム分隔絶することができる。

【００６５】このように、第１の実施の形態のインタリ
ーブ回路により得られる第１の効果は、伝送遅延が送受
合わせて従来の半分の１フレームで済み、同一に遅延時
間制約下で、２倍のフレーム長のデータ並び替えを実現
することができる。これにより、インタリーブ回路出力
の隣接データの並び替え間隔をより広げることができ、
したがって、バースト誤りを分散する効果がある。ま
た、第２の効果としては、送信データ信号および受信デ
ータ信号をそれぞれ並行させるようにしているから、送
信側インタリーブ回路の出力の隣接データの並び替え
に、最大１フレーム長の間隔を実現させることができ
る。この結果、従来よりも長時間のバースト誤りに対し
ても誤り訂正能力の向上を期待できる。

【００６６】なお、上記第１の実施の形態における説明
では、図３〜図５で示したように、１フレームを８行×
８列の６４パルス幅として説明してきたが、任意のｍ
号、ｎ列の２ポートＲＡＭを用いて、ｍ×ｎパルス幅の
フレーム構成のインタリーブ回路が実現できる。この場
合には、データ並び替え間隔の最小値がｍまたはｎ、最
大値がｍ×ｎで、データ並び替えによる伝送遅延は送受
合わせて１フレーム分のｍ×ｎパルス幅となる。バース
ト誤りの分散効果を高めるには、なるべくｍ＝ｎとなる
ように設計するのがよい。

【００６７】次に、この発明の第２の実施の形態につい
て説明する。前記第１の実施の形態におけるメモリが２
ポートＲＡＭを用いているのに対して、この第２の実施
の形態では、メモリとして、１ポートＲＡＭを用いてい
る場合である。この１ポートＲＡＭを用いることによ
り、１ポートＲＡＭに対するデータの書込みと読出しを
書込み／読出し切替え端子で行わなけらばならないの
で、その切替えのためにアドレスセレクタを設けてい
る。図１１はこの第２の実施の形態における送信側イン
タリーブ回路の構成を示すブロック図であり、図１２は
この第２の実施の形態における受信側ディインタリーブ
回路の構成を示すブロック図である。

【００６８】まず、図１１の送信側インタリーブ回路の
構成から説明する。１ポートＲＡＭ４１のデータ入力端
子Ｄ−ＩＮには、送信データ信号４７が入力されるよう
になっており、書込み／読出し切替え端子Ｗ／Ｒには、
送信側クロック信号４４が入力されるようになってお
り、この送信側クロック信号が書込み／読出し切替え端
子Ｗ／Ｒに入力されると、送信側クロック信号４４の極
性に応じて書込みモードと読出しモードとを切り換える
ようになっている。この送信側クロック信号４４は書込
み側のアドレスカウンタ４２にも入力されるようになっ
ており、また、送信側クロック信号４４はインバータ４
５により反転されて半クロック分遅延して送信側クロッ
ク信号５１として読出し側のアドレスカウンタ４３に入
力されるようになっている。

【００６９】両アドレスカウンタ４２，４３には、同時
に各フレーム初めごとに送信側フレーム信号４６が入力
されるようになっており、この送信側フレーム信号４６
が入力されるごとに、両アドレスカウンタ４２，４３の
カウント内容が初期化され、新たに各フレームごとにア
ドレスのカウントを開始するようになっている。 この
場合、アドスカウンタ４２は１ポートＲＡＭ４１の行方
向のアドレスのカウントアップを行い、アドレスカウン
タ４３は１ポートＲＡＭ４１の列方向のアドレスのカウ
ントアップを行うようになっている。

【００７０】アドレスカウンタ４２からは、行方向のア
ドレスのカウントを行って行方向カウンタ出力５２をア
ドレスセレクタ４８に出力するようになっている。アド
レスカウンタ４３は、列方向のカウントを行って列方向
カウンタ出力５３をアドレスセレクタ４８に出力するよ
うになっている。アドレスカウンタ４８は送信側クロッ
ク信号４４の極性に応じて、行方向カウンタ出力５２と
列方向カウンタ出力５３のどちらかを選択して１ポート
ＲＡＭ４１のアドレス入力端子ＡＤＲ−ＩＮにアドレス
信号４９を送出するようになっている。１ポートＲＡＭ
４１のアドレス入力端子ＡＤＲ−ＩＮに行方向カウンタ
出力５２に対応するアドレス信号４９が入力されると、
１ポートＲＡＭ４１のデータ入力端子Ｄ−ＩＮから送信
データ信号４７を書き込み、かつアドレス入力端子ＡＤ
Ｒ−ＩＮに列方向カウンタ出力５３に対応するアドレス
信号４９が入力されると、１ポートＲＡＭ４１のデータ
出力端子Ｄ−ＯＵＴからインタリーブ出力信号５０が出
力されるようになっている。

【００７１】次に、第２の実施の形態における受信側デ
ィインタリーブ回路の構成について図１２のブロック図
を参照して説明する。この受信側ディインタリーブ回路
においても、メモリとして、１ポートＲＡＭ６１が使用
されている。この１ポートＲＡＭ６１のデータ入力端子
Ｄ−ＩＮには、受信側データ信号６７が入力されるよう
になっている。この受信側データ信号６７は、上記送信
側インタリーブ回路の１ポートＲＡＭ４１のデータ出力
端子Ｄ−ＯＵＴから出力されるインタリーブ出力信号５
０である。

【００７２】書込み側のアドレスカウンタ６２と読出し
側のアドレスカウンタ６３には、各フレームの初めごと
に受信側フレーム信号６６が入力されるようになってい
る。この受信側フレーム信号６６がアドレスカウンタ６
２，６３に入力されると、両アドレスカウンタ６２，６
３はカウント内容を初期化して、それぞれ受信側クロッ
ク信号７１、６４をそれぞれカウントアップするように
なっている。受信側クロック信号７１は受信側クロック
信号６４をインバータ６５で反転して半クロック分遅延
されたクロック信号である。

【００７３】アドレスカウンタ６２は、受信側クロック
信号７１を入力すると、１ポートＲＡＭ６１のアドレス
の列方向に順次カウントアップして、列方向カウンタ出
力７２をアドレスセレクタ６８に出力するようになって
いる。また、アドレスカウンタ６３は受信側クロック信
号６４を入力すると、１ポートＲＡＭ６１のアドレスの
行方向に順次カウントアップして行方向カウンタ出力を
アドレスセレクタ６８に出力するようになっている。こ
のアドレスセレクタ６８と１ポートＲＡＭ６１の書込み
／読出し切替え端子Ｗ／Ｒには、インバータ６５から出
力される受信側クロック信号７１が入力されるようにな
っている。

【００７４】この受信側クロック信号７１の極性に応じ
て１ポートＲＡＭ６１の書込み／読出し切替え端子Ｗ／
Ｒは受信データ信号６７の書込みと読出しとの切替えを
行い、かつアドレスセレクタ６８はこの受信側クロック
信号７１の極性に応じてアドレスカウンタ６２から出力
される列方向カウンタ出力７２と、アドレスカウンタ６
３から出力される行方向カウンタ出力７３とを切り換え
て、１ポートＲＡＭ６１のアドレス入力端子ＡＤＲ−Ｉ
Ｎにアドレス信号６９を出力するようになっている。１
ポートＲＡＭ６１はアドレス信号６９に応じて、受信デ
ータ信号６７の書込みと、読出しとを受信クロック信号
７１の極性に応じて交互に読み出して、ディインタリー
ブ出力７０を出力するようになっている。

【００７５】次に、以上のように構成された第２の実施
の形態の動作について説明する。まず、図１１に示した
送信側インタリーブ回路の動作から図１３のタイミング
チャートを参照して説明する。図１３（ａ）に示すよう
に、送信データ信号４７はフレームＡ，Ｂ単位で１ポー
トＲＡＭ４１に書き込まれるが、その書込みに際して、
まず、図１３（ｂ）に示すように、送信側フレーム信号
４６が各フレームＡ，Ｂの初めにアドレスカウンタ４
２，４３に入力される。アドレスカウンタ４２，４３に
この送信側フレーム信号４６が入力されることにより、
そのカウント内容が初期化され、新たな送信側クロック
信号のカウントを開始する。

【００７６】この場合、アドレスカウンタ４２には、図
１３に示すように、送信側クロック信号４４が入力さ
れ、この送信側クロック信号４４を送信側フレーム信号
４６の入力と同時に１ポートＲＡＭ４１の行方向のアド
レス順に順次カウントアップして、図１３（ｄ）に示す
ように、行方向の書込み用のアドレス指定を行うための
行方向カウンタ出力５２をアドレスセレクタ４８に出力
する。また、送信側クロック信号４４はインバータ４５
で反転されて、この送信側クロック信号４４の半クロッ
ク分遅延した送信側クロック信号５１がアドレスカウン
タ４３に入力される。これにより、アドレスカウンタ４
３は送信側フレーム信号の入力された時点から送信側ク
ロック信号４４の半クロック分遅延した送信側クロック
信号５１のカウントを開始して、１ポートＲＡＭ４１の
列方向に順次カウントアップして、１ポートＲＡＭ４１
の列方向に送信データ信号の読出しを行うための列方向
カウンタ出力５３を図１３（ｅ）に示すように、アドレ
スセレクタ４８に出力する。

【００７７】このアドレスッセレクタ４８には、送信側
クロック信号４４も入力されていると同時に、この送信
側のクロック信号４４は１ポートＲＡＭ４１の書込み／
読出し切替え端子Ｗ／Ｒにも入力される。したがって、
書込み／読出し切替え端子Ｗ／Ｒに送信側クロック信号
４４が入力されるごとに、送信側クロック信号４４の極
性を反転するごとに、１ポートＲＡＭ４１は図１３
（ｈ）に示すように、動作モード書込み｛図１３（ｈ）
では、Ｗで表示｝と、読出しモード｛図１３（ｈ）で
は、Ｒで表示｝が交互に切り換わる。

【００７８】これと同時に、アドレスセレクタ４８は送
信側クロック信号４４の入力ごとに、その極性に応じ
て、行方向カウンタ出力５２と列方向カウンタ出力５３
とを交互に切り換えて、図１３（ｆ）に示すように、行
方向の書込みと列方向の読出しとを交互に行うための行
方向と列方向のアドレス指定を行うアドレス信号を１ポ
ートＲＡＭ４１のアドレス入力端子ＡＤＲ−ＩＮに送出
する。この結果、１ポートＲＡＭ４１は図１３（ｆ），
図１３（ｇ）からも明らかなように、送信側クロック信
号４４の極性に応じて行方向に送信データ信号４７の書
込みを行い、送信側クロック信号４４の半クロック分遅
延して、その極性が反転するごとに、列方向に読出を行
って、１ポートＲＡＭ４１から図１３（ｈ）に示すよう
にインタリーブ出力信号５０が図１３（ａ）に示すフレ
ームａ，ｂに対応するフレームＡ１，Ｂ１単位で出力さ
れる。このように、この第２の実施の形態における送信
側インタリーブ回路において、１ポートＲＡＭ４１の書
込みと読出しアドレスの指定順序は、第１の実施の形態
における送信側インタリーブ回路の動作の説明の場合に
用いた図３、図４の場合と同様である。

【００７９】次に、第２の実施の形態における受信側デ
ィインタリーブ回路の動作について図１４のタイミング
チャートを参照して説明する。図１１の送信側インタリ
ーブ回路の１ポートＲＡＭ４１から出力されたインタリ
ーブ出力信号５０は図１２における受信側ディインタリ
ーブ回路における図１４（ａ）に示すような受信データ
信号６７となるものである。この受信データ信号６７は
フレームＡ１，Ｂ１単位で１ポートＲＡＭ６１のデータ
入力端子Ｄ−ＩＮに入力される。

【００８０】この受信データ信号６７の１ポートＲＡＭ
６１への書込みと読出しに際しても、まず、図１４
（ｂ）に示すような受信側フレーム信号６６がフレーム
Ａ１，Ｂ１に初めにアドレスカウンタ６２，６３に入力
される。この受信側フレーム信号６６がアドレスカウン
タ６２，６３に入力されるごとにアドレスカウンタ６
２，６３のカウント内容が初期化される。また、アドレ
スカウンタ６２には、図１４（ｃ）に示す受信側クロッ
ク信号６４をインバータ６５で反転して半クロック分遅
延した受信側クロック信号７１が入力され、アドレスカ
ウンタ６３には、直接この受信側クロック信号６４が入
力される。

【００８１】さらに、受信側クロック信号７１はアドレ
スセレクタ６３と１ポートＲＡＭ６１の書込み／読出し
切替え端子Ｗ／Ｒとにも入力される。１ポートＲＡＭ６
１の書込み／読出し切替え端子Ｗ／Ｒに受信側クロック
信号７１が入力されることにより、受信側クロック信号
の極性に応じて１ポートＲＡＭ６１の動作モードが図１
４（ｇ）に示すように、書込み｛図１４（ｇ）にはＷで
表示｝と読出し｛図１４（ｇ）にはＲで表示｝が交互に
変わる。アドレスカウンタ６２に受信側クロック信号７
１が入力することにより、上記受信側フレーム信号６６
の到来ごとにフレームＡ１，Ｂ１単位で受信データ信号
６７を１ポートＲＡＭ６１に列方向に書き込むためのア
ドレス指定を行うべく、カウントアップしていく。フレ
ームＡ１，Ｂ１単位でカウントアップしたアドレスカウ
ンタ６２から図１４（ｄ）に示すように、列方向カウン
タ出力７２をアドレスセレクタ６８に出力する。

【００８２】また、アドレスカウンタ６３に受信側クロ
ック信号６４が入力されることにより、アドレスカウン
タ６３は受信側フレーム信号６６の到来ごとにフレーム
Ａ１，Ｂ１単位で受信データ信号６７を１ポートＲＡＭ
６１に行方向に読み出すためのアドレス指定を行うべ
く、カウントアップしていく。アドレスカウンタ６３は
フレームＡ１，Ｂ１単位でカウントアップするごとに、
図１４（ｅ）に示すように、行方向カウンタ出力７３を
アドレスセレクタ６８に出力する。図１４（ｅ）を図１
４（ｄ）と比較しても明らかなように、行方向カウンタ
出力７３は列方向カウンタ出力７２よりも受信側クロッ
ク信号６４の半クロック分遅延している。

【００８３】アドレスセレクタ６８は、インバータ６５
から出力される受信側クロック信号７１の入力ごとに、
すなわち、受信側クロック信号７１の極性の反転ごと
に、列方向カウンタ出力７２と行方向カウンタ出力７３
とを切り換えて選択することにより、図１４（ｆ）に示
すように、アドレスセレクタ出力、すなわちアドレス信
号６９を１ポートＲＡＭ６１のアドレス入力端子ＡＤＲ
−ＩＮに出力する。このアドレス信号６９は、受信側ク
ロック信号７１の極性に応じて、１ポートＲＡＭ６１の
列方向のアドレス指定を行って受信データ信号の書込み
と、行方向のアドレス指定を行って読出しを交互に繰り
返す。すなわち、図１４（ｆ）と図１４（ｇ）からも明
らかなように、１ポートＲＡＭ６１の書込み／読出し切
替え端子Ｗ／Ｒに受信側クロック信号７１が入力されて
書込みモードと読出しモードとの切替え動作と、１ポー
トＲＡＭ６１の書込みと、読出し動作が対応している。

【００８４】この読出し動作に際して、１ポートＲＡＭ
６１の列方向のアドレスに受信データ信号を書き込む半
クロック前に、１ポートＲＡＭ６１の行方向のアドレス
から受信データ信号の読出しが行われる。このため、前
記第１の実施の形態における図６の受信側ディインタリ
ーブ回路の動作に使用した図８の受信データ信号の書込
み時と、図９の受信データ信号の読出し時の各説明の場
合と同じアドレス指定となるため、１ポートＲＡＭ６１
から読み出されるディインタリーブ出力信号７０は、イ
ンタリーブ変換前のデータ列が１フレーム遅れて復元さ
れる。このように、メモリとして１ポートＲＡＭを用い
ても、インタリーブ回路を実現することができる。

【００８５】

【発明の効果】以上のように、この発明のインタリーブ
回路によれば、送信側インタリーブ回路と、受信側ディ
インタリーブ回路の双方でメモリへのデーアの書込みと
読出しとを同時に進行させるようにしたので、伝送遅延
が送信側インタリーブ回路と、受信側ディインタリーブ
回路の双方合わせて従来の半分の１フレーム分に短縮す
ることができる。また、送信側インタリーブ回路と受信
側ディインタリーブ回路の双方でメモリへのデーアの書
込みと読出しとの同時進行にともない、前フレームデー
タを含むデータの並替えができ、従来の１行ないし１列
分のデータ分散に比較して最大１フレーム分の分散間隔
を得ることができ、長時間のバーストの誤りに対する訂
正能力が向上する。

【図面の簡単な説明】

【図１】この発明のインタリーブ回路の第１の実施の形
態における送信側インタリーブ回路の構成を示すブロッ
ク図である。

【図２】図１の送信側インタリーブ回路の動作を説明す
るためのタイミングチャートである。

【図３】図１の送信側インタリーブ回路のメモリの行方
向への送信データ信号の書込みの説明図である。

【図４】図１の送信側インタリーブ回路のメモリの列方
向にインタリーブ出力信号の読出しの説明図である。

【図５】図１の送信側インタリーブ回路の送信データ信
号に対するインタリーブ出力信号へのデータ変換を説明
するためのタイミングチャートである。

【図６】この発明のインタリーブ回路の第１の実施の形
態における受信側ディインタリーブ回路の構成を示すブ
ロック図である。

【図７】図６の受信側ディインタリーブ回路の動作を説
明するためのタイミングチャートである。

【図８】図６の受信側ディインタリーブ回路のメモリの
列方向への受信データ信号の書込みの説明図である。

【図９】図６の受信側ディインタリーブ回路のメモリの
行方向にディインタリーブ出力信号の読出しの説明図で
ある。

【図１０】図６の受信側ディインタリーブ回路の送信デ
ータ信号に対するインタリーブ出力信号へのデータ変換
を説明するためのタイミングチャートである。

【図１１】この発明のインタリーブイ回路の第２の実施
の形態における送信側インタリーブ回路の構成を示すブ
ロック図である。

【図１２】この発明のインタリーブイ回路の第２の実施
の形態における受信側インタリーブ回路の構成を示すブ
ロック図である。

【図１３】図１１の送信側インタリーブ回路の動作を説
明するためのタイミングチャートである。

【図１４】図１２の受信側ディインタリーブ回路の動作
を説明するためのタイミングチャートである。

【図１５】従来のインタリーブ回路における送信側イン
タリーブ回路の構成を示すブロック図である。

【図１６】図１５の送信側インタリーブ回路の動作を説
明するためのタイミングチャートである。

【図１７】従来のインタリーブ回路における受信側イン
タリーブ回路の構成を示すブロック図である。

【図１８】図１７の受信側インタリーブ回路の動作を説
明するためのタイミングチャートである。

【符号の説明】

１，２１……２ポートＲＡＭ、２，３，２２，２３，４
２，４３，６２，６３……アドレスカウンタ、５，２
５，４５，６５……インバータ、４８，５８……アドレ
スセレクタ、４１，６１……１ポートＲＡＭ。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 フレームごとに送信データ信号の書込み
   と読出しを行う第１のメモリと、 前記送信側フレーム信号ごとに初期化され、送信側クロ
   ック信号をカウントして前記第１のメモリのアドレスの
   行方向に順次前記送信データ信号を書き込む第１のアド
   レスカウンタと、 前記第１のアドレスカウンタと並列的に連続動作して前
   記送信側フレーム信号ごとに初期化され、前記第１のア
   ドレスカウンタに供給される前記送信側クロック信号よ
   りも半クロック遅れた送信側クロック信号をカウントし
   て前記第１のメモリのアドスの列方向に順次送信データ
   信号を読み出してインタリーブ出力信号を出力させる第
   ２のアドレスカウンタと、を備える送信側インタリーブ
   回路と；フレームごとに受信データ信号の書き込みと読
   出しを行う第２のメモリと、 受信側フレーム信号ごとに初期化され、受信側クロック
   信号よりも半クロック遅れたタイミングでこの遅れた受
   信クロック信号をカウントして前記第２のメモリのアド
   レスの列方向に順次前記受信データ信号を書き込む第３
   のアドレスカウンタと、 前記第３のアドレスカウンタと並列的に連続動作して前
   記フレーム信号ごとに初期化され、前記受信側クロック
   信号をカウントして前記第２のメモリから行方向に順次
   前記受信データ信号を読み出してディインタリーブ出力
   信号を出力させる第４のアドレスカウンタと、を備える
   受信側ディインタリーブ回路と；を有することを特徴と
   するインタリーブ回路。
2. 【請求項２】 前記第１のメモリは、前記送信データ信
   号の書込み用と送信データ信号の読出し用の２ポートを
   有する２ポートＲＡＭであり、かつ前記第２のメモリ
   は、前記受信データ信号の書込み用と受信データ信号の
   読出し用の２ポートを有する２ポートＲＡＭであること
   を特徴とする請求項１記載のインタリーブ回路。
3. 【請求項３】 前記第２のアドレスカウンタは、第１の
   インバータにより前記送信側クロック信号を反転させて
   前記送信側クロック信号よりも半クロック遅れたタイミ
   ングで前記第１のメモリのアドレスを列方向に順次指定
   するようにカウントして前記第１のメモリから送信デー
   タ信号を読み出してインタリーブ出力信号を出力させる
   ことを特徴とする請求項１記載のインタリーブ回路。
4. 【請求項４】 前記第３のアドレスカウンタは、第２の
   インバータにより前記受信側クロック信号を反転させて
   前記受信側クロック信号よりも半クロック遅れたタイミ
   ングで前記第２のメモリのアドレスを列方向に順次指定
   するようにカウントして前記受信データ信号を前記第２
   のメモリに書き込むことを特徴とする請求項１記載のイ
   ンタリーブ回路。
5. 【請求項５】 前記第１のメモリは、行方向にｍ個、列
   方向にｎ個の合計（ｍ×ｎ）個のアドレス空間（ｍ，ｎ
   は自然数）を有することを特徴とする請求項２〜４のい
   ずれか１項記載のインタリーブ回路。
6. 【請求項６】 前記第２のメモリは、行方向にｎ個、列
   方向にｍ個の合計（ｎ×ｍ）個のアドレス空間を有する
   ことを特徴とする請求項２〜４のいずれか１項記載のイ
   ンタリーブ回路。
7. 【請求項７】 前記第１のメモリおよび第２のメモリ
   は、それぞれ行方向のｍ個とｎ個、列方向のｎ個とｍ個
   が同じ数であることを特徴とする請求項５記載のインタ
   リーブ回路。
8. 【請求項８】 前記フレームは、ｍ×ｎパルス幅のフレ
   ーム構成であることを特徴とする請求項２〜６のいずれ
   か１項記載のインタリーブ回路。
9. 【請求項９】 送信側クロック信号の極性に対応して極
   性が変化する書込み／読出し選択切替え信号に応じてフ
   レームごとに送信データ信号の書込みと読出しを行う第
   ３のメモリと、 前記送信側フレーム信号ごとに初期化され、送信側クロ
   ック信号を前記第３のメモリのアドレスの行方向にカウ
   ントする第５のアドレスカウンタと、 前記第５のアドレスカウンタと並列的に連続動作して前
   記送信側フレーム信号ごとに初期化され、前記第５のア
   ドレスカウンタに供給される前記送信側クロック信号よ
   りも半クロック遅れたタイミングで前記第３のメモリの
   アドレスの列方向にカウントアップする第６のアドレス
   カウンタと、 前記書込み／読出し選択切替え信号の極性に応じて前記
   第５のアドレスカウンタの出力と前記第６のアドレスカ
   ウンタの出力とを交互に選択して前記第３のメモリにア
   ドレス信号として供給して前記第３のメモリに前記送信
   データ信号への書込みと前記第３のメモリに書き込まれ
   ている送信データ信号を読み出してインタリーブ信号を
   出力させる第１のアドレスセレクタと、を備える送信側
   インタリーブ回路と；受信側クロック信号よりも半クロ
   ック遅れたタイミングで前記受信側クロック信号の極性
   に対応して極性が変化する書込み／読出し選択切替え信
   号に応じてフレームごとに受信データ信号の書き込みと
   読出しを行う第４のメモリと、 受信側フレーム信号ごとに初期化され、受信側クロック
   信号よりも半クロック遅れたタイミングで前記第４のメ
   モリのアドレスの列方向にカウントアップする第７のア
   ドレスカウンタと、 前記第７のアドレスカウンタと並列的に連続動作して前
   記受信側フレーム信号ごとに初期化され、前記受信側ク
   ロック信号のタイミングで前記第４のメモリのアドレス
   の行方向にカウントアップする第８のアドレスカウンタ
   と、 前記書込み／読出し選択切替え信号の極性に応じて前記
   第７のアドレスカウンタの出力と前記第８のアドレスカ
   ウンタの出力とを交互に選択して前記第４のメモリにア
   ドレス信号として供給して前記第４のメモリに前記受信
   データ信号への書込みと前記第４のメモリに書き込まれ
   ている受信データ信号を読み出してインタリーブ信号を
   出力させる第２のアドレスセレクタと、を備える受信側
   ディインタリーブ回路と；を有するインタリーブ回路。
10. 【請求項１０】 前記第３のメモリは、前記送信データ
    信号の書込み用と送信データ信号の読出し用のポートが
    単一の１ポートＲＡＭであり、かつ前記第４のメモリ
    は、前記受信データ信号の書込み用と送信データ信号の
    読出し用のポートが単一の１ポートＲＡＭであることを
    特徴とする請求項９記載のインタリーブ回路。
11. 【請求項１１】 前記第６のアドレスカウンタは、第３
    のインバータにより前記送信側クロック信号を反転させ
    て前記送信側クロック信号よりも半クロック遅れたタイ
    ミングで前記第３のメモリのアドレスを列方向に順次指
    定するようにカウントすることを特徴とする請求項９記
    載のインタリーブ回路。
12. 【請求項１２】 前記第７のアドレスカウンタは、第４
    のインバータにより前記受信側クロック信号を反転させ
    て前記受信側クロック信号よりも半クロック遅れたタイ
    ミングで前記第４のメモリのアドレスを行方向に順次指
    定するようにカウントすることを特徴とする請求項９記
    載のインタリーブ回路。
13. 【請求項１３】 前記第３のメモリは、行方向にｍ個、
    列方向にｎ個の合計（ｍ×ｎ）個のアドレス空間（ｍ，
    ｎは自然数）を有することを特徴とする請求項１０〜１
    ２のいずれか１項記載のインタリーブ回路。
14. 【請求項１４】 前記第４のメモリは、行方向にｎ個、
    列方向にｍ個の合計（ｎ×ｍ）個のアドレス空間（ｍ，
    ｎは自然数）を有することを特徴とする請求項１０〜１
    ２のいずれか１項記載のインタリーブ回路。
15. 【請求項１５】 前記第３のメモリおよび第４のメモリ
    は、それぞれ行方向のｍ個と列方向のｎ個、列方向のｎ
    個とｍ個が同じ数であることを特徴とする請求項１４記
    載のインタリーブ回路。
16. 【請求項１６】 前記フレームは、ｍ×ｎパルス幅のフ
    レーム構成であることを特徴とする請求項１０〜１４の
    いずれか１項記載のインタリーブ回路。