JPH0974361A - 変復調装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を抑えつつ、フレームフォーマット
の変更が自由にできる変復調装置を提供すること。 【解決手段】 フレームフォーマット情報及びデータ入
出力順情報を格納する情報格納手段と、入力データに同
期したクロック信号に基づいて入力データの書込アドレ
スを指定する書込アドレスＷ指定手段Ａと、この書込ア
ドレスＷに対する読出アドレスＲを指定する読出アドレ
ス指定手段Ｂと、書込アドレス指定手段Ａ及び読出アド
レス指定手段Ｂにより指定されたアドレスＷ，Ｒに基づ
いてデータの書き込み及び読み出しを同時に行うメモリ
手段Ｍと、情報格納手段に格納された各情報に基づいて
メモリ手段Ｍに入力データを出力し、書込アドレス指定
手段Ａに対して送信要求信号を出力する制御手段とを備
えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、衛星通信
等において利用されるディジタル通信方式の変復調装置
の分野に関する。

【０００２】

【従来の技術】ディジタルデータ通信における誤り訂正
符号としては、ブロック符号や畳み込み符号等が用いら
れている。これは、送信しようとするディジタル情報の
ベースバンド信号を入力し、誤り訂正符号による符号化
を行うものであり、最初に、送信しようとするディジタ
ル信号に対してスペクトラム拡散を行い、ＰＭ変調等に
よりＩＦ信号を生成する。そして、受信したＩＦ信号を
復調してスペクトル逆拡散を行い、ベースバンドの信号
を得る。この信号を復号化することにより誤りを訂正
し、得られたディジタル情報を出力する。

【０００３】しかし、これらの符号による誤り訂正は、
一般に、ランダムに発生するビット誤りについては訂正
可能であるが、数ビット連続したバースト誤りには対応
できない。このようなバースト誤りに対応するために変
復調装置が用いられる。変復調装置では、変調側で予め
データの伝送順序を入れ替えておき、復調側では、変調
側の逆の手順で元に戻す。このような操作により、回線
上でバースト誤りが発生しても復調側でデータを元の順
序に戻す際に、広い範囲に誤りが分散してしまうので、
多数のビット誤りと同様に扱うことができ、ビット誤り
を訂正することができる。

【０００４】従来、変復調装置に用いられるインターリ
ーブ回路の一例としては、図６に示すような回路があ
る。図６は従来のインターリーブ回路の概略構成を示す
ブロック図である。図６において、インターリーブ回路
１は、フレームカウンタ２、アドレスカウンタ３，４
（４ａ，４ｂ）、データセレクタ５（５ａ，５ｂ）、メ
モリ６（６ａ，６ｂ）、セレクタ７から構成されてい
る。

【０００５】フレームカウンタ２は、データセレクタ５
及びセレクタ７に対してセレクタ制御信号を出力するも
のであり、後述するように、２系統の出力Ａ，Ｂを有し
ている。アドレスカウンタ３は、メモリ６のアドレスを
行方向に順次指定するものであり、アドレスカウンタ４
ａは、メモリ６のアドレスを列方向に１列おきに奇数列
のみ順次指定し、アドレスカウンタ４ｂは、メモリのア
ドレスを列方向に１列おきに偶数列のみ順次指定するも
のである。

【０００６】データセレクタ５ａ，５ｂは、どのアドレ
スカウンタ３，４の信号でアドレスの指定を行うかを決
めるものであり、メモリ６ａ，６ｂは、送信データの書
き込み及び読み出しを行うためのものである。セレクタ
７は、アンドゲート８，９及びオアゲート１０からな
り、メモリ６ａ，６ｂから読み出したデータを多重化し
て出力するものである。

【０００７】以上の構成において、インターリーブ次数
（変復調装置によってＲＡＭから読み出す列方向のビッ
ト数）が６４ビットで、フレームビット長が４０９６ビ
ット（＝６４×６４ビット）である場合を例に採り、図
７〜図１１に基づいて動作例を説明する。

【０００８】図７は、図６におけるインターリーブ回路
のデータマトリクスを示す図、図８は、インターリーブ
回路における各部からの出力信号のタイミングチャート
であり、図９は、変復調装置（インターリーブ回路）お
ける入出力データのフレームフォーマット図である。イ
ンターリーブ回路１における送信要求は、入力データが
入力されたときだけ“Ｈ”となり、送信要求が“Ｈ”の
ときのみ、フレームカウンタ２及びアドレスカウンタ
３，４が動作する。これらのカウンタ２〜４は送信クロ
ック信号と同期してカウント動作を行うが、このときフ
レームカウンタ２は、図８に示すような制御信号Ａ，Ｂ
を出力する。

【０００９】そして、アドレスカウンタ３は、図７に示
すデータマトリクスの行方向を、また、アドレスカウン
タ４ａ，４ｂは、それぞれ列方向の奇数番目あるいは偶
数番目をカウントアップする。また、データセレクタ５
ａ，５ｂは、フレームカウンタからの出力信号によっ
て、３つあるうちのどのアドレスカウンタ３，４ａ，４
ｂによりメモリ６ａ，６ｂに対してアドレス指定するか
を選択し、メモリ６ａ，６ｂは、共に同じ行×行のメモ
リセルアレイを有し、送信データの２フレームのビット
数以上のメモリ容量を有するＲＡＭからなり、符号化さ
れた送信データを入力する。

【００１０】メモリ６ａ，６ｂに対するデータの読み出
し・書き込み（以下、Ｒ／Ｗ）制御は、図８に示すよう
に、まず、１行目から順に行方向にデータを書き込み、
次に奇数列を列方向に、最後に偶数列を列方向にデータ
を読み出すというサイクルで行われる。各メモリ６ａ，
６ｂから読み出されたデータは、セレクタにて多重化す
ることにより、読み出しの行われている方のメモリのデ
ータが外部に出力される。

【００１１】図１０は、変復調装置におけるデインター
リーブ回路のデータマトリクスを示す図、図１１は、デ
インターリーブ回路における各部からの出力信号のタイ
ミングチャートである。インターリーブ回路１と組み合
わせて使用するデインターリーブ回路１Ｄのブロック図
は、図６に示すインターリーブ回路のものとほぼ同じで
あるが、この場合、アドレスカウンタ３，４の動作はイ
ンターリーブ回路１に対して行と列とを入れ替えたもの
となる。

【００１２】図１２は、図６に示すインターリーブ回路
１に対し、さらに２倍の長さのバースト誤りに対応でき
るようにした他のインターリーブ回路１’の概略構成を
示すブロック図である。図６に示すインターリーブ回路
１では、列方向の読み出し順が奇数番目，偶数番目と２
分割されていたのに対し、本例でのインターリーブ回路
１’は、列方向の読み出し順を４分割して読み出すよう
にしたものである。これによって、本例では、図６のイ
ンターリーブ回路１と比較して読み出し速度を高めるこ
とができる。なお、図１３は、図１２のインターリーブ
回路１のデータマトリクスである。

【００１３】図１４〜図１６は、畳み込み符号に対する
インターリーブ方式として、前述の例とはまったく異な
るフレームフォーマットを有する（ｍ，ｎ）ＰＣＩ（Pe
riodic Convolutional Interleaving）という方式の変
復調装置の動作原理を示す。図１４は、ＰＣＩ方式のイ
ンターリーブ回路１”の原理図、図１５は、ＰＣＩ方式
のデインターリーブ回路１Ｄ”の原理図であり、図１６
は、インターリーブ回路１”の出力データのフレームフ
ォーマット図である。

【００１４】図１４に示すインターリーブ回路１”は、
カバーシーケンス発生器１１、一対の切替器１２（１２
ａ，１２ｂ）、複数個（この場合、３０個）の遅延素子
１３から構成され、一方、図１５に示すデインターリー
ブ回路１Ｄ”は、カバーシーケンス発生器１１’、一対
の切替器１２’（１２ａ’，１２ｂ’）、インターリー
ブ回路１”に対応する個数（この場合、３０個）の遅延
素子１３’、復号器１４から構成されている。カバーシ
ーケンス発生器１１は、カバーシーケンスと呼ばれるＰ
Ｎ（擬似雑音）コードとの相関をとるためのものであ
る。切替器１２は、入出力側にそれぞれ１つずつ設けら
れ、常に同一の遅延素子１３を選択するようになってお
り、入力データに同期して切り換えられる。

【００１５】遅延素子１３は、それぞれ遅延量の異なる
３０個のディレイからなり、この切換動作は３０ビット
の周期で行われる。なお、本例でのカバーシーケンス
は、３０ビットの長さを有し、先頭ビットが０遅延（つ
まり、遅延なし）、最終ビットが１１６ビット分の遅延
素子１３に対応するようになっている。すなわち、本例
のインターリーブ回路１”では、入力データは３０ビッ
トを１ブロックとして、各ブロックのｉビット目（ｉ＝
１〜３０）は、必ずｉビット目のカバーシーケンスと相
関がとられることになり、さらに、４（ｉ−１）ビット
分の遅延素子を通過することになる。

【００１６】ここで、インターリーブ回路１”における
カバーシーケンスは、各ブロックの同期をとるためのも
のであり、スペクトラム拡散におけるＰＮコードと同様
に考えることができる。したがって、図１５におけるカ
バーシーケンスとの相関をとっているループもスペクト
ラム拡散のＰＮコード同期ループと同様に考えることが
でき、本例においては、前述のインターリーブ回路１，
１’と同様に、データの順番の並び替えの部分だけを考
えるものとする。つまり、図１４及び図１５に示される
インターリーブ及びデインターリーブの動作のうち、切
替器１２及び遅延素子１３の部分の動作を考えることに
する。

【００１７】図１４のインターリーブ回路１”の出力デ
ータのフレームフォーマットを図１６に示す。このよう
に、インターリーブ回路１”では、図１６に示す１２０
ブロック（＝３６００ビット）から構成される出力デー
タのまとまりを１フレームとして考えることができる。
なお、図１５に示すデインターリーブ回路１Ｄ”の動作
は、最終段で復号器１４により復号化される以外は、イ
ンターリーブ回路１”の動作順序を逆にしたものであ
る。

【００１８】

【発明が解決しようとする課題】しかしながら、図６〜
図１１に示すインターリーブ回路（デインターリーブ回
路）にあっては、その構成上、メモリ６の容量に余裕が
ある限り、インターリーブの次数（列の大きさ）や行の
大きさは、アドレスカウンタ３，４の周期を変えること
により変更可能であるが、図１２，１３に示す例のよう
に、Ｒ／Ｗパターンの変更や、図１４〜図１６に示す例
のように、データマトリクス（正確には、フレームフォ
ーマット）を変更する場合には、回路設計を完全に変更
する必要があるという問題点があった。

【００１９】また、図１４〜図１６に示すインターリー
ブ回路（デインターリーブ回路）にあっては、図６〜図
１１に示すインターリーブ回路（デインターリーブ回
路）と比較して回路規模が増大するという問題点があっ
た。さらに、前述のすべての変復調装置において、イン
ターリーブ回路及びデインターリーブ回路を別のものと
して設計することが生じる場合があるという問題点もあ
った。

【００２０】本発明の課題は、上記問題点を解消し、回
路規模を抑えつつ、フレームフォーマットの変更が自由
にでき、インターリーブ回路及びデインターリーブ回路
を共通に設計可能な変復調装置を提供することにある。

【００２１】

【課題を解決するための手段】本発明の変復調装置は、
ディジタルデータ通信における誤り訂正符号を用いる変
復調装置において、少なくともインターリーブ出力信号
のフレームフォーマット情報及びデータマトリクス上の
データ入出力順の情報を格納する情報格納手段と、入力
データと同期したクロック信号に基づいてフレームサイ
ズをその周期としてカウントし、入力データの書込アド
レス（または読出アドレス）を指定する書込アドレス指
定手段（または読出アドレス指定手段）と、前記書込ア
ドレス指定手段（または読出アドレス指定手段）により
指定される書込アドレス（または読出アドレス）に対
し、そのとき読み出すべきデータの読出アドレス（また
は書き込むべきデータの書込アドレス）を指定する読出
アドレス指定手段（または書込アドレス指定手段）と、
前記書込アドレス指定手段及び前記読出アドレス指定手
段により指定されたアドレスに基づいてデータの書き込
み及び読み出しを同時に行うメモリ手段（例えば、デュ
アルポートＲＡＭ（Random Access Memory））と、前記
情報格納手段に格納されたフレームフォーマット情報及
びデータ入出力順の情報に基づいて前記メモリ手段に入
力データを出力するとともに、前記書込アドレス指定手
段（または読出アドレス指定手段）に対して送信要求信
号を出力する制御手段と、を備えるように構成してい
る。

【００２２】この場合、前記書込アドレス指定手段及び
前記読出アドレス手段は、アドレスカウンタより構成
し、出力タイミングを調整するために、その出力にバイ
アスをかけるバイアス発生回路を設けることが有効であ
る。

【００２３】

【発明の実施の形態】以下、本願発明の一実施形態を図
面に基づいて説明する。図１は、本発明の変復調装置の
概略構成を示すブロック図である。図１に示すように、
本発明の変復調装置１ａは、大別して、図示しない情報
格納手段となるＲＯＭ（Read Only Memory）と、書込ア
ドレス指定手段となるアドレスカウンタＡと、読出アド
レス指定手段となるアドレスカウンタＢと、メモリ手段
となるデュアルポートＲＡＭ（以下、デュアルポートメ
モリという）Ｍと、図示しない制御手段となるＣＰＵ
（Central Processing Unit ）を含む制御部とから構成
されている。

【００２４】ＲＯＭは、変復調装置１ａにおけるインタ
ーリーブ出力信号のフレームフォーマット情報や、デー
タマトリクス上のデータ入出力順の情報等を格納する半
導体メモリであり、また、制御部の実行プログラムや各
種データ等もファームウェアとして格納している。アド
レスカウンタＡは、入力データと同期したクロック信号
に基づいて、ＲＯＭ内に格納されたフレームフォーマッ
トのフレームサイズを周期としてクロック信号を昇順に
カウントし、デュアルポートメモリＭに対する入力デー
タの書込アドレスＷを指定するものであり、一方、アド
レスカウンタＢは、アドレスカウンタＡによって指定さ
れる書込アドレスＷに対し、デュアルポートメモリＭに
おける読み出すべきデータの読出アドレスＲを指定する
カウンタである。

【００２５】デュアルポートメモリＭは、データの並べ
替えに必要となるフレーム数以上の記憶容量をもつＲＡ
Ｍであり、入出力アドレスを別々に指定することによ
り、リード／ライト（読み書き，以下、Ｒ／Ｗ）を同時
に行うことができるメモリである。制御部は、ＲＯＭに
格納されたフレームフォーマット情報及びデータ入出力
順の情報に基づいてデュアルポートメモリＭに対して入
力データを出力するとともに、アドレスカウンタＢに対
して送信要求信号を出力するものであり、この送信要求
信号は、入力データとして、データの入力があるときだ
け“Ｈ”となり、アドレスカウンタＡは、このときだけ
動作する。

【００２６】図２は、図１に代わる本発明の変復調装置
の概略構成を示すブロック図であり、図２の実施形態に
示すように、２つのアドレスカウンタＡ，Ｂの働きを入
れ替えた変復調装置１ｂを考えることもできる。

【００２７】この場合、昇順にカウントしているアドレ
スカウンタＡ’で、読出アドレスＲを指定し、アドレス
カウンタＢ’により読出アドレスＲが指定されたときの
書込アドレスＷを決めるようになっている他は、図１に
示す変復調装置１ａと同様である。

【００２８】次に上述実施形態の適用例を図３〜図５を
参照して説明する。まず、図６に示すインターリーブ回
路１に対応して図９のフレームフォーマットを得る場合
を考える。図３は、デュアルポートメモリのメモリイメ
ージ及び１フレーム当りのメモリイメージを示す。図１
に示す変復調装置１ａのブロック図の回路を使用したと
き、「Ａ」〜「Ｄ」の４フレームを周期に、アドレスカ
ウンタＡをカウントアップした場合のデュアルポートメ
モリＭのメモリイメージは図３（ａ）に示すようなもの
となる。なお、図３（ａ）の状態における各ブロック内
のデータ配置は図７に示す配置と同一配置となる。

【００２９】アドレスカウンタＡにより書込アドレスＷ
を昇順にカウントして入力データを行方向に書き込みな
がらアドレスカウンタＢで指定された読出アドレスＲの
データを読み出すことにより出力データを得る。読出ア
ドレスＲの指定はアドレスカウンタＡでカウントしてい
る１つ前のフレームを、書込アドレスＷと１対１に対応
して列方向に奇数列，偶数列の順にカウントしていった
ときの関係を前述のＲＯＭ等に記録しておき、アドレス
カウンタＢとして使用することによって可能となる。ま
た、このときの送信要求，入力データ，出力データのタ
イミングチャートは図８と同一となる。

【００３０】ここで、図１に示すブロックにより、デイ
ンターリーブ回路を構成する場合について考える。この
場合の入力データは、インターリーブ回路の出力データ
であり、書込アドレスＷは昇順にカウントされるだけな
ので、１フレーム当りのメモリイメージは図３（ｂ）の
ようになる。（なお、全体イメージは、図３（ａ）と同
一） したがって、アドレスカウンタＢにおける書込アドレス
Ｗと読出アドレスＲとの対応のパターンを変更すること
によりデインターリーブ回路が容易に得られることにな
る。

【００３１】次に、図２に示すブロックにより、全く同
じフレームフォーマットのインターリーブ回路及びデイ
ンターリーブ回路を構成する場合を考える。この場合の
構成では、１フレーム当りのメモリイメージが、図１に
示す構成とは反対になり、インターリーブ回路では図３
と同一、デインターリーブ回路では図７と同一のものと
なり、図２におけるアドレスカウンタＢをそのまま用い
ることができる。すなわち、図１に示す構成と図２に示
す構成とにおいて、アドレスカウンタＢを共通にしたと
きには、以下に示すような互いに交換可能な関係が成立
する。

【００３２】「図１に示す構成のインターリーブ回路＝
図２に示す構成のデインターリーブ回路」、「図２に示
す構成のインターリーブ回路＝図１に示す構成のデイン
ターリーブ回路」、但し、実際には４フレームを１周期
とすると、このままの構成では、図１及び図２に示す回
路には多少の違いが生じることになる。

【００３３】図４は、データ入力から出力までのタイミ
ングの違い及び調整を説明するための図である。つま
り、データが入力されてから出力されるまでのディレイ
時間は、図１の構成では、図４（ａ）に示すように１フ
レーム分であるのに対し、図２の構成では、図４（ｂ）
に示すように、３フレーム分かかる。これは、以下に述
べる２つの方法のうち、いずれか一方を用いることで解
決することができる。

【００３４】すなわち、１つ目の方法は、図３（ａ）で
説明した「Ａ」〜「Ｄ」の４つのフレームのすべてを使
わずに、「Ａ」，「Ｂ」の２フレームだけを使うように
アドレスカウンタＡの周期及びアドレスカウンタＢ２の
Ｒ／Ｗタイミングの対応パターンを変更することであ
る。この場合、デュアルポートメモリＭが同時にアクセ
スされるのは２フレームだけとなるが、他の２フレーム
はその間に使われていないため問題はない。このときの
タイムチャートを図４（ｂ）に示す。

【００３５】もう１つの方法は、図４（ｃ）のように、
書き込みの直後にそのフレームを読み出すようにタイミ
ングをシフトする方法であり、これは、図５に示すよう
に、アドレスカウンタＡの出力信号に、バイアス発生回
路Ｃによって必要な分だけバイアスを与えることで対応
可能となる。したがって、この場合には、図７に対して
２フレーム分のバイアスを与えることになる。

【００３６】次に、図１２に示すインターリーブ回路
１’に対応する場合を考える。この場合、ほとんどの部
分が図６に示すインターリーブ回路１の場合と同様に考
えることができる。すなわち、アドレスカウンタＡを２
フレームを周期としてカウントすると、フレームの書き
込み、読み出しのタイムチャートは図４（ｂ）のように
なる。このときの１フレーム当りのメモリイメージは、
図１３と同じになる。そこで、アドレスカウンタＢによ
って書込アドレスＷと読出アドレスＲとの対応を指定す
ることによりインターリーブ回路の出力を得ることがで
きる。デインターリーブ回路については、前述の交換可
能性を利用して図２に示す構成の回路を用いるか、ある
いは、アドレスカウンタＢの書込アドレスＷと読出アド
レスＲとの対応関係を変更することにより実現すること
ができる。

【００３７】次に、図１４に示すインターリーブ回路
１”に対応する場合を考える。図１４に示すインターリ
ーブ回路１”を図２に示す構成により実現した場合、ア
ドレスカウンタＡのカウント周期は１フレーム（３６０
０ビット）でよい。このとき、図１６に示すフレームフ
ォーマットと同じメモリイメージになるような書込アド
レスＷが指定されるようにアドレスカウンタＢを設定す
ると、図１４に示すインターリーブ回路１”と同じ出力
が得られる。一方、デインターリーブ回路は、前述の交
換可能性を利用して得られるが、ＰＣＩ方式では、実際
には３０ビットからなるブロックの同期をとる必要が生
じる。これに対しては、図５に示す回路を用いることに
より、カバーシーケンスの同期系から得られる制御信号
をバイアス発生回路Ｃに入力して、バイアス量を制御す
ることにより同期を確立することができる。

【００３８】以上説明したように、本例では、メモリと
してデュアルポートメモリＭを用いることにより、アド
レス指定制御が簡単になる。また、従来例と比較してメ
モリが１個で済むので、データ出力段においてセレクタ
を省略することができる。また、データマトリクス上の
データの入出力順をファームウェア化することにより、
フレームカウンタ、アドレスカウンタ、データセレクタ
の読み出し順の制御を１つにまとめることができ、ファ
ームウェア（つまり、ＲＯＭへの書き込み内容）を変更
することにより、インターリーブ出力信号のフレームフ
ォーマットを自由に変更することができる。

【００３９】

【発明の効果】以上の説明から明らかなように、本発明
では、従来必要としたフレームカウンタ，アドレスカウ
ンタ，データセレクタ等を省略することができるので、
回路規模を抑えて小型化が可能であり、また、情報格納
手段内の格納情報の変更により、フレームフォーマット
等の変更が自由にできる。さらに、インターリーブ回路
及びデインターリーブ回路を共通設計とすることができ
る。

【図面の簡単な説明】

【図１】本発明の変復調装置の概略構成を示すブロック
図。

【図２】図１と異なる本発明の変復調装置の概略構成を
示すブロック図。

【図３】デュアルポートメモリのメモリイメージ及び１
フレーム当りのメモリイメージを示す図。

【図４】データ入力から出力までのタイミングの違い及
び調整を説明するための図。

【図５】タイミング調整を行う場合の付加回路例を示す
図。

【図６】従来のインターリーブ回路の概略構成を示すブ
ロック図。

【図７】図６のインターリーブ回路のデータマトリクス
を示す図。

【図８】図６のインターリーブ回路における各部からの
出力信号のタイミングチャート。

【図９】変復調装置おける入出力データのフレームフォ
ーマット図。

【図１０】デインターリーブ回路のデータマトリクスを
示す図。

【図１１】デインターリーブ回路における各部からの出
力信号のタイミングチャート。

【図１２】図６と異なる他のインターリーブ回路の概略
構成を示すブロック図。

【図１３】図１２のインターリーブ回路のデータマトリ
クスを示す図。

【図１４】ＰＣＩ方式のインターリーブ回路の原理図。

【図１５】ＰＣＩ方式のデインターリーブ回路の原理
図。

【図１６】インターリーブ回路の出力データのフレーム
フォーマット図。

【符号の説明】

Ａ アドレスカウンタ（書込アドレス指定手段） Ｂ アドレスカウンタ（読出アドレス指定手段） Ｃ バイアス発生回路 Ｍ デュアルポートＲＡＭ（メモリ手段） １ インターリーブ回路 １Ｄ デインターリーブ回路 ２ フレームカウンタ ３ アドレスカウンタ ４（４ａ，４ｂ） アドレスカウンタ ５（５ａ，５ｂ） データセレクタ ６（６ａ，６ｂ） メモリ ７ セレクタ ８，９ アンドゲート １０ オアゲート １１ カバーシーケンス発生器 １２（１２ａ，１２ｂ） 切替器 １３ 遅延素子 １４ 復号器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ディジタルデータ通信における誤り訂正
   符号を用いる変復調装置において、 少なくともインターリーブ出力信号のフレームフォーマ
   ット情報及びデータマトリクス上のデータ入出力順の情
   報を格納する情報格納手段と、 入力データと同期したクロック信号に基づいてフレーム
   サイズをその周期としてカウントし、入力データの書込
   アドレスを指定する書込アドレス指定手段と、 前記書込アドレス指定手段により指定される書込アドレ
   スに対し、そのとき読み出すべきデータの読出アドレス
   を指定する読出アドレス指定手段と、 前記書込アドレス指定手段及び前記読出アドレス指定手
   段により指定されたアドレスに基づいてデータの書き込
   み及び読み出しを同時に行うメモリ手段と、 前記情報格納手段に格納されたフレームフォーマット情
   報及びデータ入出力順の情報に基づいて前記メモリ手段
   に入力データを出力するとともに、前記書込アドレス指
   定手段に対して送信要求信号を出力する制御手段と、 を備えることを特徴とする変復調装置。
2. 【請求項２】 ディジタルデータ通信における誤り訂正
   符号を用いる変復調装置において、 少なくともインターリーブ出力信号のフレームフォーマ
   ット情報及びデータマトリクス上のデータ入出力順の情
   報を格納する情報格納手段と、 入力データと同期したクロック信号に基づいてフレーム
   サイズをその周期としてカウントし、入力データの読出
   アドレスを指定する読出アドレス指定手段と、 前記読出アドレス指定手段により指定される読出アドレ
   スに対し、そのとき書き込むべきデータの書込アドレス
   を指定する書込アドレス指定手段と、 前記読出アドレス指定手段及び前記書込アドレス指定手
   段により指定されたアドレスに基づいてデータの読み出
   し及び書き込みを同時に行うメモリ手段と、 前記情報格納手段に格納されたフレームフォーマット情
   報及びデータ入出力順の情報に基づいて前記メモリ手段
   に入力データを出力するとともに、前記読出アドレス指
   定手段に対して送信要求信号を出力する制御手段と、 を備えることを特徴とする変復調装置。
3. 【請求項３】 前記書込アドレス指定手段及び前記読出
   アドレス手段は、アドレスカウンタより構成され、その
   出力にバイアスをかけるバイアス発生回路を設けること
   で出力タイミングを調整してなることを特徴とする請求
   項１または請求項２記載の変復調装置。