KR100662804B1 - 디인터리빙 장치 - Google Patents

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Abstract

본 발명의 디인터리빙 장치는 디인터리버로 순차적으로 입력된 입력데이터들 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 동적 램에 연속된 주소로 저장하고 동적 램에 저장된 데이터들은 연속된 주소로 출력되어 디인터리빙을 수행함으로써 동일칩 내에 구현된 다른 기능을 갖는 회로에서 요구되는 동적 램 사용시 메모리를 공유하여 사용할 수 있어 칩 면적을 줄일 수 있고, 동적 램의 리드 및 라이트 주소는 연속된 주소를 갖게 되어 버스트 모드를 사용할 수 있어 낮은 동작 주파수를 갖는 동적 램을 사용할 수 있어 소비전력을 낮출 수 있다.
인터리빙, 디인터리빙, 동적 램

Description

디인터리빙 장치{deinterleaver}
도 1은 본 발명의 디인터리빙 장치의 구성도,
도 2a 및 도 2b는 도 1의 동작을 설명하기 위한 개략도,
도 3은 DAB의 경우에 대하여 본 발명의 디인터리빙 장치의 입출력과 디인터리빙 장치의 버퍼와 동적 램과의 데이터 입출력을 설명하기 위한 도면,
도 4는 도 1의 동작을 설명하기 위한 타이밍도이다.
본 발명은 디인터리빙 장치에 관한 것으로, 특히 디인터리빙시 지연된 데이터를 저장하기 위한 저장부를 버스트 모드를 사용할 수 있는 동적 램으로 구현하여 다른 불럭들에서 사용하는 동적 램을 공유할 수 있고, 낮은 동작주파수를 갖는 동적 램을 사용할 수 있는 디인터리빙 장치에 관한 것이다.
일반적으로 무선통신 시스템에서 고속, 고품질의 데이터 서비스를 저해하는 요인은 대체적으로 채널환경에 기인한다. 즉, 무선통신을 위한 채널은 백색잡음 외에도 페이딩에 의해 수신된 신호전력의 변화, 음영, 단말기의 이동 및 빈번한 속도변화에 따른 도플러효과, 타 사용자 및 다중경로 신호들에 의한 간섭 등으로 인해 채널 환경이 자주 변하게 된다.
따라서 무선통신 시스템에서 신뢰성 있는 데이터를 채널을 통해 수신단으로 전송하기 위해 송신단은 시간 인터리빙(time interleaving)을 사용한다.
인터리빙은 페이딩 환경에서 비트들의 손상이 한곳에 집중되지 않고 여러곳으로 분산되도록 한다. 이러한 인터리빙은 인접한 비트들의 랜덤한 페이딩 영향으로 연집에러(burst error)가 발생할 확률을 감소시켜 채널 부호화의 효과를 높여준다.
상기와 같이 연집에러가 발생할 확률을 감소시키도록 송신단의 인터리버는 인터리빙을 수행하여 데이터를 송신하고, 수신단의 디인터리버는 인터리빙된 데이터를 원래의 순서대로 배치하기 위해 디인터리빙(deinterleaving)을 수행한다.
송신단의 인터리버는 상기의 연집에러를 방지하기 위해서 시간 인터리빙을 수행하여 인접한 데이터들에 대해서 서로 다른 지연시간을 주어 출력하며, 수신단의 디인터리버는 디인터리버로 순차적으로 입력된 데이터들은 서로 다른 지연시간을 갖고 있으므로 인터리빙된 원래의 데이터로 복원하기 위해 디인터리버로 순차적으로 입력되는 데이터들을 저장할 메모리가 필요하다.
상기 메모리에 저장하거나 저장된 데이터를 디코더로 출력하기 위해서는 메모리의 주소가 필요하며, 메모리에 저장된 데이터를 디코더로 출력하기 위한 메모리 주소는 연속된 주소를 갖지 않으므로 종래의 디인터리버를 위한 메모리는 리프레시(Refresh) 동작이 필요없는 정적 램(Static Ram:SRAM)을 사용하는 것이 알맞다.
정적 램은 동적 램(Dynamic Ram:DRAM)에 비해서 속도가 빠르고, 리프레시 동작이 불필요하나, 동일한 용량인 경우 동적 램에 비해 칩의 크기가 큰 단점을 가지고 있어, 소형화 측면에서 메모리를 사용하는 경우 대부분 동적 램을 주로 사용하며, 동적 램을 사용하는 경우에는 리프레시 동작에 따라 높은 동작 클럭 주파수가 필요하므로 소비전력이 크기 때문에 메모리를 리드하거나 라이트하는 주소가 연속되어 버스트 모드(burst mode)를 사용하여 낮은 동작 클럭 주파수에서 동작할 수 있어야만 정적 램에 비해서 사용시 유리하다.
따라서 종래의 디인터리빙을 수행하기 위한 디인터리버는 메모리를 리드하거나 라이트하는 주소가 연속적이지 않기 때문에 동적 램을 사용할 수 없고, 정적 램을 사용하여야 하므로 다기능을 갖는 통합칩(Multi Chip Package) 또는 시스템 패키지(System in Package:SIP) 구현시 동적 램을 사용하는 다른 기능의 회로와 디인터리버 기능을 갖는 회로를 동일칩에 구현할때 동적 램의 메모리를 공유할 수 없으므로 비효율적인 문제점을 가지고 있다.
본 발명의 목적은 디인터리버로 순차적으로 입력된 입력데이터들 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 동적 램에 연속된 주소로 저장하고 동적 램에 저장된 데이터들은 연속된 주소로 출력되어 디인터리빙을 수행함으로써 동일칩 내에 구현된 다른 기능을 갖는 회로에서 요구되는 동적 램 사용시 메모리를 공유하여 사용할 수 있어 칩 면적을 줄일 수 있고, 동적 램의 리드 및 라이트 주소는 연속된 주소를 갖게 되어 버스트 모드를 사용할 수 있어 낮은 동작 주파수를 갖는 동적 램을 사용할 수 있어 소비전력을 낮출 수 있는 디인터리빙 장치를 제공하는 데 있다.
상기의 목적을 달성하기 위하여 본 발명의 디인터리빙 장치는 인접한 데이터들에 대해서 지연시간이 서로 다른 디인터리버 입력데이터들을 수신하여 디인터리빙을 수행하여 디코더로 출력하는 디인터리빙 장치에 있어서, 입력단, 선택입력단, 제1출력단 및 제2출력단을 가지며, 입력단은 디인터리버 입력데이터와 연결되고, 선택입력단은 토글제어신호와 연결되어 토글제어신호가 활성화되면 제1출력단으로 디인터리버 입력데이터들을 출력하고, 토글제어신호가 비활성화되면 제2출력단으로 디인터리버 입력데이터들을 출력하는 제1선택부; 입력단, 선택입력단, 제1출력단 및 제2출력단을 가지며, 입력단은 임시버퍼출력데이터들과 연결되고, 선택입력단은 토글제어신호와 연결되어 토글제어신호가 활성화되면 제2출력단으로 임시버퍼 출력데이터들을 출력하고, 토글제어신호가 비활성화되면 제1출력단으로 임시버퍼 출력데이터들을 출력하는 제2선택부; 토글제어신호 따라 상기 제1선택부의 제1출력단과 상기 제2선택부의 제1출력단과 연결되어 상기 제1선택부의 제1출력단으로 출력되는 디인터리버 입력데이터들 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 순차적으로 저장하여 지연시간입력데이터들 별로 저장하거나, 상기 제2선택부의 제1출력단으로 출력되는 임시버퍼 출력데이터들을 저장하는 제1버퍼; 토글제어신호에 따라 상기 제1선택부의 제2출력단과 상기 제2선택부의 제2출력단과 연결되어 상기 제1선택부의 제2출력단으로 출력되는 디인터리버 입력데이터들 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 순차적으로 저장하여 지연시간입력데이터들 별로 저장하거나, 상기 제2선택부의 제2출력단으로 출력되는 임시버퍼 출력데이터들을 저장하는 제2버퍼; 제1입력단, 제2입력단, 제어신호 및 출력단을 가지며, 제1입력단은 상기 제1버퍼의 출력과 연결되고, 제2입력단은 상기 제2버퍼의 출력과 연결되고, 제어신호는 토글제어신호와 연결되어 토글제어신호가 활성화되면 제1입력단과 연결된 상기 제1버퍼의 출력을 출력단인 상기 디코더로 출력하고, 토글제어신호가 비활성화되면 제2입력단과 연결된 상기 제2버퍼의 출력을 출력단인 상기 디코더로 출력하는 제1멀티플렉서; 제1입력단, 제2입력단, 제어신호 및 출력단을 가지며, 제1입력단은 상기 제1버퍼의 출력과 연결되고, 제2입력단은 상기 제2버퍼의 출력과 연결되고, 제어신호는 토글제어신호와 연결되어 토글제어신호가 활성화되면 제2입력단과 연결된 상기 제2버퍼의 출력을 출력단으로 출력하고, 토글제어신호가 비활성화되면 제1입력단과 연결된 상기 제1버퍼의 출력을 출력단으로 출력하는 제2멀티플렉서; 제2멀티플렉서의 출력단으로 출력되는 데이터를 순차적으로 저장하는 동적 램; 및 동적 램에 저장된 데이터를 출력하여 저장하는 임시버퍼를 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 디인터리빙 장치를 상세히 설명하고자 한다.
도 1은 본 발명의 디인터리빙 장치의 구성도이고, 도 2a 및 도 2b는 도 1의 동작을 설명하기 위한 개략도이고, 도 3은 디지털 오디오 방송(Digital Audio Broadcasting:DAB)의 경우에 대하여 본 발명의 디인터리빙 장치의 입출력과 디인터리빙 장치의 버퍼와 동적 램과의 데이터 입출력을 설명하기 위한 도면이다.
도 1 내지 도 3에 도시된 바와 같이 본 발명의 디인터리빙 장치는 제1선택부(110a), 제2선택부(110b), 제1버퍼(100a), 제2버퍼(100b), 제1멀티플렉서(120a), 제2멀티플렉서(120b), 동적 램(DRAM)(130) 및 임시버퍼(140)로 구성된다.
제1선택부(110a)는 입력단(I), 선택입력단(S), 제1출력단(O1) 및 제2출력단(O2)을 가지며, 입력단(I)은 디인터리버 입력데이터(DI)와 연결되고, 선택입력단(S)은 토글제어신호(T)와 연결되어 토글제어신호(T)가 활성화되면 제1출력단(O1)으로 디인터리버 입력데이터들(DI)을 출력하고, 토글제어신호(T)가 비활성화되면 제2출력단으로 디인터리버 입력데이터들(DI)을 출력한다.
제2선택부(110b)는 입력단(I), 선택입력단(SB), 제1출력단(O1) 및 제2출력단(O2)을 가지며, 입력단(I)은 임시버퍼출력데이터들(TBO)과 연결되고, 선택입력단(SB은) 토글제어신호(T)와 연결되어 토글제어신호(T)가 활성화되면 제2출력단(O2)으로 임시버퍼 출력데이터들(TBO)을 출력하고, 토글제어신호(T)가 비활성화되면 제1출력단(O1)으로 임시버퍼 출력데이터들(TBO)을 출력한다.
제1버퍼(100a)는 토글제어신호(T)에 따라 제1선택부(110a)의 제1출력단(O1)과 제2선택부(110b)의 제1출력단(O1)과 연결되어 제1선택부(110a)의 제1출력단(O1)으로 출력되는 디인터리버 입력데이터들(DI) 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 순차적으로 저장하여 지연시간입력데이터들(101∼116) 별로 저장하거나, 제2선택부(110b)의 제1출력단(O1)으로 출력되는 임시버퍼 출력데이터들(TBO) 을 저장한다.
제2버퍼(100b)는 토글제어신호(T)에 따라 제1선택부(110a)의 제2출력단(O2)과 제2선택부(110b)의 제2출력단(O2)과 연결되어 제1선택부(110a)의 제2출력단(O2)으로 출력되는 디인터리버 입력데이터들(DI) 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 순차적으로 저장하여 지연시간입력데이터들(101∼116) 별로 저장하거나, 제2선택부(110b)의 제2출력단(O2)으로 출력되는 임시버퍼 출력데이터들(TBO)을 저장한다.
제1멀티플렉서(120a)는 제1입력단(I1), 제2입력단(I2), 제어신호(CS) 및 출력단(O)을 가지며, 제1입력단(I1)은 제1버퍼(100a)의 출력과 연결되고, 제2입력단(I2)은 제2버퍼(100b)의 출력과 연결되고, 제어신호(CS)는 토글제어신호(T)와 연결되어 토글제어신호(T)가 활성화되면 제1입력단(I1)과 연결된 제1버퍼(100a)의 출력을 출력단(O)인 디코더로 출력하고, 토글제어신호(T)가 비활성화되면 제2입력단(I2)과 연결된 제2버퍼(100b)의 출력을 출력단(O)인 디코더로 출력한다.
제2멀티플렉서(120b)는 제1입력단(I1), 제2입력단(I2), 제어신호(CSB) 및 출력단(O)을 가지며, 제1입력단(I1)은 제1버퍼(100a)의 출력과 연결되고, 제2입력단(I2)은 제2버퍼(100b)의 출력과 연결되고, 제어신호(CSB)는 토글제어신호(T)와 연결되어 토글제어신호(T)가 활성화되면 제2입력단(I2)과 연결된 제2버퍼(100b)의 출력을 출력단(O)으로 출력하고, 토글제어신호(T)가 비활성화되면 제1입력단(I1)과 연결된 제1버퍼(100a)의 출력을 출력단(O)으로 출력한다.
동적 램(130)은 제2멀티플렉서(120b)의 출력단(O)으로 출력되는 데이터를 순 차적으로 저장하고, 임시버퍼(140)는 동적 램에 저장된 데이터를 출력하여 저장한다.
상기의 구성에 따른 본 발명인 디인터리빙 장치의 동작은 다음과 같다.
도 1, 도 2a 및 도 3에 도시된 바와 같이 제1버퍼(100a)는 제1버퍼(100a)에 기저장된 임시버퍼(140)로부터 출력된 임시버퍼 출력데이터들(TBO)을 디코더로 출력한 후 제1버퍼(100a)의 출력했던 그 자리에 디인터리버 입력데이터(DI)를 수신하여 같은 지연 끼리 묶어서 저장하고, 제2버퍼(100b)는 동적 램(130)과 임시버퍼(130)를 통해 데이터 교환을 수행하며, 이를 위해 토글제어신호(T)는 활성화된 신호인 하이논리값을 갖는다.
토글제어신호(T)가 하이논리값을 가지면 제1선택부(110a)는 디인터리버 입력데이터들(DI)를 제1출력단(I1)으로 출력하여 제1버퍼(100a)로 입력되고, 제1멀티플렉서(120a)는 제1버퍼(100a)에 기저장된 임시버퍼(140)로부터 출력된 임시버퍼 출력데이터들(TBO)을 출력단(O)으로 출력(DO)되어 디코더로 입력된다.
제1버퍼(100a)로 입력되는 디인터리버 입력데이터들(DI)은 유한한 단위의 지연시간을 갖는다. 예를 들어 16가지의 지연시간과 지연단위가 CIF(Common Interleaved Frame)인 DAB의 경우에 대하여 설명하면 다음과 같다.
이 경우에 16가지 유형의 지연시간을 갖는다. 즉, 도 2a 및 도 3에 도시된 바와 같이 디인터리버 입력데이터들(DI)은 지연이 없는 0 CIF지연시간, 1CIF지연시간, 2CIF 지연시간, … 14CIF지연시간, 15CIF지연시간을 가지며, 하나의 CIF는 55296비트들로 구성되며, 24ms마다 반복된다. 따라서 이 경우에 디인터리버 입력데이터들(DI)은 16비트들 마다 동일한 지연시간을 가지며, 동일한 지연시간을 갖는 비트들은 16비트들 마다 반복된다.
토글제어신호(T)가 하이논리값을 갖는 구간, 즉, 도 4에 도시된 바와 같이, t2부터 t3까지의 영역에서 제1버퍼(100a)는 디인터리버 입력데이터들(DI) 중 동일한 지연시간을 갖는 입력데이터들 끼리 묶어 순차적으로 저장하여 지연시간입력데이터들 별로 저장한다. 예를 들어 DAB의 경우에 제1버퍼(100a)는 0 CIF지연시간을 갖는 디인터리버 입력데이터들을 0지정부(101)에 저장하고, 8CIF지연시간을 갖는 디인터리버 입력데이터들은 8지정부(102)에 저장한다. 상기와 같은 방법에 의해 동일한 지연시간을 갖는 입력데이터들 끼리 동일그룹으로 묶어 지연시간입력데이터들(101, 102, 103, …, 115, 116) 별로 저장한다.
제1선택부(110b)와 제2멀티플렉서(120b)는 토글제어신호(T)가 하이논리값을 가지므로, 제2버퍼(100b)에 저장된 데이터들을, 이는 상기 제1버퍼(100a)에서와 동일하게 디인터리버 입력데이터들(DI) 중 동일한 지연시간을 갖는 입력데이터들 끼리 묶어 순차적으로 저장하여 지연시간입력데이터들 별로 기저장된 데이터들, 제2멀티플렉서(120b)를 통해 동적 램(130)에 저장한다. 이때 동일한 지연시간을 가지고 있는 입력데이터들의 경우, 예를 들어 DAB의 경우에 15CIF지연시간을 가지고 있는 3456비트들(55296비트/16비트)의 디인터리버 입력데이터에 대해서는 연속된 주소로 동적 램(130)에 저장할 수 있다. 상기와 동일한 방법으로 각각 동일한 지연시간을 가지고 있는 입력데이터들에 대해서 각각 연속된 주소로 동적 램(130)에 저장 된다. 이와 같이 제2버퍼(100b)에 기저장된 디인터리버 입력데이터들(DI)에 대해서 동적 램(130)에 저장하고, 동적 램(130)에 저장된 데이터를 연속된 주소로 임시버퍼(140)로 출력하여 제2선택부(110b)를 통해 제2버퍼(100b)로 저장한다. 이때 임시버퍼(140)로 출력될 동적 램(130)에 저장된 데이터의 시작위치는 그 동일한 지연시간을 가지고 있는 입력데이터들에 할당된 동적 램의 크기에 따라 순환하며 변하고, 예를 들면, DAB의 경우에 0CIF지연시간을 가지고 있는 디인터리버 입력데이터의 경우에 15CIF만큼의 크기가 할당되어 있으므로 동적 램(130)에 저장된 데이터의 시작위치는 15가지가 순환하며 변하고 8CIF지연시간을 가지고 있는 디인터리버 입력데이터의 경우에 7CIF만큼의 크기가 할당되어 있으므로 동적 램(130)에 저장된 데이터의 시작위치는 7가지가 순환하며 변한다. 임시버퍼(140)에 저장된 데이터들은 동일한 지연시간을 가지고 있다. 요약하면, 임시버퍼(140)를 사용하여 제2버퍼(100b)와 동적 램(DRAM)(130)의 동일한 지연을 가지는 데이터가 교환된다. 이 과정은 두 단계로 구성된다. 첫 번째 단계는 동일한 지연을 갖는 데이터들이, DAB의 경우에 55296/16비트, 버스트 모드를 사용하여 동적 램(DRAM)(130)에서 임시버퍼(140)로 이동하는 것이다. 두 번째 단계는 동일한 지연을 갖는 입력데이터들이 제2버퍼(100b)에서 제2멀티플렉서(120b)를 통해 동적 램(DRAM)(130)으로 이동하고 임시버퍼(140)에서 제2선택부(110b)를 통해 제2버퍼(100b)로 이동하는 것이다. 이 데이터 교환을 유한한 지연만큼, DAB의 경우에는 16번, 반복하면 토글제어신호(T)가 반전된다.
따라서 토글제어신호(T)가 활성화되면 제1버퍼(100a)는 디인터리버 입력데이 터들(DI)에 대해서 동일한 지연시간을 갖는 입력데이터들 끼리 묶어 저장하고, 기저장된 동적 램(130)에서 읽어들인 데이터들을 디코더로 출력하고, 제2버퍼(100b)는 디인터리버 입력데이터들(DI)에 대해서 동일한 지연시간을 갖는 입력데이터들 끼리 묶어 기저장된 입력데이터들에 대해서 동일 지연시간을 갖는 입력데이터들에 대해서는 연속된 주소로 동적 램(130)에 저장하고, 동적 램(130)에 저장된 된 데이터들은 다시 제2버퍼(100b)로 저장하여 제2버퍼(100b)는 동적 램(130)과 데이터를 상호 교환한다.
도 2b 및 도 4에 도시된 바와 같이 토글제어신호(T)가 로우논리값을 갖는 비활성화영역인 t3부터 t4까지의 영역에서는 상기와 반대 과정을 수행한다. 즉, 제1버퍼(100a)는 토글제어신호(T)가 활성화될 때 디인터리버 입력데이터들(DI)에 대해서 동일한 지연시간을 갖는 입력데이터들 끼리 묶어 기저장된 입력데이터들에 대해서 동일 지연시간을 갖는 입력데이터들에 대해서는 연속된 주소로 동적 램(130)에 저장하고, 동적 램(130)에 저장된 된 데이터들은 다시 제1버퍼(100a)로 저장하여 제1버퍼(100a)는 동적 램(130)과 데이터를 상호 교환하고, 제2버퍼(100b)는 디인터리버 입력데이터들(DI)에 대해서 동일한 지연시간을 갖는 입력데이터들 끼리 묶어 저장하고, 기저장된 동적 램(130)에서 읽어들인 데이터들을 디코더로 출력한다.
도 4에 도시된 바와 같이 t0에서 t1 구간과 t2에서 t3 구간에서는 각각 제1버퍼(100a)와 제2버퍼(100b)에는 기저장된 데이터들이 없으므로 디코더로 출력되는 데이터들은 유효한 비트들이 아니고, t2에서 t3 구간 부터 디코터로 출력되는 데이터들은 유효한 비트들이다.
본 발명은 디인터리버에 버스트 모드를 사용하여 효과적으로 동적 메모리를 공유하여 사용할 수 있으며, 제1버퍼(100a), 제2버퍼(100b), 임시버퍼(140)의 크기 제한이 있을 경우에는 상기에 설명한 바와 같이 한 번에 하지 않고 2번, 4번, 8번, 16번 등으로 나누어 처리할 수 있다. 상기의 동작을 여러 번 나누어 처리할수록, 제1버퍼(100a), 제2버퍼(100b), 임시버퍼의 크기는 줄어들지만, 버스트 모드를 사용하는 크기가 짧아져서 버스트 모드의 사용으로 인한 동작 주파수 감소의 효과가 줄어든다.
상기와 같이 본 발명의 디인터리빙 장치는 제1버퍼(100a), 제2버퍼(100b) 및 임시버퍼(140)를 사용하여 제1버퍼(100a) 또는 제2버퍼(100b)에 디인터리버 입력데이터들(DI)에 대해서 동일한 지연시간을 갖는 입력데이터들 끼리 묶어 저장하고, 저장된 입력데이터들에 대해서 동일 지연시간을 갖는 입력데이터들에 대해서는 연속된 주소에 동적 램(130)에 저장함으로써 동적 램(130)은 버스트 모드를 사용할 수 있어 낮은 동작 클럭 주파수에 동작하도록 할 수 있고, 이와 같이 동적 램(130)을 사용함으로써 통합칩에 따라 동적 램을 사용하여야 하는 다른 기능을 갖는 회로블럭 간에 메모리를 공유할 수 있다.
본 발명의 디인터리빙 장치는 디인터리버로 순차적으로 입력된 입력데이터들 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 동적 램에 연속된 주소로 저장하고 동적 램에 저장된 데이터들은 연속된 주소로 출력되어 디인터리빙을 수행함으로써 동일칩 내에 구현된 다른 기능을 갖는 회로에서 요구되는 동적 램 사용시 메 모리를 공유하여 사용할 수 있어 칩 면적을 줄일 수 있고, 동적 램의 리드 및 라이트 주소는 연속된 주소를 갖게 되어 버스트 모드를 사용할 수 있어 낮은 동작 주파수를 갖는 동적 램을 사용할 수 있어 소비전력을 낮출 수 있다.

Claims (2)

  1. 인접한 데이터들에 대해서 지연시간이 서로 다른 디인터리버 입력데이터들을 수신하여 디인터리빙을 수행하여 디코더로 출력하는 디인터리빙 장치에 있어서,
    입력단, 선택입력단, 제1출력단 및 제2출력단을 가지며, 입력단은 디인터리버 입력데이터와 연결되고, 선택입력단은 토글제어신호와 연결되어 토글제어신호가 활성화되면 제1출력단으로 디인터리버 입력데이터들을 출력하고, 토글제어신호가 비활성화되면 제2출력단으로 디인터리버 입력데이터들을 출력하는 제1선택부;
    입력단, 선택입력단, 제1출력단 및 제2출력단을 가지며, 입력단은 임시버퍼출력데이터들과 연결되고, 선택입력단은 토글제어신호와 연결되어 토글제어신호가 활성화되면 제2출력단으로 임시버퍼 출력데이터들을 출력하고, 토글제어신호가 비활성화되면 제1출력단으로 임시버퍼 출력데이터들을 출력하는 제2선택부;
    토글제어신호 따라 상기 제1선택부의 제1출력단과 상기 제2선택부의 제1출력단과 연결되어 상기 제1선택부의 제1출력단으로 출력되는 디인터리버 입력데이터들 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 순차적으로 저장하여 지연시간입력데이터들 별로 저장하거나, 상기 제2선택부의 제1출력단으로 출력되는 임시버퍼 출력데이터들을 저장하는 제1버퍼;
    토글제어신호에 따라 상기 제1선택부의 제2출력단과 상기 제2선택부의 제2출력단과 연결되어 상기 제1선택부의 제2출력단으로 출력되는 디인터리버 입력데이터들 중 동일한 지연시간을 갖는 입력데이터들끼리 묶어 순차적으로 저장하여 지연시 간입력데이터들 별로 저장하거나, 상기 제2선택부의 제2출력단으로 출력되는 임시버퍼 출력데이터들을 저장하는 제2버퍼;
    제1입력단, 제2입력단, 제어신호 및 출력단을 가지며, 제1입력단은 상기 제1버퍼의 출력과 연결되고, 제2입력단은 상기 제2버퍼의 출력과 연결되고, 제어신호는 토글제어신호와 연결되어 토글제어신호가 활성화되면 제1입력단과 연결된 상기 제1버퍼의 출력을 출력단인 상기 디코더로 출력하고, 토글제어신호가 비활성화되면 제2입력단과 연결된 상기 제2버퍼의 출력을 출력단인 상기 디코더로 출력하는 제1멀티플렉서;
    제1입력단, 제2입력단, 제어신호 및 출력단을 가지며, 제1입력단은 상기 제1버퍼의 출력과 연결되고, 제2입력단은 상기 제2버퍼의 출력과 연결되고, 제어신호는 토글제어신호와 연결되어 토글제어신호가 활성화되면 제2입력단과 연결된 상기 제2버퍼의 출력을 출력단으로 출력하고, 토글제어신호가 비활성화되면 제1입력단과 연결된 상기 제1버퍼의 출력을 출력단으로 출력하는 제2멀티플렉서;
    제2멀티플렉서의 출력단으로 출력되는 데이터를 순차적으로 저장하는 동적 램; 및
    동적 램에 저장된 데이터를 출력하여 저장하는 임시버퍼를 구비한 것을 특징으로 하는 디인터리빙 장치.
  2. 제 1 항에 있어서 상기 동적 램은 버스트 모드를 갖는 것을 특징으로 하는 디인터리빙 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
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WO2018152841A1 (en) * 2017-02-27 2018-08-30 Alto Beam (China) Inc. Apparatus for performing deinterleaving of a binary data stream and dvb-t2 receiver
KR102639415B1 (ko) * 2023-07-18 2024-02-23 메티스엑스 주식회사 프로세서에서 단일 트랜잭션으로부터 변환된 복수의 트랜잭션들을 처리하는 방법 및 이를 수행하기 위한 프로세서

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