JP3610069B2 - 低速メモリによるインタリーブ - Google Patents

Description

本発明はインタリーブ方法に関する。インタリーブは、データ流中のサンプルの順序（シーケンス）を変更するプロセスである。
本発明はとくに、ディジタル・オーディオ・ブロードキャスト（DAB−−−ディジタル音声周波放送）の受信機及び送信機、又はディジタル・ビデオ・ブロードキャスト（DVB−−−ディジタルビデオ放送）の受信機に用いられる。送信機内で伝送すべきディジタル信号をインタリーブすることができる。従って、対応の受信機内では、サンプルの原シーケンスを再生するために、ディジタル・ベースバンド信号を相補的にインタリーブすべきである。情報伝送において、インタリーブは、該情報を伝送するチャネルの欠陥を補う助けをする。例えば、無線信号の移動体（モービル）受信においては、復調信号内にエラー（誤り）のバーストを生ずる原因となるフェーディングが存する。復調信号のインタリーブを行うことによって、これらのエラーは分散される。適宜の復号（デコード）技術を用いれば分散エラーを修正することが可能である。
本発明は、メモリ及びメモリ制御装置を有するインタリーブ回路装置により実現できる。また本発明は、例えば集積回路の形態のメモリ制御装置によって実現可能である。メモリ制御装置自体もメモリを有し、このメモリ内に本発明によるインタリーブ方法を実行するインストラクション（命令）を記憶する。
本発明は、とくに請求の範囲（請求項）１の前段に規定した如くのディジタル信号のインタリーブ方法に関する。この方法は、ETSI PRETS3041最終ドラフトに記載されたDAB標準の一部である。DAB標準によれば、送信側において、重畳（コンボリューショナル）コード化されたデータ流をインタリーブする。受信側において、元のサンプル・シーケンス（順列）を回復するプロセスをデインタリーブ（インタリーブ解除）と称する。本明細書においては、インタリーブなる語は広義に用いられ、デインタリーブを含むものとする。
送信側におけるDABのインタリーブ方法を本願の図１に示す。重畳コード化されたデータ流DBの（サブシーケント）サンプルを、巡回的に反復される遅延パターンに従って遅延させる。図１において、この遅延パターンを16個の矩形の配列で表わし、これらは16の異なる遅延機能を有することを示す。これらの各遅延は、DAB信号を更に分割するフレーム期間の整数倍の長さを有する。図１において、FRで示したフレームの期間長は単位遅延と考えることができる。この単位遅延は、情報を伝送するDABの方式モードにより定まる。この単位遅延は24ミリ秒（ミリセカンド）である。
DABインタリーブ方法は機能的に次の如く進行する。重畳符号化したデータ流内に、一定のサンプル、例えばS1が生じたとき、スイッチSWI及びSWOは図１に示す位置を占めている。従ってサンプルS1はゼロ時間の単位遅延を受ける。すなわちサンプルS1は遅延されない。これに続くサンプル、例えばサンプルS2が生じたとき、スイッチSWI及びSWOは１つの位置だけ下側に移動している。従ってサンプルS2は単位遅延の８倍だけ遅延される。スイッチSWI及びSWOは、後続の新しいサンプルの都度１つの位置だけ下側に移動してゆき、図１の対応の矩形内に示された数字に応じた遅延を受けてゆく。16番目のサンプルS16が生じるとき、15単位（ユニット）の遅延を表わす最下位の矩形に上記スイッチが接続されている。この位置の次にスイッチSWI及びSWOは図１に示す位置に戻る。次いで上述の工程が反復され、17番目のサンプルS17より進んでゆく。従って、このサンプルS17はS1と同様に遅延されず、18番目のサンプルS18は単位遅延の８倍だけ遅延され、以下同様となる。
本発明の目的は、上述のインタリーブ方法において、比較的に低速のメモリによってこれを行う方法を得んとするにある。かかる方法は請求項１に規定されている。さらに本発明は、請求項２に規定された受信機、請求項３に規定された送信機、請求項４に規定されたインタリーブ回路装置、並びに請求項５に規定されたメモリ制御装置を提供する。
簡単に云えば、本発明においては、メモリの選択ライン（線）は、単位遅延に等しい巡回速度で巡回的に活性化される。選択したラインの活性化の期間において、この選択ラインに結合されている複数のメモリ位置で、データの読み出し及び書込みを共に行う。書込みデータは、複数個のサンプル・グループ内で遅延すべき各サンプルに対応するビットを有する。各サンプル・グループは１つの遅延バターン・サイクルに関連している。読出すデータは、書込みビット数に等しいビット数を有している。これらのビットは遅延パターンに従って読出される。
従って、殆どのメモリアクセスについては、新規にアクセスされるメモリ位置が、前にアクセスしたメモリ位置に結合されているのと同一の選択ラインに結合されている。本発明では、ランダム・アクセスは最少回数に保たれる。ランダムアクセスは、２つの新規な互いに直交する選択ライン、すなわち行及び列のラインを活性化するアクセスである。DRAMメモリでは、この為には２以上のクロックサイクルを必要とする。１本の選択ラインのみを新規に活性化するときは、１クロックサイクルで充分である。
このため、本発明では、メモリ・アクセスに必要とされる平均のクロックサイクル数は、１に近くなる。クロックサイクル数が少ないほど、メモリのスピード要求がより緩和される。これは次の如くして説明できる。
インタリーブすべきディジタル信号のサンプル速度またはビット速度は、所定の時間幅、例えば１秒内に必要とされるアクセスの数を決定する。メモリ・アクセスのための平均クロックサイクル数が大となるほど、所要数のアクセスを行うために必要なクロックサイクルはより大となる。このことは要求が高度となることを意味する。その理由は、クロック周波数は、１秒内のクロックサイクル数に等しいからである。このため、１つのアクセスの平均クロックサイクル数が小である程、より低速のメモリによってインタリーブを行うことができる。
本発明の多くの実際上の用途に見られるように、メモリの記憶容量が完全には利用されないことは不合理と考えられる。商業的に利用可能なメモリでは、１本の選択ライン、すなわち行又は列に結合されるメモリ位置の数は、通常固定数で、２の乗数、例えば512に等しい。本発明では、これらの利用可能なメモリ位置は、必ずしも全部使用しない。このことは、サンプル・グループの整数個のビットを、単位遅延毎に反復的に、１行又は１列に書込むことの結果である。この整数のみが、行又は列に記憶されるビットの合計数を変化させるパラメータである。一般に、全部の利用可能メモリ位置を利用するような整数は存しない。この整数は、一部の利用可能メモリ位置を使用しないものであるか、あるいは記憶すべきビット数が、行又は列の記憶容量を超える数となるものである。
本発明は低速メモリによるインタリーブを行いうるようにする加えて、さらに他の顕著な特徴を有する。これらの特徴としては、低電力による動作、メモリのリフレッシュ・サイクルの回避、並びに比較的に少なくかつ簡単なアドレス計算が含まれる。これらの特徴及びさらに他の特徴は以下に述べる実施例の説明により、より明らかとなる。
まず、本発明の基本原理をさらに説明する。次に、実施例として、本発明のDABへの応用を説明する。その後に、この実施例についての、本発明の有利な特徴について述べる。最後に、図示の変形例のいくつかを説明する。
図2aはインタリーブすべきディジタル信号の構成を示す図である。ディジタル信号は記号SG（１）、SG（２）等で表わしたシンボル・グループに再分割される。これらの各グループには、巡回的に反復するサンプル遅延パターンの１サイクル（巡回周期）が関連している。SG（１）のシンボル・グループについて見ると、インタリーブの遅延パターンは次のようになる。このグループの第１サンプルＳ（1,1）は、単位遅延ΔＴの整数a1倍だけ遅延される。次のサンプルＳ（1,2）は、a2・ΔＴだけ遅延され、以下同様となる。最後に、本シンボル・グループSG（１）の最終サンプルＳ（1,M）は、単位遅延ΔＴのaM倍だけ遅延される。次のサンプル群SG（２）に対しては、遅延パターンa1・ΔＴ−−−aM・ΔＴが、同様に繰り返される。
図2bはシンボル・グループSG（１）内のデータをより詳細に示す。各サンプルＳ（1,1），−−−Ｓ（1,M）はＮビットよりなる。すなわちサンプルＳ（1,1）は、ビットｂ（1,1,1）,b（1,1,2）−−−ｂ（1,1,N）を有する。同様に、Ｓ（1,M）はビットｂ（1,M,1）−−−ｂ（1,M,N）を有する。同じサンプル群SG1に属するビットは、インタリーブ・ビット群IG（1,1）−−−IG（1,N）にグループ分けできる。各サンプルＳ（1,1）−−−Ｓ（1,M）毎に、１ビットを取出して上述のインタリーブ・ビット群を形成する。例えば、インタリーブ・ビット群IG（1,1）はビットｂ（1,1,1）,b（1,2,1）−−−ｂ（1,M,1）を有する。インタリーブ・ビット群内の各ビットは特定の遅延時間をもって遅延される。グループ内の各ビットに伴う遅延時間はインタリーブ遅延パターンに対応する。
サンプルのビットを物理的に配列するには、基本的な２つの方法があることを認識すべきである。これらは時間多重、又はライン多重である。時間多重配置では、インタリーブすべき信号のすべてのビットを搬送する１本のラインが存在する。例えば、ビットｂ（1,1,1）,b（1,1,2）−−−ｂ（1,1,N）がこの単一のライン上に順次生じ、サンプルＳ（1,1）の値を決定する。ライン多重配置では、Ｎ本のラインが存し、各ラインはサンプルの関連ビットを伝送する。例えば、ビットｂ（1,1,1）,b（1,1,2）−−−ｂ（1,1,N）が同時に生じ、これらの各ビットは、特定のラインL1,L2,−−−LN上にそれぞれ存する。サンプル・ビットを物理的に配列する中間的な方法を見出しうること当然である。
図３は、サンプル・ビットがライン多重に配置されている場合の本発明の基本原理を示す。図３において、入力ラインＬ（ｊ）は、インタリーブすべき信号の関連サンプル・ビットを伝送する。整数ｊの値は、何れのサンプル・ビットが関連するかを定める。例えば、図2bに示したサンプルＳ（1,1）,S（1,2）−−−Ｓ（1,M）のビットｂ（1,1,1）,b（1,2,1）−−−ｂ（1,M,1）がラインＬ（１）により運ばれるものとする。従ってラインＬ（Ｎ）は、ビットｂ（1,1,N），−−−ｂ（1,M,N）を運ぶ。
このラインＬ（ｊ）にはメモリMEMが結合されている。このメモリMEMは、選択ラインのマトリクス、すなわち水平及び垂直の選択ラインを有している。各メモリ位置MLは、水平及び垂直の選択ラインの特定の組合せに結合されている。特定のメモリ位置に結合されているこれら２本の選択ラインの両者を活性化することにより当該メモリ位置がアクセスされる。図３には水平選択ラインの一部を示す。垂直ラインは図示してない。Ｘを整数とするときの複数のメモリ位置を水平選択ラインに結合する。例えば、メモリ位置Ｍ（1,1）−−−Ｍ（1,X）を選択ラインAL（１）に結合する。
メモリ内の各水平選択ラインAL（１）−−−AL（Ｙ）を、単位遅延ΔＴに等しい巡回速度で活性化する。図３において、スイッチHASはこの動作を示し、このスイッチHASは、各選択ラインAL（１）−−−AL（Ｙ）をラインＬ（ｊ）に順次、巡回的に接続する。スイッチHASを経由して、選択ラインをラインＬ（ｊ）に接続することは、この選択ラインを活性化することを意味する。これによってこの選択ラインに結合されているメモリ位置よりデータを読出し、かつ書込むことができる。
インタリーブ方法は次の如くして進行する。図３に示す状態で、Ｋ個のインタリーブ・ビット群IG（1,j）−−−IG（K,j）が、メモリ位置Ｍ（1,1）−−−Ｍ（1,X）に書込まれる。ここでＫは整数である。図３においては、このことをメモリMEMに向った矢印で、かつIG（1,j）−−−IG（K,j）と記入された矢印で示してある。例えば、ｊ＝１で見ると、図2bに示したサンプル群SG（１）のインタリーブ・グループIG（1,1）が書込まれる。さらにＫ＝２で見ると、インタリーブ・ビット群IG（2,1）が同じく書込まれる。
スイッチHASが１つの位置だけ下側に移動すると、選択ラインAL（２）が活性化状態となる。この状態では、次のＫビット・インタリーブ・グループ、
IG（Ｋ＋1,j）−−−IG（２・K,j）
が、選択ラインAL（２）に結合されたメモリ位置に書込まれる。例えば、ｊ＝１及びＫ＝１とすると、図2bに示したビット・インタリーブ・グループIG（2,1）が、選択ラインAL（１）に結合されているメモリ位置に書込まれる。しかしＫが２に等しいときは、図2bに示してないビット・インタリーブ・グループIG（3,1）及びIG（4,1）が書込まれることとなる。
１単位遅延ΔＴに至る迄スイッチHASは新しい位置への移動を継続し、その後図３の位置に戻る。このサイクルは反復してゆき、新しいデータが記憶される。
選択ラインの活性化中には、当該選択ラインに結合されているメモリ位置よりデータが読出しもされる。このデータは、インタリーブ遅延パターンによって読出しが可能である。その理由は、データは各単位遅延ΔＴ毎に巡回的に書込まれているため、データの記憶時間は単位遅延ΔＴの整数倍であることによる。
例えば図３に示した状態を考えると、上述の如く、ビット・インタリーブ・グループIG（1,j）−−−IG（K,j）が書込まれる。図2aの遅延パターンa1・ΔＴ−−−aM・ΔＴに応じて、選択ラインAL（１）に結合されたメモリ位置より次のデータが読出される。第１に、以前にスイッチHASのa1サイクルで書込まれたビットｂ（1,1,j）に対応するビットが読出される。このビットはｂ（1,1,j）＠a1として示され、a1・ΔＴの期間に記憶されたものである。次でa2・ΔＴの期間に記憶されたビットｂ（1,2,j）に対応のビットが読出され、これをビットｂ（1,2,j）＠a2で表わす。同様にして、ビットｂ（1,3,j）＠a3−−−ｂ（1,M,j）＠aMが記憶されている他のメモリ位置が読出される。Ｋが１より大であると、インタリーブ・ビット・グループIG（2,j）に対応する同様の関連遅延ビットが読出される。図３において、これらの読出しはメモリMEMから離れる向きを示す矢印、即ち、
ｂ（1,1,j）＠a1−−−ｂ（1,M,j）＠aM−−−
ｂ（K,1,j）＠a1−−−ｂ（K,M,j）＠aM
の記号を付した矢印で表わされる。
上述の如くして、記憶データを読出すと、メモリ位置は空状態となる。選択ライン、例えばAL（１）を選択して、これに書込みを行うに先立ってメモリ位置の読出しを行うと有利である。空状態となったメモリ位置は、新規なインタリーブ・ビット・グループ、例えば図３に示すような、IG（1,j）−−−IG（K,j）の書込に使用される。
原理的には、インタリーブ・ビット・グループの個別のビットを、何れのメモリ位置に実際に書込んでもかまわない。後に活性化状態となって関連のデータの読出しをされるべき、水平選択ラインに重ね書きをしてはならないこと当然である。ビットが実際に読出され、かつビットが実際に書込まれるメモリ位置は、図３に示してない垂直選択ラインの活性化によって決定される。この活性化の形態を、以下垂直アドレス方式と称する。この垂直アドレス方式は所望のインタリーブ遅延パターンに対応するものとすることを必要とする。原則的にいって、出力ビットの正しい順列（シーケンス）を読出すため、データの記憶時間を正しく予定通りにすることを必要とする。有利な垂直アドレス方式は、PHN13.007に記載されているので、ここではこれ以上に論及しない。
場合によっては、あるサンプル・グループのサンプルを遅延させる必要がないことがある。このような場合には、このサンプルのビットは、図１のメモリMEMに記憶する必要がないこと明らかである。例えば、図2aの整数a1がゼロであるとする。この場合には、サンプル・グループSG（１）のビットｂ（1,2）−−−ｂ（1,M）のみを図３のメモリMEMに書込む。かくすると、ビットｂ（1,1）は、図2bに点線で示してあるビット・インタリーブ・グループの一部ではなくなる。この場合、同様のことが他のビット・インタリーブ・グループにも適用されることは当然である。
然し乍ら、インタリーブ・ビット・グループのうちの１ビットを遅延させる必要がなくても、このビットを記憶させることもできる。すべての整数a1−−−aMは、インタリーブに悪影響を与えることなく同じ数だけ増加させることが可能である。その影響は、インタリーブの結果、出力信号に追加の遅延が生ずることのみである。
以下１例として、本発明のDAB受信機への応用について述べる。DABの詳細については、IEEE Special Publication VLSI Signal Processing VI.pp21−29の詳述“Specification Partitioning and Design of a DAB Channel decoder"を参照されたい。
図４は本発明によるインタリーブを用いるDAB受信機を示す。フロント・エンドFREは、受信したDAB変調搬送波RFを中間周波DAB信号IFに変換し、これより、復調部DEMが、DAB復調信号DBを導出する。このDAB復調信号DBはインタリーブ回路ILAによってデインタリーブされる。これについてはさらに詳述する。デコーディング・セクションDECはエラー修正信号DAを検索（レトリーブ）し、この信号は、デインタリーブされたDAB復調信号DDによりさらにプロセスを加えられる。DAB受信機のディジタル回路は、グローバル・コントローラGLCの制御の下で動作し、グローバル・コントローラGLCは、とくに時間的コンフリクトの無いことを確保する。
DAB復調信号DBは、４ビットのサンプルを有しており、上述の参照文献ではこれをメトリックス（metrecs）と称している。各メトリックスには、図１に示す如き、インタリーブされた重畳符号化データ・ストリームDDの特定サンプルを関連付けることができる。従って受信機のインタリーブ遅延パターンは図１に示すものと相補的なものとする必要がある。
DAB復調信号は、Ｍ＝16,N＝４で、かつ単位遅延ΔＴが１フレーム期間長である図2aに示す如き構成である。このため、16個のメトリックスを有するサンプル・グループSGが存する。整数a1,a2−−−a16は、図１に示した送信側の遅延パターンに対し相補形の遅延パターンにより規定される。図１のサンプルS1に対し、図2aに示したサンプルＳ（1,1）が関連するとすれば、これらの値は、a1＝15,a2＝7,a3＝11−−−a15＝８及びa16＝０となることを意味する。
DAB内のキャパシティ・ユニット（CU）は４つのサンプル・グループを有する。従ってCUは、４×16＝64メトリックスを有する。DABベースバンド信号DBには、規則正しい時間間隔でCUの整数個のバーストが存する。
インタリーブ装置ILA内には、バッファメモリBMEが存し、DABベースバンド信号DB内のCUバーストを受信し、これらバースト内のメトリックスを記憶する。インタリーブ装置ILA内のバッファメモリBMEは、DAB復調信号DB内のメトリックスを記憶し、これらのメトリックスを上のバースト内に記憶する。メトリックスは、バッファメモリBMEにより読出され、メモリ制御装置MCUの制御の下で、インタリーブ・メモリIMEに転送される。メモリ制御装置MCUは、インタリーブ・メモリIME内に記憶されたメトリックスの読出しも制御する。この読出しは、図１に示したデインタリーブ方式によって行われる。デインタリーブされたメトリックスは、ファースト・イン・ファースト・アウト（FIFO:先入れ先出し）記憶装置FIFに供給される。これはメモリより読出され、バースト傾向を有しているデインタリーブ・メトリックスを時間的により均等に分布させるようにして行われる。デインタリーブされたDAB復調信号DDはFIFO記憶装置FIFより得られる。インタリーブ装置ILAは２つのデータ・レジスタRG1及びRG2を有しており、これについては以下にさらに説明する。
これらのメトリックスは、インタリーブ・メモリMEMにライン多重で供給され、かつ読出される。インタリーブ・メモリMEMは、４×256kDRAMであり、４個の256k DRAMユニットが存する。例えば、図2aを参照すると、DABで、Ｎ＝4,M＝16,であり、メトリックＳ（1,1）のビットｂ（1,1,1）は第１の256k DRAMユニット内に記憶され、ビットｂ（1,1,2）は第２ユニット内に、ビットｂ（1,1,3）は第３ユニット内に、ビットｂ（1,1,4）は第４ユニット内に記憶される。各256k DRAMユニットは512列と512行を有し、各列及び行は、それぞれ自分自体用の選択ラインを有している。本願の図３において、AL（１）−−−AL（Ｙ）は行選択ラインであり、これに対し、Ｘ＝512である。
行選択ラインの各活性化の都度、256k DRAMユニットの各行に１つのCU（キュパシティ・ユニット）が書込まれる。すなわち、Ｋ＝４として４個のインタリーブ・ビット・グループが書込まれる。例えば、図2aを参照すると、サンプル・グループSG（１）,SG（２）,SG（３）,SG（４）がDAB内のCUを構成する。第１の256k DRAMユニットにおいて、インタリーブ・ビット・グループIG（1,1）,IG（2,1）,IG（3,1）及びIG（4,1）が単一の行に記憶される。すなわちCU内のビットｂ（−，−−−,1）がこの行に記憶される。このCU内のビットｂ（−，−−−,2）が、第２ 256k DRAMユニット内の行に記憶される。従って、この行は、インタリーブ・ビット・グループIG（1,2）,IG（2,2）,IG（3,2）及びIG（4,2）を記憶する。同様に、同じCUのビットｂ（−，−−−,3）及びｂ（−，−−−,4）が、それぞれ第３及び第４メモリ・ユニットに記憶される。
図５は、行Ｒ（ｉ）にビットの記憶が如何にして行われるかを示す。同じ遅延を与えられるべきインタリーブ・ビット・グループのビットをクラスタ化（集落化、または類別化）する。クラスタ1,2−−−15は、単位遅延時間に当該のクラスタ番号の数を乗じた時間だけ遅延されるビットを有する。例えばクラスタ15は、15倍の単位遅延時間、すなわち15フレームだけ遅延されるビットを有する。１つのクラスタ内のビット数は、各クラスタの参照番号の４倍である。すなわち単位遅延のＫ倍の遅延を生ずる。従ってクラスタ15は60ビットを有し、クラスタ７は28ビットを有し、これらの各ビットはそれぞれ１つのメモリ位置を占有する。全体で合計480ビットが１つの行に記憶される。これは１行の512のメモリ位置のうち、480が有効に使用されることを意味する。
図6aないし6dは、行Ｒ（ｉ）へのビットの書込み、及びこれよりのビットの読出し（読取り）を示す。図6aないし6dは、クラスタ15及び７の近くの詳細を示す。各メモリ位置は、正方形で表わしてある。これらのメモリ位置で×印を付してあるものは、空を意味する。行選択ラインの活性化中に、図2bに示してあるインタリーブ・ビット・グループIG（1,1）,IG（2,1）,IG（3,1）,IG（4,1）の遅延させるべきビットを行Ｒ（ｉ）に書込む。図１に示した遅延パターンにより同じ数のビットが読出される。
図6aにおいて、遅延させるべき第１ビットｂ（1,1,1）を、クラスタ15に隣接するメモリ位置に書込む。さらに空メモリ位置とは反対側のクラスタ15の境界個所によりビットｂ（1,1,1）＠15を読出す。ビットｂ（1,1,1）＠15はビットｂ（1,1,1）に対応し、以前にこの行を活性化したとき行Ｒ（ｉ）15に書込まれたものである。従ってｂ（1,1,1）＠15は15単位遅延をもって記憶されたこととなる。上述の如き書込み、及び読出し（読取り）によりクラスタ15は１つの位置だけ左側に移動することとなる。これを図6bに示す。
図6bにおいて、インタリーブ・ビット・グループの次のビットｂ（1,2,1）を、ビットｂ（1,1,1）＠15の読出しによって空となったメモリ位置に書込む。次でクラスタ７の７単位遅延の位置に記憶されているメモリ位置よりビットｂ（1,2,1）＠７を読出す。クラスタ15のビットｂ（1,1,1）＠15と同じ様に、ビットｂ（1,2,1）＠７は、クラスタへの新規のビットが書込まれたメモリ位置とは反対側の境界に位置している。ビットｂ（1,2,1）＠７が読出されたメモリ位置は空となり、次で図6bには示していない後続のビットｂ（1,3,1）の書込みに使用される。上述の各ビット毎の読出し及び書込みのプロセスは、行Ｒ（ｉ）の他の各クラスタに同様に継続して行われる。図6cは、インタリーブ・ビット・グループIG（1,1）のすべてのビットが書込まれた瞬時のクラスタ15及び７の位置を示す。すべてのクラスタは１つの位置だけ左側に移動している。
図6cにおいて、遅延させるべきインタリーブ・ビット・グループIG（2,1）の第１ビットｂ（2,1,1）は、ビットｂ（1,1,1）が記憶されているメモリ位置の次の空メモリ位置に書込まれる。図6aと同じ様に、対応の出力ビットｂ（2,1,1）＠15が読出される。図6dは次の読出し／書込みステップを示す。ビットｂ（2,2,1）が、以前ビットｂ（2,1,1）＠15が占有していたメモリ位置に書込まれる。図6dはさらに、クラスタ15が再度図6cに比して１つの位置だけ左に移動した状況を示す。これは図6a及び6bと同様である。
インタリーブ・ビット・グループIG（1,1）,IG（2,1）,IG（3,1）及びIG（4,1）の全ビットが記憶されると、行Ｒ（ｉ）の全クラスタは４つの位置だけ左に移動する。次で新しい行の新しい選択ラインが駆動され、この行に新規の読出し／書込みプロセスが行われる。このような１行毎の読出し／書込み工程は、１単位遅延後に、行Ｒ（ｉ）が新規に選択され、新規なデータの書込み・読出しのため読出し／書込み工程が開始されるまで継続される。図6a−6dに示したような７サイクル後に、ビット（1,2,1）が読出される。この際このビットは、クラスタ７の右側境界に位置する。インタリーブ・プロセス中すべてのクラスタが移動すること明らかである。
サンプルグループ内の他の関連ビット、例えばIG（1,2）,IG（2,2）,IG（3,2），及びIG（4,2）も同じ様に256k DRAMユニットで処理される。
図７は、256k DRAMユニットの区画（パーティショニング）を示す。この区画は、DAB復調信号の構成に関連する。DAB復調信号はいくつかの情報形態を有する。例えば、ステレオ音楽プログラム及びモノの音声演説プログラム等である。フレーム内で、各情報形態に対し、数個のCUが割当てられる。このCUの割当ての正確な数は、伝送すべき情報形態のビット速度に応じて定まる。例えば、ステレオ音楽プログラムはフレーム内で288のCUを占め、モノの音声チャネルは144CUを占める。
図７において、行Ｒ（１）ないし行Ｒ（288）は、フレーム当り288CUを有している第１の型式の情報APP1にレザーブされている。行Ｒ（289）ないしＲ（432）は、フレーム当り144CUを有する第２の型式の情報に割当てられている。行Ｒ（433）ないしＲ（486）のメモリ位置は、フレームのデ・インタリーブ・データを記憶するための臨時メモリとして使用する。行Ｒ（433）ないしＲ（468）及びＲ（469）ないしＲ（486）は、それぞれ第１及び第２型式の情報APP1及びAPP2のフレーム・バッファFRB1及びFRB2を構成する。これらのフレーム・バッファの各行に８つのCUの関連のメトリック・ビットを記憶させる。すなわち８×64ビットで計512ビットがここに記憶される。行Ｒ（487）ないしＲ（504）は、ここでは説明しない急速（FAST）情報チャネル（FIC）と称されるDABの特殊データを記憶する。
行Ｒ（１）ないしＲ（288）及び行Ｒ（289）ないしＲ（432）より読出されたデ・インタリーブ・データは次の如くして対応のフレーム・バッファに転送される。入力メトリックが、バッファ・メモリBMEより読出され、インタリーブ・メモリIMEに記憶される前にレジスタRG1に書込まれる。これによってバッファ・メモリBMEに空のメモリ・スペースが生ずる。これと同時にインタリーブ・メモリIMEより４ビットが読出され、レジスタRG2に転送される。これらの４ビットは、図４に示す出力信号DDに対する出力メトリックを構成する。次のクロック・サイクルにおいて、この出力メトリックは、バッファ・メモリBMEの空メモリ・スペースに書込まれる。同じクロック・サイクルにおいて、レジスタRG1に記憶されている入力メトリックがインタリーブ・メモリIMEに書込まれる。
上述のメトリックの転送は、バッファ・メモリBME内のすべての入力メトリックスがインタリーブ・メモリIMEよりの出力メトリックスによって置換される迄継続する。出力メトリックスはバッファ・メモリBMEより転送され、インタリーブ・メモリIMEの適当なフレーム・バッファに書込まれる。図４に示すグローバル・コントローラGLCによって時間的コンフリクトは回避できる。DAB復調信号DBのすべてのCUをプロセスする必要はない。復調回路部分DMEより関連のないデータが供給されている期間中に、上述のインタリーブ回路装置ILA内の内部データ転送が行われる。
図８は、本明細書に記載されているインタリーブ方法に従って動作するDAB送信機の一例を示す。この意味で、このDAB送信機は、図４に示される受信機の反対の型式である。
図８において、エンコーダENCは、ディジタル化されたオーディオ信号ADをエンコードする。このエンコードは、図４に示されるデコーダDECにおけるデコードに対して相補的である。このエンコードされたディジタルオーディオ信号AEは、図４に示される装置ILAと類似のインタリーブ装置ILA′において、インタリーブされ、前記のように動作する。
インタリーブされて、エンコードされたディジタルオーディオ信号AIは、変調器（MOD）におけるDAB規格に従って変調される。
変調されたキャリヤ信号MCは、周波数変換され、高周波セクションHFSで増幅されて、DAB送信信号TSとなる。
本発明の幾つかの顕著な特徴を具体例と共に記載する。
比較的低速度メモリが、インタリーブを行うために使用される。
図４に示される具体例のDAB受信機においては、４×256K DRAMメモリが、12,288Mのヘルツのクロック周波数で動作する。前記したメモリ管理によってDAB変調信号DBにおいて、1,246m秒ごとの48CUに相当する基準のバーストが処理される。
図４に示されるインタリーブ装置における電力消費は、比較的少ない。これは、クロック周波数が比較的低く、さらに唯１つの新しい選択ラインが、大抵のメモリアクセスに対して活性化することに起因するからである。
図７に示されるように、行１から432に対してリフレッシュサイクルが用意されない。行が、DAB24ミリ秒の間に、単位遅延毎に巡回的に選択されることにより、これら行に記憶されたデータは自動的にリフレッシュされる。
図４に示されるメモリ制御装置MCUは、比較的簡単なものである。
比較少ない列位置が、行選択ラインの活性化中に計算される。これは、大抵のメモリ位置が読出し及び書込みデータの両方にアクセスされることに起因するからである。これが、図6aから図6bに示されている。
図6aにおいて、ビットｂ（1,1,1）＠15は、或るクロックサイクルで読出される。
次のクロックサイクルビットｂ（1,2,1）は、第6bに示されるように同じメモリ位置で書込まれる。何ら新しい列位置は決定されない。
アドレス発生装置の状態は、変更されないままである。これは、低電力動作に対して好適である。
図４に示される４×156K DRAMインタリーブ・メモリIMEの記憶容量は、比較的効率的に使用される。行１から432,480上の512のメモリ位置は、効率的に使用される。効率的に使用されるメモリ位置の数（NML）は、次式に従って計算することができる。
NML＝Ｋ・Ｍ・AD
ここで、ADは、インタリーブ遅延パターンの平均遅延である。DABに対しては、Ｍ＝16,AD＝7.5であり、ADは、図４から、直ちに導出できる。
Ｋ＝４と選定することにより、不使用記憶容量のパーセンテージが最小に保たれる。
本明細書において限られた実施例が示され、例として説明されたが、請求の範囲に記載された発明の精神とその範囲を逸脱することなく、多くの他の改変態様を含むことは勿論である。
本発明は、DAB以外の受信機、例えばディジタルビデオ放送（DVB）受信機においても有効であることは勿論である。
さらに、典型的なDVB受信機は、何らかのデインタリーブの形態を具えることによる。
図6aから6dに示される一つの例とは異なる行読出し／書込み順序が採用され得る。例えば書込み順序のスタート前に最初に全ての出力データを読出したり、或いはその逆も可能である。
図2bについて、整数Ｎは、１であってもよく、この場合は、インタリーブされる信号が１ビットサンプルから成ることを意味する。
インタリーブ・メモリは、組込まれたRAMと同様に外部RAMであっても良い。
本明細書中では、用語として、選択ラインが使用されているが、この用語は、行及び列と置き換えることもできる。
請求の範囲における参照符号は、請求の範囲を限定するものではない。
【図面の簡単な説明】
図１は、DABにおける重畳符号化のインタリーブを示す。
図2a及び2bは、インタリーブすべきデータ流の構造を示す。
図３は、本発明の基本原理を示す。
図４は、本発明の受信機の実施例を示すブロック図。
図５は、インタリーブ・メモリの行におけるデータの区画（仕切り）を示す。
図6aないし6dは、行のデータの読出し、及び書込みを示す。
図７は、DAB用途におけるインタリーブされたメモリ内のデータの区画を示す。
図８は、本発明による送信機の１例のブロック図である。

Claims (5)

1. 巡回的に反復される遅延パターン（a1,...,aM）に従って、サンプルを単位遅延（ΔＴ）の整数倍だけ遅延させる、ディジタル信号をインタリーブする方法において、この方法が、
   メモリ（MEM）の並列配置された選択ライン（AL（１）...AL（Ｍ））を、前記単位遅延（ΔＴ）に等しいサイクルレートで巡回的に活性化するステップと、
   前記選択ラインの１回の活性化中に、整数個のサンプルグループ内の、遅延させるべき各サンプルに関連するビットを、前記メモリに書き込むステップとを具えて、前記サンプルグループの各々が、１つの遅延パターンサイクルに関連し、
   前記方法がさらに、
   前記選択ラインの１回の活性化中に、前記メモリに書き込んだビット数と同数のビットを、前記遅延パターンに従って、前記メモリから読み出すステップを具えて、
   １サイクル内に、前記メモリの同一メモリ位置に、ビットを書き込んで読み出すことを特徴とするディジタル信号のインタリーブ方法。
2. 巡回的に反復される遅延パターン（a1,...,aM）に従って、単位遅延（ΔＴ）の整数倍だけ遅延させたサンプルを含む、インタリーブされたディジタル信号を受信する受信機において、この受信機が、
   メモリ（MEM）の並列配置された選択ライン（AL（１）...AL（Ｍ））を、前記単位遅延（ΔＴ）に等しいサイクルレートで巡回的に活性化する手段（HAS）と、
   前記選択ラインの１回の活性化中に、整数個のサンプルグループ内の、遅延させるべき各サンプルに関連するビットを、前記メモリに書き込む手段（HAS）とを具えて、前記サンプルグループの各々が、１つの遅延パターンサイクルに関連し、
   前記受信機がさらに、
   前記選択ラインの１回の活性化中に、前記メモリに書き込んだビット数と同数のビットを、前記遅延パターンに従って、前記メモリから読み出す手段（HAS）を具えて、
   １サイクル内に、前記メモリの同一メモリ位置に、ビットを書き込んで読み出すことを特徴とするインタリーブされたディジタル信号を受信する受信機。
3. 巡回的に反復される遅延パターン（a1,...,aM）に従って、単位遅延（ΔＴ）の整数倍だけ遅延させたサンプルを含む、インタリーブされたディジタル信号を送信する送信機において、この送信機が、
   メモリ（MEM）の並列配置された選択ライン（AL（１）...AL（Ｍ））を、前記単位遅延（ΔＴ）に等しいサイクルレートで巡回的に活性化する手段（HAS）と、
   前記選択ラインの１回の活性化中に、整数個のサンプルグループ内の、遅延させるべき各サンプルに関連するビットを、前記メモリに書き込む手段（HAS）とを具えて、前記サンプルグループの各々が、１つの遅延パターンサイクルに関連し、
   前記送信機がさらに、
   前記選択ラインの１回の活性化中に、前記メモリに書き込んだビット数と同数のビットを、前記遅延パターンに従って、前記メモリから読み出す手段（HAS）を具えて、
   １サイクル内に、前記メモリの同一メモリ位置に、ビットを書き込んで読み出すことを特徴とするインタリーブされたディジタル信号を送信する送信機。
4. 巡回的に反復される遅延パターン（a1,...,aM）に従って、単位遅延（ΔＴ）の整数倍だけサンプルを遅延させたディジタル信号をインタリーブするインタリーブ装置において、このインタリーブ装置が、
   メモリ（MEM）の並列配置された選択ライン（AL（１）...AL（Ｍ））を、前記単位遅延（ΔＴ）に等しいサイクルレートで巡回的に活性化する手段（HAS）と、
   前記選択ラインの１回の活性化中に、整数個のサンプルグループ内の、遅延させるべき各サンプルに関連するビットを、前記メモリに書き込む手段（HAS）とを具えて、前記サンプルグループの各々が、１つの遅延パターンサイクルに関連し、
   前記インタリーブ装置がさらに、
   前記選択ラインの１回の活性化中に、前記メモリに書き込んだビット数と同数のビットを、前記遅延パターンに従って、前記メモリから読み出す手段（HAS）を具えて、
   １サイクル内に、前記メモリの同一メモリ位置に、ビットを書き込んで読み出すことを特徴とするインタリーブ装置。
5. メモリ制御装置が、
   メモリ（MEM）の並列配置された選択ライン（AL（１）...AL（Ｍ））を、単位遅延（ΔＴ）に等しいサイクルレートで巡回的に活性化する手段（HAS）と、
   前記選択ラインの１回の活性化中に、整数個のサンプルグループ内の、遅延させるべき各サンプルに関連するビットを、前記メモリに書き込む手段（HAS）とを具えて、前記サンプルグループの各々が、１つの遅延パターンサイクルに関連し、
   前記メモリ制御装置がさらに、
   前記選択ラインの１回の活性化中に、前記メモリに書き込んだビット数と同数のビットを、前記遅延パターンに従って、前記メモリから読み出す手段（HAS）を具えて、
   １サイクル内に、前記メモリの同一メモリ位置に、ビットを書き込んで読み出すことを特徴とするメモリ制御装置。

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