JPH09509818A - 低速メモリによるインタリービング - Google Patents

Abstract

(57)【要約】 ディジタル信号のサンプルを、循環的に反復している遅延パターン（ａ１，---,ａＭ）に応じて、単位遅延時間ΔＴの整数倍だけ遅延させることによって、ディジタル信号のインタリーブを行う。メモリ（ＭＥＭ）の選択ライン（ＡＬ（１）---ＡＬ（Ｍ））を、単位遅延時間ΔＴに等しい循環速度で循環的に作動させる。選択ライン（ＡＬ（１）---ＡＬ（Ｍ））の作動中（ＨＡＳ）、両データをメモリに書込み、かつメモリより読出す。書込まれたデータ（ＩＧ（１，ｊ）---ＩＧ（ｋ，ｊ））は、サンプル・グループの整数倍だけ遅延すべき各サンプルの関連ビットを有している。各サンプル・グループには、１つの遅延パターン・サイクルが付属している。読出されるデータ（ｂ（１，１，ｊ）＠ａ１---ｂ（１，Ｍ，ｊ）＠ａＭ---ｂ（ｋ，１，ｊ）＠ａ１---ｂ（ｋ，Ｍ，ｊ）＠ａＭ）は書込まれたビット数に等しいビット数を有する。これらのビットを遅延パターンに応じて読出す。従ってメモリ（ＭＥＭ）に加えられる速度の要求は比較的に緩和される。

Description

【発明の詳細な説明】 低速メモリによるインタリービング 本発明はインタリービング方法に関する。インタリービングはデータ流中のサ ンプルの順序（シーケンス）を変更するプロセスである。 本発明はとくに、ディジタル・オーディオ・ブロードキャスト（ＤＡＢ---デ ィジタル音声周波放送）の受信機及び送信機、又はディジタル・ビデオ・ブロー ドキャスト（ＤＶＢ---ディジタルビデオ放送）の受信機に用いられる。送信機 内で伝送すべきディジタル信号をインタリーブすることができる。従って、対応 の受信機内では、サンプルの原シーケンスを再生するため、ディジタル・ベース バンド信号を相補的にインタリーブするを要する。情報伝送において、インタリ ービングは、該情報を伝送するチャネルの欠陥を補う助けをする。例えば、無線 信号の移動体（モービル）受信においては、復調信号内にエラー（誤り）のバー ストを生ずる原因となるフェーデングが存する。復調信号のインタリービングを 行うことによって、これらのエラーは分散される。適宜の復号（デコード）技術 を用いれば分散エラーを修正することが可能である。 本発明は、メモリ及びメモリ制御ユニットを有するインタリービング回路装置 により実現できる。また本発明は、例えば集積回路の形態のメモリ制御ユニット によって実現可能である。メモリ制御ユニット自体もメモリを有し、このメモリ 内に本発明によるインタリービング方法を行うインストラクションを記憶する。 本発明は、とくに請求の範囲（請求項）１の前段に規定した如くのディジタル 信号のインタリービング方法に関する。この方法は、ＥＴＳＩ ＰＲＥＴＳ３０ ４１最終ドラフトに記載されたＤＡＢ標準の一部である。ＤＡＢ標準によれば、 送信側において、重畳（コンボリューショナル）コード化されたデータ流をイン タリーブする。受信側において、原のサンプル・シーケンス（順列）を回復する プロセスをデインタリービングと称する。本明細書においては、インタリービン グなる語は広義に用いられ、デインタリービングを含むものとする。 送信側におけるＤＡＢのインタリービング方法を本願の図１に示す。重畳コー ド化されたデータ流ＤＢの（サブシーケント）サンプルを循環的反復遅延パター ンによって遅延させる。図１において、この遅延パターンを１６個の矩形の配列 で表わし、これらは１６の異なる遅延機能を有することを示す。これらの各遅延 は、ＤＡＢ信号を更に分割するフレーム期間の整数倍の長さを有する。図１にお いて、ＦＲで示したフレームの期間長は単位遅延と考えることができる。この単 位遅延は、情報を伝送するＤＡＢの方式モードにより定まる。この単位遅延は２ ４ミリ秒（ミリセカンド）である。 ＤＡＢインタリービング方法は機能的に次の如く進行する。重畳符号化したデ ータ流内に、一定のサンプル、例えばＳ１が生じたとき、スイッチＳＷＩ及びＳ ＷＯは図１に示す位置を占めている。従ってサンプルＳ１はゼロ時間の単位遅延 を受ける。すなわちサンプルＳ１は遅延されない。これに続くサンプル、例えば サンプルＳ２が生じたとき、スイッチＳＷＩ及びＳＷＯは１つの位置だけ下側に 移動している。従ってサンプルＳ２は単位遅延の８倍だけ遅延される。スイッチ ＳＷＩ及びＳＷＯは、後続の新しいサンプルの都度１つの位置だけ下側に移動し てゆき、図１の対応の矩形内に示された数字に応じた遅延を受けてゆく。１６番 目のサンプルＳ１６が生じるとき、１５単位（ユニット）の遅延を表わす最下位 の矩形に上記スイッチが接続されている。この位置の次にスイッチＳＷＩ及びＳ ＷＯは図１に示す位置に戻る。次いで上述の工程が反復され、１７番目のサンプ ルＳ１７より進んでゆく。従って、このサンプルＳ１７はＳ１と同様に遅延され ず、１８番目のサンプルＳ１８は単位遅延の８倍だけ遅延され、以下同様となる 。 本発明の目的は、上述のインタリービング方法において、比較的に低速のメモ リによってこれを行う方法を得んとするにある。かかる方法は請求項１に規定さ れている。さらに本発明は、請求項２に規定された受信機、請求項３に規定され た送信機、請求項４に規定されたインタリービング回路装置、並びに請求項５に 規定されたメモリ制御ユニットを提供する。 簡単に云えば、本発明においては、メモリの選択ラインは、単位遅延に等しい 循環速度で循環的に活性化される。選択したラインの活性化の期間において、こ の選択ラインに結合されている複数のメモリ位置より、両方のデータの読み出し 及び書込みを行う。書込みデータは、整数個のサンプル・グループ内で遅延すべ き各サンプルの対応ビットを有している。各サンプルグループは１つの遅延バタ ーン・サイクルに付属している。読出すデータは、書込みビット数に等しいビッ ト数を有している。これらのビットは遅延パターンに応じて読出される。 従って、新規にアクセスしたメモリ位置にアクセスする殆どのメモリは、以前 にアクセスしたメモリ位置と同じ選択ラインに結合される。本発明では、ランダ ム・アクセスは最小数に維持される。ランダムアクセスは、２つの新規な互いに 直交する選択ライン、すなわち行及び列のラインを動作させるアクセスである。 ＤＲＡＭメモリでは、この為には２以上のクロックサイクルを必要とする。１個 のみの選択ラインを新規に動作せるときは、１クロックサイクルで充分である。 このため、本発明では、メモリ・アクセスに必要とされる平均のクロックサイ クル数は、１に近くなる。クロックサイクル数が少ないほど、メモリのスピード 要求がより緩和される。これは次の如くして説明できる。 インタリーブすべきディジタル信号のサンプル速度またはビット速度は、所定 の時間幅、例えば１秒内に必要とされるアクセスの数を決定する。メモリ・アク セスのための平均クロックサイクル数が大となるほど、所要数のアクセスを行う ために必要なクロックサイクルはより大となる。このことは要求が高度となるこ とを意味する。その理由は、クロック周波数は、１秒内のクロックサイクル数に 等しいからである。このため、１つのアクセスの平均クロックサイクル数が小で ある程、より低速のメモリによってインタリーブを行うことができる。 本発明の多くの実際上の用途に見られるように、メモリの記憶容量が完全には 利用されないことは不合理と考えられる。商業的に利用可能なメモリでは、１つ の選択ライン、すなわち行又は列に結合されるメモリ位置の数は、通常固定数で 、２の乗数、例えば５１２に等しい。本発明では、これらの利用可能なメモリ位 置のすべては使用されないのが普通である。これは各単位遅延に反復して、行又 は列にサンプルグループの整数のビットを書込むことに由来する結果である。こ の整数のみが、行又は列に記憶されるビットの合計数を変化させるパラメータで ある。一般に、全部の利用可能メモリ位置を利用するような整数は存しない。こ の整数は、一部の利用可能メモリ位置を使用しないものであるか、あるいは記憶 すべきビット数が、行又は列の記憶容量を超える数となるものである。 本発明は低速メモリによるインタリービングを行いうるようにするに加えて、 さらに他の顕著な特徴を有する。これらの特徴としては、低電力による動作、メ モリのリフレッシュ・サイクルの回避、並びに比較的に少なくかつ簡単なアドレ ス計算が含まれる。これらの特徴及びさらに他の特徴は以下に述べる実施例の説 明により、より明らかとなる。 図面において、 図１は、ＤＡＢにおける重畳符号化のインタリービングを示す。 図２ａ及び２ｂは、インタリービングすべきデータ流の構造を示す。 図３は、本発明の基本原理を示す。 図４は、本発明の受信機の実施例を示すブロック図。 図５は、インタリービング・メモリの行におけるデータの区画（仕切り）を示 す。 図６ａないし６ｄは、行のデータの読出し、及び書込みを示す。 図７は、ＤＡＢ用途におけるインタリーブされたメモリ内のデータの区画を示 す。 図８は、本発明による送信機の１例のブロック図である。 第１に本発明の基本原理をさらに説明する。次で、実施例について、本発明の ＤＡＢへの応用を説明する。その後、この例について、本発明の有利な特徴につ いて述べる。最後に図示の変形例のいくつかを説明する。 図２ａはインタリーブすべきディジタル信号の構成を示す図である。ディジタ ル信号は記号ＳＧ（１）、ＳＧ（２）等で表わしたシンボル・グループに再分割 される。これらの各グループには、循環的に反復するサンプル遅延パターンの１ サイクルが付随している。ＳＧ（１）のシンボル・グループについて見ると、イ ンタリービングの遅延パターンは次の如くである。このグループの第１サンプル Ｓ（１，１）は、単位遅延ΔＴの整数ａ１倍だけ遅延される。次のサンプルＳ（ １，２）は、ａ２・ΔＴだけ遅延され、以下同様となる。最後に本シンボル・グ ループＳＧ（１）の最終サンプルＳ（１，Ｍ）は単位遅延ΔＴのａＭ倍だけ遅延 される。次のサンプル群ＳＧ（１，Ｍ）には、遅延パターンａ１・ΔＴ---ａＭ ・ΔＴが反復して加えられる。 図２ｂはシンボル・グループＳＧ（１）内のデータをより詳細に示す。各サン プルＳ（１，１），---Ｓ（１，Ｍ）はＮビットよりなる。すなわちサンプルＳ （１，１）は、ビットｂ（１，１，１），ｂ（１，１，２）---ｂ（１，１，Ｎ ）を有する。同様に、Ｓ（１，Ｍ）はビットｂ（１，Ｍ，１）---ｂ（１，Ｍ， Ｎ）を有する。同じサンプル群ＳＧ１に属するビットは、インタリービング・ビ ット群ＩＧ（１，１）---ＩＧ（１，Ｎ）にグループ分けできる。各サンプルＳ （１，１）---Ｓ（１，Ｍ）毎に、１ビットを取出して上述のインタリービング ・ビット群を形成する。例えば、インタリービング・ビット群ＩＧ（１，１）は ビットｂ（１，１，１），ｂ（１，２，１）---ｂ（１，Ｍ，１）を有する。イ ンタリービング・ビット群内の各ビットは特定の遅延時間をもって遅延される。 グループ内の各ビットに伴う遅延時間はインタリービング遅延パターンに対応す る。 サンプルのビットを物理的に配列するには、基本的な２つの方法があることを 認識すべきである。これらは時間多重、又はライン多重である。時間多重配置で は、インタリーブすべき信号のすべてのビットを運ぶ１つのラインが存する。例 えば、ビットｂ（１，１，１），ｂ（１，１，２）---ｂ（１，１，Ｎ）がこの 単一のライン上に順次生じ、サンプルＳ（１，１）の値を決定する。ライン多重 配置では、Ｎ個のラインが存し、各ラインはサンプルの関連ビットを伝送する。 例えば、ビットｂ（１，１，１），ｂ（１，１，２）---ｂ（１，１，Ｎ）が同 時に生じ、これらの各ビットは、特定のランイＬ１，Ｌ２，---ＬＮ上にそれぞ れ存する。サンプル・ビットを物理的に配列する中間的な方法を見出しうること 当然である。 図３は、サンプル・ビットがライン多重に配置されている場合の本発明の基本 原理を示す。図３において、入力ラインＬ（ｊ）は、インタリーブすべき信号の 関連サンプル・ビットを伝送する。整数ｊの値は、何れのサンプル・ビットが関 連するかを定める。例えば、図２ｂに示したサンプルＳ（１，１），Ｓ（１，２ ）---Ｓ（１，Ｍ）のビットｂ（１，１，１），ｂ（１，１，２）---ｂ（１，１ ，Ｎ）がラインＬ（１）により運ばれるものとする。従ってラインＬ（Ｎ）は、 ビットｂ（１，１，Ｎ），---ｂ（１，Ｍ，Ｎ）を運ぶ。 このラインＬ（ｊ）にはメモリＭＥＭが結合されている。このメモリＭＥＭは 、 選択ラインのマトリクス、すなわち水平及び垂直の選択ラインを有している。各 メモリ位置ＭＬは、水平及び垂直の選択ラインの特定の組合せに結合されている 。特定のメモリ位置に結合されているこれら２つの選択ラインの両者を作動させ ることにより当該メモリ位置がアクセスされる。図３には水平選択ラインの一部 を示す。垂直ラインは図示してない。Ｘを整数とするときの複数のメモリ位置を 水平選択ラインに結合する。例えば、メモリ位置Ｍ（１，１）---Ｍ（１，Ｘ） を選択ラインＡＬ（１）に結合する。 メモリ内の各水平選択ラインＡＬ（１）---ＡＬ（Ｙ）を、単位遅延ΔＴに等 しい繰返えし速度で活性化（作動）させる。図３において、スイッチＨＡＳはこ の動作を示し、このスイッチＨＡＳは、各選択ラインＡＬ（１）---ＡＬ（Ｙ） をラインＬ（ｊ）に順次循環的に接続する。スイッチＨＡＳを経由して、選択ラ インをラインＬ（ｊ）に接続することは、この選択ラインを作動させることを意 味する。これによってこの選択ラインに結合されているメモリ位置よりデータを 読出し、かつ書込むことができる。 インタリービング方法は次の如くして進行する。図３に示す状態で、Ｋ個のイ ンタリービング・ビット群ＩＧ（１，ｊ）---ＩＧ（Ｋ，ｊ）が、メモリ位置Ｍ （１，１）---Ｍ（１，Ｘ）に書込まれる。ここでＫは整数である。図３におい ては、このことをメモリＭＥＭに向った矢印で、かつＩＧ（１，ｊ）---ＩＧ（ Ｋ，ｊ）と記入された矢印で示してある。例えば、ｊ＝１で見ると、図２ｂに示 したサンプル群ＳＧ（１）のインタリービング・グループＩＧ（１，１）が書込 まれる。さらにＫ＝２で見ると、インタリービング・ビット群ＩＧ（２，１）が 同じく書込まれる。 スイッチＨＡＳが１つの位置だけ下側に移動すると、選択ラインＡＬ（２）が 作動状態となる。この状態では、次のＫビット・インタリービング・グループ、 ＩＧ（Ｋ＋１，ｊ）---ＩＧ（２・Ｋ，ｊ） が、選択ラインＡＬ（２）に結合されたメモリ位置に書込まれる。例えば、ｊ＝ １及びＫ＝１とすると、図２ｂに示したビット・インタリービング・グループＩ Ｇ（２，１）が、選択ラインＡＬ（１）に結合されているメモリ位置に書込まれ る。しかしＫが２に等しいときは、図２ｂに示してないビット・インタリービン グ・グループＩＧ（３，１）及びＩＧ（４，１）が書込まれることとなる。 １単位遅延ΔＴに至る迄スイッチＨＡＳは新しい位置への移動を継続し、その 後図３の位置に戻る。このサイクルは反復してゆき、新しいデータが記憶される 。 選択ラインの作動中、当該選択ラインに結合されているメモリ位置よりデータ が読出しもされる。このデータは、インタリービング遅延パターンによって読出 しが可能である。その理由は、データは各単位遅延ΔＴ毎に循環的に書込まれて いるため、データの記憶時間は単位遅延ΔＴの整数倍であることによる。 例えば図３に示した状態を考えると、上述の如く、ビット・インタリービング ・グループＩＧ（１，ｊ）---ＩＧ（Ｋ，ｊ）が書込まれる。図２ａの遅延パタ ーンａ１・ΔＴ---ａＭ・ΔＴに応じて、選択ラインＡＬ（１）に結合されたメ モリ位置より次のデータが読出される。第１に、以前にスイッチＨＡＳのａ１サ イクルで書込まれたビットｂ（１，１，ｊ）に対応するビットが読出される。こ のビットはｂ（１，１，ｊ）＠ａ１として示され、ａ１・ΔＴの期間に記憶され たものである。次でａ２・ΔＴの期間に記憶されたビットｂ（１，２，ｊ）に対 応のビットが読出され、これをビットｂ（１，２，ｊ）＠ａ２で表わす。同様に して、ビットｂ（１，３，ｊ）＠ａ３---ｂ（１，Ｍ，ｊ）＠ａＭが記憶されて いる他のメモリ位置が読出される。Ｋが１より大であると、インタリービング・ ビット・グループＩＧ（２，ｊ）に対応する同様の関連遅延ビットが読出される 。図３において、これらの読出しはメモリＭＥＭより遠い側に向った矢印で、 ｂ（１，１，ｊ）＠ａ１---ｂ（１，Ｍ，ｊ）＠ａＭ--- ｂ（Ｋ，１，ｊ）＠ａ１---ｂ（Ｋ，Ｍ，ｊ）＠ａＭ の記号を付した矢印で表わされる。 上述の如くして、記憶蓄積データを読出すと、メモリ位置は空状態となる。選 択ライン、例えばＡＬ（１）を選択して、これに書込みを行うに先立ってメモリ 位置の読出しを行うと有利である。空状態となったメモリ位置は、新規なインタ リービング・ビット・グループ、例えば図３に示すような、ＩＧ（１，ｊ）--- ＩＧ（Ｋ，ｊ）の書込に使用される。 原理的には、インタリービング・ビット・グループの個別のビットを、何れの メモリ位置に実際に書込んでもかまわない。後に作動状態となって関連のデータ の読出しをされるべき、水平選択ラインに重ね書きをしてはならないこと当然で ある。ビットが実際に読出され、かつビットが実際に書込まれるメモリ位置は、 図３に示してない垂直選択ラインの作動化によって決定される。この作動化の形 態を、以下垂直アドレス・スキムと称する。この垂直アドレス・スキムは所望の インタリービング・遅延パターンに対応するものとするを要すること当然である 。原則的にいって、出力ビットの正しい順列（シーケンス）を読出すため、デー タの蓄積時間を正しく予定通りにするを要する。有利な垂直アドレス・スキムは 、ＰＨＮ１３．００７に記載されているので、ここではこれ以上に論及しない。 場合によっては、あるサンプル・グループのサンプルを遅延させる必要がない ことがある。このような場合には、このサンプルのビットは、図１のメモリＭＥ Ｍに蓄積する必要がないこと明らかである。例えば、図２ａの整数ａ１がゼロで あるとする。この場合には、サンプル・グループＳＧ（１）のビットｂ（１，２ ）---ｂ（１，Ｍ）のみを図３のメモリＭＥＭに書込む。かくすると、ビットｂ （１，１）は、図２ｂに点線で示してあるビット・インタリービング・グループ の一部ではなくなる。この場合、同様のことが他のビット・インタリービング・ グループにも適用れさること当然である。 然し乍ら、インタリービング・ビット・グループのうちの１ビットを遅延させ る必要がなくても、このビットを記憶させることもできる。すべての整数ａ１-- -ａＭは、インタリービングに悪影響を与えることなく同じ数だけ増加させるこ とが可能である。その影響は、インタリービングの結果、出力信号に追加の遅延 が生ずることのみである。 以下１例として、本発明のＤＡＢ受信機への応用について述べる。ＤＡＢの詳 細については、アイイーイーイー．スペシャル パブリケーション、ＶＬＳＩシ グナル プロセシングＶＩ．ｐｐ２１−２９（IEEE Special Publication VLSI Signal Processing VI．pp２１−２９）の記述“Specification Partitioning a nd Design of a DAB Channel decoder”を参照され度い。 図４は本発明によるインタリービングを用いるＤＡＢ受信機を示す。フロント ・エンド ＦＲＥは、受信したＤＡＢ変調搬送波ＲＦを中間周波ＤＡＢ信号ＩＦ に変換し、これより、復調部ＤＥＭが、ＤＡＢ復調信号ＤＢを導出する。このＤ ＡＢ復調信号ＤＢはインタリービング回路ＩＬＡによってデ・インタリーブされ る。これについてはさらに詳述する。デコーディング・セクションＤＥＣはエラ ー修正信号ＤＡをレトリーブし、この信号は、デ・インタリーブされたＤＡＢ復 調信号ＤＤによりさらにプロセスを加えられる。ＤＡＢ受信機のディジタル回路 は、グローバル・コントローラＧＬＣの制御の下で動作し、グローバル・コント ローラＧＬＣは、とくに時間的コンフリクトの無いことを確保する。 ＤＡＢ復調信号ＤＢは、４ビットのサンプルを有しており、上述の参照文献で はこれをメトリックス(metrecs)と称している。各メトリックには、図１に示す 如き、インタリーブされた重畳符号化データ・ストリームＤＤの特定サンプルを 付随させることができる。従って受信機のインタリービング遅延パターンは図１ に示すものの相補形のものとするを要する。 ＤＡＢ復調信号は、Ｍ＝１６，Ｎ＝４で、かつ単位遅延ΔＴが１フレーム期間 長である図２ａに示す如き構成である。このため、１６個のメトリックスを有す るサンプル・グループＳＧが存する。整数ａ１，ａ２---ａ１６は、図１に示し た送信側の遅延パターンに対し相補形の遅延パターンにより規定される。図１の サンプルＳ１に対し、図２ａに示したサンプルＳ（１，１）が付随するとすると 、これらの値は、ａ１＝１５，ａ２＝７，ａ３＝１１---ａ１５＝８及びａ１６ ＝０となることを意味する。 ＤＡＢ内のキャパシティ・ユニット（ＣＵ）は４つのサンプル・グループを有 する。従ってＣＵは、４×１６＝６４メトリックスを有する。ＤＡＢベースバン ド信号ＤＢには、規則正しい時間間隔でＣＵの整数個のバーストが存する。 インタリービング装置ＩＬＡ内には、バッファメモリＢＭＥが存し、ＤＡＢベ ースバンド信号ＤＢ内のＣＵバーストを受信し、これらバースト内のメトリック スを蓄積する。インタリービング装置ＩＬＡ内のバッファメモリＢＭＥは、ＤＡ Ｂ復調信号ＤＢ内のメトリックスを蓄積し、これらのトメリックスを上のバース ト内に記憶する。メトリックスは、バッファメモリＢＭＥにより読出され、メモ リ制御ユニットＭＣＵの制御の下で、インタリービング・メモリＩＭＥに転送さ れる。メモリ制御ユニットＭＣＵは、インタリービング・メモリＩＭＥ内に記憶 されたメトリックスの読出しも制御する。この読出しは、図１に示したデ・イン タリービング・スキムによって行われる。デ・インタリーブされたトメリックス は、ファースト・イン・ファースト・アウト（ＦＩＦＯ）記憶装置ＦＩＦに供給 される。これはメモリより読出され、バースト傾向を有しているデ・インタリー ブ・メトリックスを時間的により均等に分布させるようにして行われる。デ・イ ンタリーブされたＤＡＢ復調信号ＤＤはＦＩＦＯ蓄積装置ＦＩＦより得られる。 インタリーブ装置ＩＬＡは２つのデータ・レジスタＲＧ１及びＲＧ２を有してお り、これについては以下にさらに説明する。 これらのメトリックスは、インタリービング・メモリＭＥＭにライン多重で供 給され、かつ読出される。インタリービング・メモリＭＥＭは、４×２５６ｋ ＤＲＡＭであり、４個の２５６ｋ ＤＲＡＭユニットが存する。例えば、図２ａ を参照すると、ＤＡＢで、ｎ＝４，Ｍ＝１６，であり、メトリックＳ（１，１） のビットｂ（１，１，Ｌ）は第１の２５６ｋ ＤＲＡＭユニット内に記憶され、 ビットｂ（１，１，２）は第２ユニット内に、ビットｂ（１，１，３）は第３ユ ニット内に、ビットｂ（１，１，４）は第４ユニット内に記憶される。各２５６ ｋ ＤＲＡＭユニットは５１２列と５１２行を有し、各列及び行は、それぞれ自 分自体用の選択線（ライン）を有している。本願の図３において、ＡＬ（１）-- -ＡＬ（Ｙ）は行選択ラインであり、これに対し、Ｘ＝５１２である。 行選択ラインの各活性化の都度、２５６ｋ ＤＲＡＭユニットの各行に１つの ＣＵ（キュパシティ・ユニット）が書込まれる。すなわち、Ｋ＝４として４個の インタリービング・ビット・グループが書込まれる。例えば、図２ａを参照する と、サンプル・グループＳＧ（１），ＳＧ（２），ＳＧ（３），ＳＧ（４）がＤ ＡＢ内のＣＵを構成する。第１の２５６ｋ ＤＲＡＭユニットにおいて、インタ リービング・ビット・グループＩＧ（１，１），ＩＧ（２，１），ＩＧ（３，１ ）及びＩＧ（４，１）が単一の行に蓄積される。すなわちＣＵ内のビットｂ（-, ---,１）がこの行に蓄積される。このＣＵ内のビットｂ（-,---,２）が、第２ ２５６ｋ ＤＲＡＭユニット内の行に蓄積される。従って、この行は、インタリ ービング・ビット・グループＩＧ（１，２），ＩＧ（２，２），ＩＧ（３，２） 及びＩＧ（４，２）を蓄積する。同様に、同じＣＵのビットｂ（-,---,３）及び ｂ（-,---,４）が、それぞれ第３及び第４メモリ・ユニットに記憶蓄積される。 図５は、行Ｒ（ｉ）にビットの記憶が如何にして行われるかを示す。同じ遅延 を与えられるべきインタリービング・ビット・グループのビットをクラスタ化（ 集落化、または類別化）する。クラスタ１，２---１５は、単位遅延時間に当該 のクラスタ番号の数を乗じた時間だけ遅延されるビットを有する。例えばクラス タ１５は、１５倍の単位遅延時間、すなわち１５フレームだけ遅延されるビット を有する。１つのクラスタ内のビット数は、各クラスタの参照番号の４倍である 。すなわち単位遅延のＫ倍の遅延を生ずる。従ってクラスタ１５は６０ビットを 有し、クラスタ７は２８ビットを有し、これらの各ビットはそれぞれ１つのメモ リ位置を占有する。全体で合計４８０ビットが１つの行に記憶される。これは１ 行の５１２のメモリ位置のうち、４８０が有効に使用されることを意味する。 図６ａないし６ｄは、行Ｒ（ｉ）へのビットの書込み、及びこれよりのビット の読出し（読取り）を示す。図６ａないし６ｄは、クラスタ１５及び７の近くの 詳細を示す。各メモリ位置は、正方形で表わしてある。これらのメモリ位置で× 印を付してあるものは、空を意味する。行選択ラインの活性化による作動中に、 図２ｂに示してあるインタリービング・ビット・グループＩＧ（１，１），ＩＧ （２，１），ＩＧ（３，１），ＩＧ（４，１）の遅延させるべきビットを行Ｒ（ ｉ）に書込む。図１に示した遅延パターンにより同じ数のビットが読出される。 図６ａにおいて、遅延させるべき第１ビットｂ（１，１，１）を、クラスタ１ ５に隣接するメモリ位置に書込む。さらに空メモリ位置とは反対側のクラスタ１ ５の境界個所によりビットｂ（１，１，１）＠１５を読出す。ビットｂ（１，１ ，１）＠１５はビットｂ（１，１，１）に対応し、以前にこの行を駆動して活性 化させたとき行Ｒ（ｉ）１５に書込まれたものである。従ってｂ（１，１，１） ＠１５は１５単位遅延をもって記憶蓄積されたこととなる。上述の如き書込み、 及び読出し（読取り）によりクラスタ１５は１つの位置だけ左側に移動すること となる。これを図６ｂに示す。 図６ｂにおいて、インタリービング・ビット・グループの次のビットｂ（１， ２，１）を、ビットｂ（１，１，１）＠１５の読出しによって空となったメモリ 位置に書込む。次でクラスタ７の７単位遅延の位置に記憶されているメモリ位置 よりビットｂ（１，２，１）＠７を読出す。クラスタ１５のビットｂ（１，１， １）＠１５と同じ様に、ビットｂ（１，２，１）＠７は、クラスタへの新規のビ ットが書込まれたメモリ位置とは反対側の境界に位置している。ビットｂ（１， ２，１）＠７が読出されたメモリ位置は空となり、次で図６ｂには示していない 後続のビットｂ（１，３，１）の書込みに使用される。上述の各ビット毎の読出 し及び書込みのプロセスは、行Ｒ（ｉ）の他の各クラスタに同様に継続して行わ れる。図６ｃは、インタリービング・ビット・グループＩＧ（１，１）のすべて のビットが書込まれた瞬時のクラスタ１５及び７の位置を示す。すべてのクラス タは１つの位置だけ左側に移動している。 図６ｃにおいて、遅延させるべきインタリービング・ビット・グループＩＧ（ ２，１）の第１ビットｂ（２，１，１）は、ビットｂ（１，１，１）が蓄積され ているメモリ位置の次の空メモリ位置に書込まれる。図６ａと同じ様に、対応の 出力ビットｂ（２，１，１）＠１５が読出される。図６ｄは次の読出し／書込み ステップを示す。ビットｂ（２，２，１）が、以前ビットｂ（２，１，１）＠１ ５が占有していたメモリ位置に書込まれる。図６ｄはさらに、クラスタ１５が再 度図６ｃに比して１つの位置だけ左に移動した状況を示す。これは図６ａ及び６ ｂと同様である。 インタリービング・ビット・グループＩＧ（１，１），ＩＧ（２，１），ＩＧ （３，１）及びＩＧ（４，１）の全ビットが蓄積されると、行Ｒ（ｉ）の全クラ スタは４つの位置だけ左に移動する。次で新しい行の新しい選択ラインが駆動さ れ、この行に新規の読出し／書込みプロセスが行われる。このような１行毎の読 出し／書込み工程は、１単位遅延後に、行Ｒ（ｉ）が新規に選択され、新規なデ ータの書込み・読出しのため読出し／書込み工程が開始されるまで継続される。 図６ａ−６ｄに示したような７サイクル後に、ビットｂ（１，２，１）が読出さ れる。この際このビットは、クラスタ７の右側境界に位置する。インタリービン グ・プロセス中すべてのクラスタが移動すること明らかである。 サンプルグループ内の他の関連ビット、例えばＩＧ（１，２），ＩＧ（２，２ ），ＩＧ（３，２），及びＩＧ（４，２）も同じ様に２５６ｋ ＤＲＡＭユニッ トで処理される。 図７は、２５６ｋ ＤＲＡＭユニットの区画（パーティショニング）を示す。 この区画は、ＤＡＢ復調信号の構成に関連する。ＤＡＢ復調信号はいくつかの情 報形態を有する。例えば、ステレオ音楽プログラム及びモノの音声演説プログラ ム等である。フレーム内で、各情報形態に対し、数個のＣＵが割当てられる。こ のＣＵの割当ての正確な数は、伝送すべき情報形態のビット速度に応じて定まる 。例えば、ステレオ音楽プログラムはフレーム内で２８８のＣＵを占め、モノの 音声チャネルは１４４ＣＵを占める。 図７において、行Ｒ（１）ないし行Ｒ（２８８）は、フレーム当り２８８ Ｃ Ｕを有している第１の型式の情報ＡＰＰ１にレザーブされている。行Ｒ（２８９ ）ないしＲ（４３２）は、フレーム当り１４４ ＣＵを有する第２の型式の情報 に割当てられている。行Ｒ（４３３）ないしＲ（４８６）のメモリ位置は、フレ ームのデ・インタリーブ・データを記憶するための臨時メモリとして使用する。 行Ｒ（４３３）ないしＲ（４６８）及びＲ（４６９）ないしＲ（４８６）は、そ れぞれ第１及び第２型式の情報ＡＰＰ１及びＡＰＰ２のフレーム・バッファＦＲ Ｂ１及びＦＲＢ２を構成する。これらのフレーム・バッファの各行に８つのＣＵ の関連のメトリック・ビットを記憶させる。すなわち８×６４ビットで計５１２ ビットがここに記憶される。行Ｒ（４８７）ないしＲ（５０４）は、ここでは説 明しない急速（ＦＡＳＴ）情報チャネル（ＦＩＣ）と称されるＤＡＢの特殊デー タを記憶蓄積する。 行Ｒ（１）ないしＲ（２８８）及び行Ｒ（２８９）ないしＲ（４３２）より読 出されたデ・インタリーブ・データは次の如くして対応のフレーム・バッファに 転送される。入力メトリックが、バッファ・メモリＢＭＥより読出され、インタ リービングメモリＩＭＥに蓄積される前にレジスタＲＧ１に書込まれる。これに よってバッファ・メモリＢＭＥに空のメモリ・スペースが生ずる。これと同時に インタリービング・メモリＩＭＥより４ビットが読出され、レジスタＲＧ２に転 送される。これらの４ビットは、図４に示す出力信号ＤＤに対する出力メトリッ クを構成する。次のクロック・サイクルにおいて、この出力メトリックは、バッ ファ・メモリＢＭＥの空メモリ・スペースに書込まれる。同じクロック・サイク ルにおいて、レジスタＲＧ１に蓄積されている入力トメリックがインタリービン グ・メモリＩＭＥに書込まれる。 上述のメトリックの転送は、バッファ・メモリＢＭＥ内のすべての入力メトリ ックスがインタリービング・メモリＩＭＥよりの出力メトリックスによって置換 される迄継続する。出力メトリックスはバッファ・メモリＢＭＥより転送され、 インタリービング・メモリＩＭＥの適当なフレーム・バッファに書込まれる。図 ４に示すグローバル・コントローラＧＬＣによって時間的コンフリクトは回避で きる。ＤＡＢ復調信号ＤＢのすべてのＣＵをプロセスする必要はない。復調回路 部分ＤＥＭより関連のないデータが供給されている期間中に、上述のインタリー ビング回路装置ＩＬＡ内の内部データ転送が行われる。 図８は、本明細書に記載されているインタリービング方法に従って動作するＤ ＡＢ送信機の一例を示す。この意味で、このＤＡＢ送信機は、図４に示される受 信機の反対の型式である。 図８において、エンコーダＥＮＣは、ディジタル化されたオーディオ信号ＡＤ をエンコードする。このエンコードは、図４に示されるデコーダＤＥＣにおける デコードに対して相補的である。このエンコードされたディジタルオーディオ信 号ＡＥは、図４に示される装置ＩＬＡと類似のインタリービング装置ＩＬＡ′に おいて、インタリーブされ、前記のように動作する。 インタリーブされて、エンコードされたディジタルオーディオ信号ＡＩは、変 調器（ＭＯＤ）におけるＤＡＢ標準に従って変調される。 変調されたキャリヤ信号ＭＣは、周波数変換され、高周波セクションＨＦＳで 増幅されて、ＤＡＢ送信信号ＴＳとなる。 本発明の幾つかの顕著な特徴を具体例と共に記載する。 比較的低速度メモリーが、インタリービングを行うために使用される。 図４に示される具体例のＤＡＢ受信機においては、４×２５６Ｋ ＤＲＡＭメ モリーが、１２，２８８Ｍヘルツのクロック周波数で動作する。前記したメモリ ー管理によってＤＡＢ変調信号ＤＢにおいて、毎１，２４６ｍ秒ごとの４８ＣＵ に相当する基準のバーストが処理される。 図４に示されるインタリービング装置における電力消費は、比較的少ない。こ れは、クロック周波数が比較的低く、さらに唯１つの新しい選択ラインが、大抵 のメモリーアクセスに対して作動することに起因するからである。 図７に示されるように、行１から４３２に対してリフレッシュサイクルが用意 されない。行が、ＤＡＢ２４ミリ秒の間に、各単位遅延に循環的に選択されるこ とにより、これら行に記憶されたデータは自動的にリフレッシュされる。 図４に示されるメモリー制御ユニットＭＣＵは、比較的簡単なものである。 比較少ない列位置が、行選択ラインの作動中に計算される。これは、大抵のメ モリー位置が読出し及び書込みデータの両方にアクセスされることに起因するか らである。これが、図６ａから図６ｂに示されている。 図６ａにおいて、ビットｂ（１，１，１）＠１５は、或るクロックサイクルで 読出される。 次のクロックサイクルビットｂ（１，２，１）は、第６ｂに示されるように同 じメモリー位置で書込まれる。何ら新しい列位置は決定されない。 アドレス発生ユニットの状態は、変更されないままである。これは、低電力動 作に対して好適である。 図４に示される４×１５６Ｋ ＤＲＡＭインタリービングメモリＩＭＥの記憶 容量は、比較的効率的に使用される。行１から４３２，４８０上の５１２のメモ リー位置は、効率的に使用される。効率的に使用されるメモリー位置の数（ＮＭ Ｌ）は、次式に従って計算することができる。 ＮＭＬ＝Ｋ・Ｍ・ＡＤ ここで、ＡＤは、インタリービング遅延パターンの平均遅延である。ＤＡＢに 対しては、Ｍ＝１６，ＡＤ＝７．５であり、ＡＤは、図４から、直ちに導出でき る。 Ｋ＝４と選定することにより、不使用記憶容量のパーセンテージがミニマムに 維持できる。 本明細書において限られた実施例が示され、例として説明されたが、請求の範 囲に記載された発明の精神とその範囲を逸脱することなく、多くの他の改変態様 を含むことは勿論である。 本発明は、ＤＡＢ以外の受信機、例えばディジタルビデオ放送（ＤＶＢ）受信 機においても有効であることは勿論である。 さらに、典型的なＤＶＢ受信機は、何らかのデ インタリービング(de- inte rleving)の形態を具えることによる。 図６ａから６ｄに示される一つの例とは異なる行読出し／書込み順序が採用さ れ得る。例えば書込み順次のスタート前に最初に全ての出力データを読出したり 、或いはその逆も可能である。 図２ｂについて、整数Ｎは、１であってもよく、この場合は、インタリーブさ れた信号は、１ビットサンプルを具えることになる。 インタリービングメモリは、組込まれたＲＡＭと同様に外部ＲＡＭであっても 良い。 本明細書中では、用語として、選択ラインが使用されているが、この用語は、 行及び列と置き換えることもできる。 請求の範囲における参照符号は、請求の範囲を限定するものではない。

Claims (1)

1. 【特許請求の範囲】 １．サンプルが、循環的反復遅延パターン（ａ１，---,ａＭ）に従って、単位遅 延（ΔＴ）の整数倍で遅延されるディジタル信号をインタリービングする方法で あって、 以下の各ステップ、 単位遅延（ΔＴ）に等しいサイクルレートで、メモリ（ＭＥＭ）の並列配列 選択ライン（ＡＬ（１）---ＡＬ（Ｍ））を循環的に作動させるステップと、 選択ラインの作動中、データ（ＩＧ（１，ｊ）---ＩＧ（ｋ，ｊ））を書込 むステップであって、このデータは、整数個のサンプルグループで、遅延される 各サンプルの関連するビットを具え、１つのサンプルグループが、１つの遅延パ ターンサイクルと協同している該書込みステップと、 該選択ラインの作動中、データ（ｂ（１，１，ｊ）＠ａ１---ｂ（１，ｎ， ｊ）２ａＭ---ｂ（ｋ，１，ｊ）＠ａ１---ｂ（ｋ，Ｍ，ｊ）＠ａＭ）を読出すス テップであって、このデータは、書込まれたビットの数に等しいビット数を具え 、該ビットは、該遅延パターンに従って読出される該読出しステップと を具えたことを特徴とするディジタル信号をインタリービングする方法。 ２．循環的反復遅延パターン（ａ１，---ａＭ）に従って、単位遅延（ΔＴ）の 整数倍で遅延されるサンプルを具えたインタリーブされたディジタル信号を受信 する受信機において、 単位遅延（ΔＴ）に等しいサイクルレートで、メモリ（ＭＥＭ）の並列配列 選択ラインを循環的に作動させる手段（ＨＡＳ）と、 選択ラインの作動中、データ（ＩＧ（１，ｊ）---ＩＧ（ｋ，ｊ））を書込 む手段（ＨＡＳ）であって、このデータは、整数個のサンプルグループで、遅延 される各サンプルの関連するビットを具え、１つのサンプルグループは、１つの 遅延パターンサイクルと協同している該書込み手段（ＨＡＳ）と、 該選択ラインの作動中、データ（ｂ（１，１，ｊ）＠ａ１---ｂ（１，ｍ， ｊ）＠ａＭ---ｂ（ｋ，１，ｊ）＠ａ１---ｂ（ｋ，Ｍ，ｊ）＠ａＭ）を読出す手 段（ＨＡＳ）であって、このデータは、書込まれたビットの数に等しいビ ット数を具え、該ビットは、該遅延パターンを相補する遅延パターンに従って読 出される該読出し手段（ＨＡＳ）と を具えたことを特徴とするインタリーブされたディジタル信号を受信する受信 機。 ３．循環的反復遅延パターン（ａ１，---ａＭ）に従って、単位遅延（ΔＴ）の 整数倍で、サンプルを遅延させることによってインタリーブされたディジタル信 号を送信する送信機において、 単位遅延（ΔＴ）に等してサイクルレートでメモリ（ＭＥＭ）の並列配列選 択ライン（ＡＬ（１）---ＡＬ（Ｍ））を循環的に作動させる手段（ＨＡＳ）と 、 選択ラインの作動中、データ（ＩＧ（１，ｊ）---ＩＧ（ｋ，ｊ））を書込 む手段（ＨＡＳ）であって、このデータは整数個のサンプルグループで遅延され る各サンプルの関連するビットを具え、１つのサンプルグループは、１つの遅延 パターンサイクルと協同している該書込み手段（ＨＡＳ）と、 該選択ラインの作動中、データ（ｂ（１，１，ｊ）＠ａ１---ｂ（１，Ｍ， ｊ）＠ａＭ，---ｂ（ｋ，１，ｊ）＠ａＭ）を読出す手段（ＨＡＳ）であって、 このデータは、書込まれたビットの数に等しいビット数を具え、該ビットは、該 遅延パターンに従って、読出される該読出し手段（ＨＡＳ）と を具えたことを特徴とするディジタル信号を送信する送信機。 ４．サンプルが、循環的反復遅延パターン（１ａ１，---,ａＭ）に従って、単位 遅延（ΔＴ）の整数倍で遅延されるディジタル信号をインタリーブするインタリ ーブ装置において、 単位遅延（ΔＴ）に等しいサイクルレートで、メモリ（ＭＥＭ）の並列配列 選択ライン（ＡＬ（１），---ＡＬ（Ｍ））を循環的に作動させる手段（ＨＡＳ ）と、 選択ラインの作動中、データ（ＩＧ（１，ｊ）---ＩＧ（ｋ，ｊ））を書込 む手段（ＨＡＳ）であって、このデータは、整数個のサンプルグループで遅延さ れる各サンプルの関連するビットを具え、１つのサンプルグループは、１つの遅 延パターンサイクルと協同している該書込み手段（ＨＡＳ）と、 該選択ラインの作動中、データ（ｂ（１，１）＠ａ１，---ｂ（１，Ｍ，ｊ ）＠ａＭ---ｂ（ｋ，１，ｊ）＠ａ１---ｂ（ｋ，Ｍ，ｊ））＠ａＭ）を読出す手 段（ＨＡＳ）であって、このデータは、書込まれたビットの数に等しいビット数 を具え、該ビットは遅延パターンに従って読出される該読出し手段（ＨＡＳ）と を具えたことを特徴とするディジタル信号をインタリービングするインタリー ブ装置。 ５．単位遅延（ΔＴ）に等しいサンクルレートで、メモリ（ＭＥＭ）の並列配列 選択ライン（Ａ１（１）---ＡＬ（Ｍ））を循環的に作動させる手段（ＨＡＳ） と、 選択ラインの作動中、データ（ＩＧ（１，ｊ）---ＩＧ（ｋ，ｊ））を書込 む手段（ＨＡＳ）であって、このデータは、整数個のサンプルグループで遅延さ れる各サンプルの関連するビットを具え、１つのサンプルグループは、１つの遅 延パターンサイクルと協同している該書込み手段（ＨＡＳ）と、 該選択ラインの動作中、データ（ｂ（１，１，ｊ）＠ａ１---ｂ（１，Ｍ， ｊ）＠ａＭ---ｂ（ｋ，１，ｊ）＠ａ１---ｂ（ｋ，Ｍ，ｊ）＠ａＭ）を読出す手 段（ＨＡＳ）であって、このデータは、書込まれたビットの数に等しいビット数 を具え、該ビットは遅延パターンに従って読出される該読出し手段（ＨＡＳ）と を具えたことを特徴とするメモリーコントロールユニット。