KR100427521B1 - 저속메모리를이용한인터리빙 - Google Patents

Abstract

디지털 신호는 순환적으로 반복된 지연 패턴(a1, ..., aM)에 따라 단위 지연(△ T)의 정수배로 샘플을 지연시킴으로써 인터리브된다. 메모리(MEM)의 선택 라인들(AL(1).. AL(M))은 단위 지연(△ T)과 동일한 사이클 속도로 순환적으로 활성화(HAS)된다. 선택 라인(AL(1).. AL(M))의 활성화(HAS) 동안, 데이터는 메모리로부터 판독 및 기록된다. 기록된 데이터(IG(1, j)..IG(k, j))는 정수의 샘플 그룹들에서 지연되는 각각의 샘플의 관련된 비트를 포함한다. 각각의 샘플 그룹은 한 지연 패턴 사이클과 관련된다. 판독된 데이터((b(l, l, j)@al..b(l, M, j)@aM..b(k, l, j)@al..b(k, M, j)@aM)는 기록된 비트들의 수와 동일한 다수의 비트들을 포함한다. 상기 비트들은 지연 패턴에 따라 판독된다. 따라서, 메모리(MEM) 상에 부과된 속도 요구들은 비교적 느슨하다.

Description

저속 메모리를 이용한 인터리빙{Interleaving with low-speed memory}

본 발명은 인터리빙 방법에 관한 것이다. 인터리빙은 데이터 스트림 내 샘플들의 시퀀스를 변화시키는 프로세스이다.

도1은 DAB에서 컨볼루션 엔코드된 데이터 스트림의 인터리빙을 설명하는 도면.

도2a 및 도2b는 인터리브된 데이터 스트림의 구조를 설명하는 도면.

도3은 본 발명의 기본 원리를 설명하는 도면.

도4는 본 발명에 따른 수신기의 예를 블록 개략도로 도시한 도면.

도5는 인터리빙 메모리의 로우 상의 데이터의 분할을 설명하는 도면.

도6a 및 도6d는 로우 상의 데이터의 판독 및 기록을 설명하는 도면.

도7은 DAB 응용을 위한 인터리빙 메모리의 데이터의 분할을 설명하는 도면.

도8은 본 발명에 따른 송신기의 예를 블록 개략도로 도시한 도면.

본 발명은 수신기들 및 송신기들에 이용될 수 있으며, 특히, Digital Audio Broadcast(DAB) 또는 Digital Video Broadcast(DVB) receiver에 이용될 수 있다. 송신기에 있어서, 송신되는 디지털 신호는 인터리브될 수 있다. 따라서, 상응하는 수신기에 있어서, 디지털 베이스밴드 신호는 샘플들의 원래의 시퀀스를 복구시키기 위해 인터리브된 상보(complementary)의 방식으로 되어야 한다. 정보 송신에서, 인터리빙은 정보가 전송되는 채널의 결함들을 완화시키는데 도움이 된다. 예를 들면, 무선 신호의 모바일(mobile) 수신에서, 복조된 신호의 에러들의 버스트(burst)를 야기시킬 수 있는 페이딩(fading)이 존재한다. 이러한 에러들은 복조된 신호를 인터리빙함으로써 분산된다. 분산된 에러들은 적당한 디코딩 기술들에 의해 교정될 수 있다.

본 발명은 메모리와 메모리 제어 유닛을 포함하는 인터리빙 장치에서 구현될수 있다. 또한, 본 발명은 예를 들어, 집적 회로의 형태에서와 같은 메모리 제어 유닛에서 구현될 수 있다. 메모리 제어 유닛 자신은 본 발명에 따른 인터리빙 방법을 실행하기 위하여 명령들이 저장된 메모리를 포함할 수 있다.

더 명확하게, 본 발명은 청구항 1의 서두 부분에 정의된 것과 같은 디지털 신호를 인터리빙하는 방법에 관한 것이다. 그러한 방법은 ETSI PRETS 3041 Final Draft에 규정된 DAB 표준의 일부이다. 이 DAB 표준에 따라, 컨볼루션 엔코드된 데이터 스트림(a convolutional encoded datastream)은 송신측에서 인터리브된다. 수신 측에서 원래의 샘플 시퀀스를 회복시키는 프로세스는 디-인터리빙(de-interleaving)이라 칭한다. 본 명세서에 있어서, 용어 인터리빙은 디-인터리빙을 포함하기도 하는 일반적인 용어로서 이용됨을 유의해야 한다.

송신측에서의 인터리빙의 DAB 방법은 본원의 도1에 도시되어 있다. 컨볼루션 엔코드된 데이터스트림(DB)의 연속 샘플들은 순환적으로 반복된 지연 패턴에 따라 지연된다. 이 지연 패턴은 기능적으로 16개의 상이한 지연들을 나타내는 도1의 16 직사각형들의 어레이로 표시된다. 각각의 지연은 DAS 신호가 서브 분할될 수 있는 프레임의 기간의 정수배 이다. 도1의 FR로 표시된 프레임의 기간은 단위 지연으로서 고려될 수 있다. 이 단위 지연은 정보가 송신되는 DAB 시스템 모드에 따른다. 이 단위 지연은 24 밀리초이다.

인터리빙의 DAB 방법은 기능적으로 다음과 같은 프로세스이다. 샘플(S1)이라 하는 임의의 샘플이 컨볼루션 엔코드된 데이터 스트림(DB)에서 발생될 때, 스위치들(SW1 및 SW0)은 도1에 도시된 것처럼 위치에 있다. 따라서, 샘플(S1)은 단위 지연의 0번 지연되는데, 즉, 샘플(S1)은 지연되지 않는다. 후속 샘플, 즉 샘플(S2)이 발생할 때, 스위치들(SW1 및 SW0)은 한 위치 아래로 이동한다. 따라서, 샘플(S2)은 단위 지연의 8배 지연된다. 스위치들(SW1 및 SW0)은 도1에 관련된 직각형의 번호에 따라 지연된 각각 새롭고, 후속된 샘플에서 한 위치 아래로 연속으로 이동한다. 16번째 샘플(S16)이 발생할 때, 스위치들은 15 단위 지연들의 지연을 나타내는 하부 직사각형을 접속시킨다. 이 위치에 후속하여, 스위치들(SW1 및 SW0)은 도1에 도시된 위치로 복귀한다. 따라서, 상기 기재된 프로세스는 17번째 샘플(S17)로 시작하여 반복된다. 따라서, 이 샘플은 샘플(S1)과 같이 지연되지 않으며, 18번째 샘플(S18)은 단위 지연의 18배 등으로 지연된다.

본 발명의 목적은 비교적 저속 메모리로 실행될 수 있는 상기 언급된 것과 같은 인터리빙 방법을 제공하는 것이다. 그와 같은 방법은 청구항 1에 정의되어 있다. 또한, 본 발명은 청구항 2에 정의된 수신기, 청구항 3에 정의된 송신기, 청구항 4에 정의된 인터리빙 장치 및 청구항 5에 정의된 메모리 제어 유닛을 제공하는 것이다.

간단히, 본 발명에서, 메모리의 선택 라인들은 단위 지연과 동일한 사이클 속도로 순환적으로 활성화된다. 선택 라인의 활성화 동안, 데이터는 선택 라인에 결합된 메모리 장소들로부터 기록 및 판독된다. 기록된 데이터는 정수의 샘플 그룹들에서 지연될 각각의 샘플의 관련된 비트를 포함한다. 각각의 샘플 그룹은 1 지연 패턴 사이클과 관계된다. 판독된 데이터는 기록된 비트의 수와 동일한 다수의 비트들을 포함한다. 그 비트들은 지연 패턴에 따라 판독된다.

따라서, 대부분의 메모리 액세스들에 대해, 새롭게 액세스된 메모리 장소는 이전에 액세스된 메모리 장소와 같은 동일한 선택 라인에 결합된다. 그와 같은 액세스들은 1 클럭 사이클을 요구한다. 본 발명에 있어서, 랜덤 액세스들은 최소로 유지된다. 랜덤 액세스들은 두 개의 새로운 상호 장방형 선택 라인, 즉 로우(row) 및 칼럼(column)이 활성화되어야 하는 액세스들이다. DRAM 메모리에 있어서, 이것은 두 개의 클럭 사이클들 또는 그 이상이 필요하다. 단지 하나의 새로운 선택 라인이 활성화되어야 할 때, 1 클럭 사이클은 충분하다.

따라서, 본 발명에 있어서, 메모리 액세스에 필요한 클럭 사이클들의 평균수는 1에 가깝다. 클럭 사이클들의 상기 평균수가 낮으면 낮을수록 메모리 상의 속도 요구 조건은 보다 더 느슨해진다. 이는 다음과 같이 설명될 수 있다.

인터리브될 디지털 신호의 샘플 또는 비트 속도(bit rate)는 주어진 시간 동안, 즉 1초 동안에 액세스들의 요구된 수를 결정한다. 메모리 액세스에 대한 클럭 사이클의 평균수가 높으면 높을수록, 액세스들의 요구된 수를 유효하게 하기 위해 1초 동안에 보다 많은 클럭 사이클들이 필요하게 된다. 이는 클럭 주파수가 1 초에 클럭 사이클 수와 동일하기 때문에, 보다 높게 요구됨을 의미한다. 따라서, 클럭 사이클의 평균수가 보다 낮게 된다면 저속 메모리가 인터리빙을 실행할 수 있다.

메모리의 저장 용량이 완전히 이용되지 않는다는 것이 비논리적으로 보일 수도 있는데, 이는 본 발명의 가장 실제적인 응용들의 경우에 나타날 수 있다. 상업적으로 이용 가능한 메모리들에 있어서, 로우 또는 칼럼인 선택 라인에 결합된 메모리 장소들의 수는 통상적으로 고정적이며, 2의 자승과 같은데, 예를 들어, 512이다. 일반적으로, 그들 이용 가능한 메모리 장소들 모두가 본 발명에 이용되는 것은 아니다. 이는 매 단위 지연마다 반복적으로 로우 또는 칼럼 상의 정수의 샘플 그룹들의 비트들을 기록하는 결과이다. 상기 정수는 로우 또는 칼럼 상에 저장된 비트의 전체 수를 변화시키기 위한 유일한 매개변수이다. 일반적으로, 모든 이용 가능한 메모리 장소들이 이용되는 정수는 없을 것이다. 약간의 이용 가능한 메모리 장소들이 이용되지 않는 정수 또는 저장된 비트들의 수가 로우 또는 칼럼의 저장 용량을 초과하는 정수 중 하나이다.

저속 메모리를 이용하는 인터리빙에 부가하여, 본 발명은 다른 새로운 특징들을 제공한다. 그들은 저전력 동작, 리프레쉬 사이클의 회피(avoidance of memory refresh cycles) 및 비교적 적고 간단한 어드레스 계산들을 포함한다. 본 발명의 여러 가지 양상들은 이하 실시예들을 참조하여 보다 상세히 설명된다.

우선, 본 발명의 기본 원리를 설명하고, 다음으로, DAB 수신기에서 본 발명의 응용을 실시예를 통해 설명한다. 이어서, 본 발명의 중요한 특징들이 이 예를 참조하여 명료해진다. 최종적으로, 도시된 예의 약간의 변형들을 다루게 된다.

도2a는 인터리브되는 디지털 신호의 구조를 설명한다. 그 디지털 신호는 심볼들(SG(1), SG(2)) 등의 그룹들로 서브-분할될 수 있다. 각각의 그룹은 순환적으로 반복된 샘플 지연 패턴의 한 사이클과 관계될 수 있다. 심볼 그룹(SG(1))을 참조하면, 인터리빙을 위한 지연 패턴은 다음과 같다. 이 심볼(S(1, 1))의 제 1 심볼은 단위 지연(△ T)의 정수 al배로 지연된다. 후속 심볼(S(1, 2))은 a2·△ T의 지연 시간 등으로 지연된다. 마지막으로, 심볼 그룹(SG(1, M))의 마지막 심볼(S(1, M))은 단위 지연(△ T)의 aM배로 지연된다. 따라서, 심볼들(SG(2))의 다음 그룹에 대해서, 지연 패턴(al·△ T...aM·△ T)이 반복된다.

도2b는 심볼 그룹(SG(1)) 내의 데이터를 상세히 도시한다. 각각의 심볼(S(1, 1)...S(1,M))은 N 비트들로 구성되는데, 즉, 샘플(S(1, 1))은 비트들(b(l, l, 1), b(1, 1, 2)...b(1, 1, N)을 포함한다. 유사하게, 샘플(S(1, M))은 비트들(b(l, M, 1)...b(1, M, N)를 포함한다. 샘플 그룹(SG1)에 속해 있는 비트들은 인터리빙 비트 그룹들(IG(1, 1)...IG(1, N)로 그룹될 수 있다. 각각의 샘플((S(1,1).S(1,M))에 대해서, 1 비트가 그와 같은 인터리빙 비트 그룹을 형성하기 위해 취해진다. 예를 들어, 인터리빙 비트 그룹들(IG(1, 1)은 비트(b(l, l, 1), b(1, 2, 1)...b(1, M, 1)를 포함한다. 인터리빙 비트 그룹 내의 각각의 비트는 유일한 지연 시간으로 지연되어야 한다. 더욱이, 그룹 내의 각각의 비트와 관련될 수 있는 지연 시간들은 인터리빙을 위한 지연 패턴에 상응한다.

샘플의 비트들이 물리적으로 시간 다중 또는 라인 다중으로 배열될 수 있는 두 가지 방법들이 기본적으로 존재함을 유의해야 한다. 시간-다중 장치(time-multiplex arrangement)에 있어서, 인터리빙되는 신호의 모든 비트들을 전송하는 한 라인이 존재한다. 예를 들어, 비트들(b(l, l, 1), b(1, 1, 2)...b(1, 1, N)은 단일 라인 상에서 후속적으로 발생하여 샘플(S(1, 1))의 값을 정의한다. 라인-다중 장치(line-multiplex arrangement)에 있어서, 각각의 라인이 샘플의 관련된 비트를 전송하는 N 라인들이 존재한다. 예를 들어, 비트들(b(l, l, 1), b(1, 1, 2)...b(1, 1, N)는 지정된 라인(L1, L2,...Ln) 상의 각각의 비트와 동시에 발생한다. 물론, 샘플 비트들을 물리적으로 배열시키는 중간 방식들을 고려하는 것이 가능하다.

도3은 샘플 비트들이 라인-다중으로 배열되는 경우에 대한 본 발명의 기본적인 원리를 설명한다. 도3에 있어서, 입력 라인(L(j))은 인터리브되는 신호의 관련된 샘플 비트들을 전송한다. 정수(j)의 값은 샘플 비트들이 포함되는 것을 정의한다. 예를 들어, 라인(L(1))은 도2b에 도시된 샘플들(S(1, 1), S(1, 2)...S(1, M))의 비트들(b(l, l, 1), b(1, 2, 1)...b(1, M, 1)을 전송한다. 따라서, 라인(L(N))은 비트들(b(l, l, N)...b(1, M, N)을 전송한다.

메모리(MEM)는 라인(L(j))에 결합된다. 메모리(MEM)는 선택 라인들의 매트릭, 즉 수평 및 수직 선택 라인들을 포함한다. 각각의 메모리 장소(ML)는 수평 및수직 선택 라인의 특정 조합에 결합된다. 특정 메모리 장소는 그에 결합된 두 선택 라인들이 활성화될 때 액세스된다. 도3은 수평 선택 라인들의 일부를 도시하는데, 수직 라인들은 도시되어 있지 않다. X가 정수인 다수의 X 메모리 장소들은 수평 선택 라인에 결합되는데, 예를 들어, 메모리 장소(M(1, 1)...M(1, X))는 선택 라인(AL(1))에 결합된다.

메모리 내의 각각의 수평 선택 라인(AL(1)...AL(Y))은 단위 지연(△ T)과 동일한 반복 속도로 순환적으로 활성화된다. 이는 라인(L(j))에 각각의 선택 라인(AL(1)...AL(Y))을 순환적으로 접속시키는 스위치(HAS)에 의해 도3에 가시화되어 있다. 스위치(HAS)를 통해 라인(L(j))에의 선택 라인의 접속은 이 선택 라인이 활성화되는 것을 의미한다. 결과적으로, 데이터는 이 선택 라인에 결합되는 메모리 장소들에 기록 및 그 장소들로부터 판독될 수 있다. 도3은 선택 라인(AL(1))이 활성화되는 상태를 도시한다.

인터리빙의 방법은 다음과 같이 진행한다. 도3에 도시된 상태에 있어서, K 인터리빙 비트 그룹(IG(1, j)...IG(K, j)의 수는 메모리 장소들(M(1, 1)... M(1, X))에 기록되는데, 여기서, K는 정수이다. 이는 인터리빙 비트 그룹(IG(1, j)...IG(K, j)으로 표시된 메모리(MEM) 쪽으로 향하는 화살표로 도3에 가시화되어 있다. 예를 들어, j=1일 때, 도2b에 도시된 샘플 그룹(SG(1))의 비트 인터리빙 그룹(IG(1, 1)은 기록된다. 만일 K=2일 때, 인터리빙 비트 그룹(IG(2, 1)은 동일하게 기록된다.

스위치(HAS)가 한 위치 아래쪽으로 이동했을 때, 선택 라인(AL(2))이 활성화된다. 이 상태에서, 다음 K 비트 인터리빙 그룹들(IG(K+1, j)... IG(2·K, j)은 선택 라인(AL(2))에 결합된 메모리 장소들에 기록된다. 예를 들어, j=1 및 K=1이라면, 도2b에 도시된 비트 인터리빙 그룹(IG(2, 1)은 선택 라인(AL(1))에 결합된 메모리 장소들에 기록된다. 그러나, K가 2와 동일했다면, 도2b에 도시되지 않은 비트 인터리빙 그룹들(IG(3, 1) 및 IG(4, 1)이 기록되었을 것이다.

스위치(HAS)는 단위 지연(△ T) 후 이것이 도3에 도시된 것 같은 위치들로 복귀될 때까지 새로운 위치들로 계속 이동한다. 그러면, 사이클은 반복되고, 새로운 데이터가 저장된다.

선택 라인의 활성화 동안, 데이터는 그에 결합된 메모리 장소들로부터 또한 판독된다. 상기 데이터는 인터리빙 지연 패턴에 따라 판독될 수 있다. 이는 데이터가 각각의 단위 지연(△ T)으로 순환적으로 기록되는 사실로 인해, 그 데이터 저장 시간이 단위 지연(△ T)의 정수배가 되기 때문에 가능하다.

예를 들어, 비트 인터리빙 비트 그룹들(IG(1, j)... IG(K, j)이 상기 기술한 것처럼 기록되는 도3에 도시된 상태를 고려하자. 도2a의 지연 패턴(al·△ T... a M·△ T)에 따라, 다음 데이터는 선택 라인(AL(1))에 결합된 메모리 장소로부터 판독된다. 첫째, 스위치(HAS)의 al 사이클들 동안 이전에 기록되었던 비트(b(1.1.j))에 상응하는 비트가 판독된다. 이 비트는 b(l, l, j)@al로서 나타내지며, al·△ T의 기간 동안 저장되었다. 이어서, al·△T의 기간 동안 저장되었던 비트 (l, 2, j)에 상응하는 비트가 판독된다. 즉, 비트 b(1, 2, j)@a2이다. 따라서, 비트b(l, 3, j)@a3...b(l, M, j)@aM이 저장된 다른 메모리 장소들이 판독된다. 만일 K가 1보다 크다면, 인터리빙 비트 그룹(IG(2, j))에 상응하는 동일한 관련 지연 비트들이 판독된다. 상기 판독은 b(l, 1, j)@al..b(l, M, j)aM...b(K, l, j)@al..b(K, M, j)@aM으로 표시된 메모리(MEM)로부터 멀어지는 것을 타나내는 화살표로 도3에 일반적으로 설명되어 있다.

상기 설명된 것 같은 저장 데이터를 판독한 결과로서, 메모리 장소들은 비워진다. 유리하게, 메모리 장소들의 판독은 예를 들어, AL(1)과 같은 선택 라인이 선택될 때 기록을 진행시킨다. 비워진 메모리 장소들은 도3에 도시된 것처럼 새로운 인터리빙 비트 그룹들 예컨대 (IG(1, j)... IG(K, j)을 기록하는데 이용된다.

원칙적으로, 인터리빙 비트 그룹의 메모리 장소들 각각의 비트들이 실제로 기록되는 것은 문제가 아니다. 물론, 수평 선택 라인의 다음 활성화들 중 하나에서 판독되는 관련된 데이터는 중복기록되지 않아야 한다. 비트들이 판독되고, 비트들이 기록되는 실제 메모리 장소들은 도3에 도시되지 않은 수직 선택 라인들의 활성화에 의해 결정된다. 이 활성화의 설계(scheme)는 수직 어드레싱 설계로 추가로 참조될 것이다. 물론, 수직 어드레스 설계는 소망의 인터리빙 지연 패턴과 일치되어야 한다. 상식적으로, 출력 비트들의 정확한 시퀀스를 판독하기 위해 데이터의 저장 시간을 유지해야 한다. 유리한 수직 어드레싱 설계는 PHN 13.007에 기재되어 있으며, 더 이상 상세한 설명은 생략한다.

일부의 경우들에 있어서, 샘플 그룹 내의 샘플은 지연될 필요가 없다. 이 샘플의 비트들이 도1에 도시된 메모리(MEM)에 저장될 필요가 없다는 점은 명백하다. 예를 들어, 도2a에 도시된 정수(al)가 0이라고 하자. 이 경우에 있어서, 샘플그룹(SG(1))의 비트들(b(1, 2, .), b(1, M, .))만이 도3에 도시된 메모리(MEM)에 기록된다. 그러면, 비트(b(1, 1, .))는 점선에 의해 표시된 도b에 도시된 비트 인터리빙 그룹들(IG(1, 1) 및 IG(1, N)의 일부가 더 이상 되지 않는다. 물론, 그와 동일한 것이 다른 비트 인터리빙 그룹들에 동일하게 적용된다.

그러나, 비록 인터리빙 비트 그룹 중 한 비트가 지연될 필요가 없다 할지라도, 저장될 수 있다. 모든 정수들(al..aM)은 그와 같은 인터리빙에 영향을 주지 않고 동일한 량으로 증가시킬 수 있다. 그 유일한 효과는 인터리빙의 결과로서 출력 신호의 부가적인 지연일 것이다.

예로써, DAB 수신기의 본 발명의 응용이 이하에 설명된다. DAB의 세부사항들에 대한 참조문헌은 IEEE Special Publication VLSI Signal Processing VI, pp. 21-29의 "Specification, Partitioning and Design of a DAB channel decoder"에 기재되어 있다.

도4는 본 발명에 따른 인터리빙 방법이 적용된 DAB 수신기를 도시한다. 전단(front-end) FRE는 복조부(DEM)가 DAB-복조된 신호(DB)를 구동시키는 중간 주파수 DAB 신호로 수신된 DAB 변조된 캐리어(RF)를 변환시킨다. DAB-복조된 신호(DB)는 보다 상세히 설명되는 인터리빙 장치(ILA)에 의해 디-인터리빙된다. 디코딩 섹션(DEC)은 디-인터리빙된 DAB-복조 신호(DD)로부터 더 처리될 수 있는 에러-교정된 신호(DA)를 검색한다. DAB 수신기의 디지털 회로는 특히, 시간-충돌들(time-conflicts)이 없는 것을 보장하는 글로벌 제어기(GLC)의 제어 하에 동작한다.

DAB-복조된 신호(DB)는 인용 문헌에서 매트릭들(metrics)로서 참조된 4-비트 샘플들을 포함한다. 각각의 매트릭은 도1에 도시된 인터리브된 컨볼루션 엔코드된 데이터스트림의 특정 샘플과 관계될 수 있다. 따라서, 수신기에서 인터리빙 지연 패턴은 도1에서와 상보적이어야 한다.

DAB-복조된 신호는 M=16, N=4 및 1 프레임 기간인 단위 지연(△ T)을 갖는 도 2a에 도시된 것과 같은 구조를 갖는다. 따라서, 16매트릭들을 포함하는 샘플 그룹들(SG)이 존재한다. 정수들(a1, a2, ...a16)은 도1에 도시된 송신기 측면에서 지연 패턴에 상보적인 지연 패턴에 따라 정의된다. 이는 도2a에 도시된 샘플(S(1, 1))이 도1의 샘플(S1)과 관련될 때 al=15, a2=7, a3=11,..a15=8 및 a16=0임을 의미한다.

DAB의 용량 유닛(CU)은 4 샘플 그룹들을 포함한다는 것에 유의해야 한다. 따라서, CU는 4 x 16 매트릭을 포함한다. DAB베이스밴드 신호(DB)에서, 정규 시간-간격들의 CU들의 정수 버스트들이 존재한다.

인터리빙 장치(ILA)에서, 버퍼 메모리(BME)는 DAB 베이스밴드 신호(DB)의 CU-버스트들을 수신하고, 그들 버스트들에 매트릭들을 저장한다. 인터리빙 장치(ILA)에서, 버퍼 메모리(BME)는 DAB 복조된 신호(DB)에 매트릭들을 저장하고, 그들 매트릭들을 버스트들에 저장한다. 매트릭들은 버퍼 메모리(BME)로부터 판독되고 메모리 제어 유닛(MCU)의 제어 하에 인터리빙 메모리(IME)에 전송된다. 또한, 메모리 제어 유닛(MCU)은 인터리빙 메모리(IME)에 저장된 매트릭들의 판독을 제어한다. 이는 도1에 도시된 디-인터리빙 설계와 일치한다. 이 디-인터리브된 매트릭들은 First In First Out(FIFO) 저장 장치(FIF)에 공급된다. 이는 시간적으로 보다 균일하게 버스트-와 같은 형태로 메모리로부터 판독된 디-인터리브된 매트릭들을 확산시키기 위해 행해진다. 디-인터리브된 DAB-복조된 신호(DD)는 FIFO 저장 장치(FIF)로부터 얻어진다. 그 인터리빙 장치(ILA)는 다음에 본 명세서에서 보다 상세히 설명하게 될 두 개의 데이터 레지스터들(RG1 및 RG2)을 포함한다.

상기 매트릭들은 라인-다중(line-multiplex)으로 인터리빙 메모리(MEM)에 공급되고 그로부터 판독된다. 인터리빙 메모리(IME)는 4 x 256k DRAM, 즉 4 개의 256k DRAM 유닛들이다. 매트릭 내의 4 비트들의 각각은 특정 256k DRAM 유닛에 저장된다. 예를 들어, DAB에 n=4 및 M=16인 도2a를 참조하면, 매트릭(S(1, 1))의 비트(b(l, l, 1))는 제 1 256k DRAM 유닛에 저장되고, 비트(b(l, 1, 2))는 제 2 유닛에 저장되고, 비트(b(1, l, 3)는 제 3 유닛에 저장되며, 비트(b(1, 1, k))는 제 4 유닛에 저장된다. 각각의 256k DRAM 유닛은 512 칼럼들 및 512 로우들을 갖는데, 각각의 칼럼 및 로우는 그 자신의 선택 라인을 갖는다. 도3을 참조하면, 본 응용에 있어서, AL(1)..AL(Y)는 X=512인 로우 선택 라인들이다.

하나의 CU는 로우 선택 라인의 각각의 활성화 동안 256k DRAM 유닛의 각각의 로우에 기록되는데, 즉, 4개의 인터리빙 비트 그룹들이 기록된다: K=4. 예를 들어, 도2a를 참조하면, 샘플 그룹(SG(1), SG(2), SG(3) 및 SG(4)은 DAB에 CU를 구성한다고 하자. 제 1 256k DRAM 유닛에 있어서, 인터리빙 비트 그룹들(IG(1, 1), IG(2, 1) IG(3, 1) 및 IG(4, 1)은 단일 로우에 저장되는데, 즉 CU 내의 비트(b(.,.,1))가 이 로우에 저장된다. 이 CU 내의 비트(b(.,.,2))는 제 2 256k DRAM 유닛 내의 로우에 저장된다. 따라서, 이 로우는 인터리빙 그룹(IG(1, 2), IG(2, 2), IG(3, 2) 및 IG(4, 2)를 저장한다. 유사하게, CU의 비트들(b(.,., 3) 및 b(.,.,4))은 제 3 및 제 4 메모리 유닛에 각각 저장된다.

도5는 로우(R(i)) 상의 비트들의 저장이 어떻게 구성되는지를 설명한다. 동일하게 지연되는 인터리빙 비트 그룹들의 비트들은 클러스터(cluster)된다. 클러스터들(1,2,...15)은 클러스터의 참조 부호의 단위 지연 시간만큼 지연되는 비트들을 포함한다. 예를 들어, 클러스터(15)는 단위 지연의 15배 지연된다, 즉 15 프레임이다. 클러스터 내의 비트들의 수는 4배이고, 참조 부호, 즉 단위 지연의 K배가 된다. 따라서, 클러스터(15)는 60비트들을 포함하며, 클러스터(7)는 28 비트들을 포함하고, 각각의 비트는 메모리 장소를 차지한다. 전체 480 비트는 한 로우에 저장되는데, 그것은 한 로우 상의 512 메모리 장소들의 480이 효과적으로 이용됨을 의미한다.

도6a 내지 도6d는 로우(R(i)) 상의 비트를 판독 및 기록을 설명한다. 도6a 내지 도6d는 클러스터들(15 및 7)을 보다 상세히 도시한다. 메모리 장소들은 정사각형들로 표시된다. 그들 메모리 장소들의 크로스(cross)는 빈 것임을 나타낸다. 로우 선택 라인의 활성화 동안, 도2b에 도시된 인터리빙 비트 그룹들(IG(1, 1), IG(2, 1), IG(3, 1) 및 IG(4, 1)의 지연되는 비트들은 로우(R(i))에 기록된다. 동일한 수의 비트들이 도1에 도시된 지연 패턴에 따라 판독된다.

도6a에 있어서, 지연될 제 1 비트(b(l, l, 1))는 클러스터(15)에 인접한 빈 메모리 장소에 기록된다. 또한, 비트(b(l, l, 1)@15)는 빈 메모리 장소에 반대되는클러스터(15)의 경계로부터 판독된다. 비트(b(l, 1, 1))@15)는 비트(b(l, l, 1)에 상응하고, 이전 로우의 로우(R(i)15) 활성화 시에 기록된다. 따라서, 비트(b(l, l, 1)@15)는 15 단위 지연들 동안 저장된다. 상기 기재된 기록 및 판독으로 인하여, 클러스터(15)는 왼쪽으로 한 위치 이동한다. 이는 도6b에 도시되어 있다.

도6b에 있어서, 인터리빙 비트 그룹(IG(1, 1))의 다음 비트(b(l, 2, 1))는 비트(b(l, l, 1)@15의 판독으로 인해 빈 것으로 되는 메모리 장소에 기록된다. 이어서, 비트(b(l, 2, 1)@7)는 7 단위 지연들에 저장된 클러스터(7)의 메모리 장소로부터 판독된다. 클러스터(15)의 비트(b(l, l, 1)@15와 유사하게, 비트(b(l, 2, 1)@7)는 클러스터(7)에 대한 새로운 비트가 기록되는 메모리 장소에 반대의 클러스터(7)의 경계에 있게 된다. 비트(b(l, 2, 1)@7)가 판독되는 메모리 장소는 빈 것으로 되고, 다음에 도6b에 도시되지 않은 다음 비트(b(l, 3, 1)를 기록하는데 연속으로 이용된다. 한 비트씩(bit-by-bit) 기록 및 판독하는 이 프로세스는 로우(R(i)) 상의 다른 클러스터들에서와 같이 계속된다. 도6c는 인터리빙 비트 그룹(IG(1, 1)의 모든 비트들이 기록되는 순간에 클러스터들(15 및 7)의 위치를 도시한다. 모든 클러스터들은 좌측으로 한 위치 이동된다.

도6c에 있어서, 인터리빙 비트 그룹(IG(2, 1))의 지연되는 제 1 비트(b(2, 1, 1))는 비트(1, 1, 1)가 저장되는 한 장소 다음의 빈 메모리 장소에 기록된다. 도6a와 유사하게, 상응하는 출력 비트(b(2, 1, 1)@5)가 판독된다. 도6d는 다음 판독/기록 단계를 도시한다. 비트(b(2, 2, 1))는 비트(b(2, 1, 1)@15)에 의해 이전에 차지하여 메모리 장소에 기록된다. 또한, 도6d는 도6a 및 도6b와 유사한 도6c와 비교하여 좌측으로 클러스터(15)가 한 위치 다시 이동되는 것을 도시한다.

인터리빙 비트 그룹들(IG(1, 1), IG(2, 1), IG(3, 1), 및 IG(4, 1)의 모든 비트들이 저장될 때, 로우(R(i)) 상의 모든 클러스터들은 좌측으로 4 위치 이동된다. 그후, 새로운 로우의 새로운 선택 라인이 활성화되고, 같은 종류의 판독/기록 프로세스가 상기 로우 상에서 발생한다. 이 한 로우씩(row-by-row)의 판독/기록 프로세스는 로우(R(i))가 한 단위 지연 이후에 새롭게 선택되고, 판독/기록 공정이 기록 및 판독되는 새로운 데이터로 반복된다. 도6a 내지 도6d를 참조하여 7 사이클이후에, 비트(b(1, 2, 1))가 판독된다. 그 후, 이 비트는 클러스터(7)의 오른쪽 경계에 있게 된다. 이는 모든 클러스터들이 인터리빙의 프로세스에서 이동됨이 명백하다.

샘플 그룹들, 예를 들어, (IG(1, 2), IG(2, 2), IG(3, 2) 및 IG(4, 2)내의 다른 관련된 비트들은 256k DRAM 유닛에서와 같이 처리된다.

도7은 256k DRAM 유닛의 구획을 도시한다. 상기 구획은 DAB-복조된 신호의 구조와 관련된다. DAB-복조된 신호는 여러 다른 형태들의 정보, 예를 들어, 스테레오 뮤직 프로그램 및 모노 음성 채널을 포함할 수 있다. 프레임에 있어서, 다수의 CU들이 정보의 각 형태로 할당된다. 물론, 할당된 CUs의 실제 수는 전송될 형태 정보의 비트-속도에 따른다. 예를 들어, 스테레오 뮤직 프로그램은 한 프레임 내의 288 CU들을 차지할 수도 있는 반면에, 모노 음성 채널은 144 CU들을 차지한다.

도7에서, 로우들(R(1) 내지 R(288))은 프레임당 288 CU들을 갖는 정보(APP1)의 제 1 형태에 대해 보유된다. 로우들(R(289) 내지 R(432))은 프레임당 144 CU들을 갖는 정보(APP2)의 제 2 형태에 대해 보유된다. 로우들(R(433) 내지 R(486)) 상의 메모리 장소들은 프레임의 디-인터리브된 데이터를 임시로 저장하기 위해 이용된다. 로우들(R(433) 내지 R(468)) 및 로우들(R(469) 내지 R(486))은 프레임 버퍼(FRB1 및 FRB2)를 정보(APP1 및 APP2)의 제 1 및 제 2 형태에 대해 각각 구성한다. 8 CU들의 관련된 매트릭 비트는 그들 프레임 버퍼들의 각각의 로우 상에, 즉 512 비트에 대해 64 비트 8배 기억된다. 로우들(R(487) 내지 R(504))은 더 설명을 하지 않는 소위 Fast Information Channel(FIC)로 불리는 약간의 DAB-특정 데이터를 저장한다.

이전에 설명된 것처럼, 로우들(R(1) 내지 R(288)) 및 로우들(R(289) 내지 R(432))로부터 판독되는 디-인터리브된 데이터는 다음과 같은 각각의 프레임 버퍼에 전송된다. 입력 매트릭은 버퍼 메모리(BME)로부터 판독되고, 인터리빙 메모리(IME)에 저장되기 이전에 레지스터(RG1)에 기록된다. 이는 버퍼 메모리(BME)내의 공간 메모리 공간을 남겨 둔다. 동시에, 4 비트들이 인터리빙 메모리(IME)로부터 판독되어 레지스터(RG2)에 전송된다. 그들 4 비트들은 도4에 도시된 출력 신호(DD)에 대해 출력 매트릭을 구성한다. 다음 클럭 사이클에서, 이 출력 매트릭은 버퍼 메모리(BME)의 빈 메모리 공간에 기록된다. 동일한 클럭 사이클에서, 레지스터(RG1)에 저장된 입력 매트릭은 인터리빙 메모리(IME)에 기록된다.

상술한 매트릭들의 전송은 버퍼 메모리(BME) 내의 모든 입력 매트릭들이 인터리빙 메모리(IME)로부터의 출력 매트릭들에 의해 대체될 때까지 지속된다. 그후, 출력 매트릭들은 버퍼 메모리(BME)로부터 전송되어 인터리빙 메모리(IME)의 적당한프레임 버퍼에 기록된다. 시간-충돌은 도4에 도시된 글로벌 제어기(GLC)에 의해 방지된다. DAB-복조된 신호(DB) 내의 모든 CU들이 처리될 필요는 없다. 비관련된 데이터가 복조 섹션(DEM)에 의해 공급되는 주기 동안, 상술한 인터리빙 장치 내의 데이터의 내부 전송이 실행된다.

도8은 본 명세서에 기재된 인터리빙 방법에 따라 동작하는 DAB-송신기의 예를 도시한다. 상식적으로, 이 DAB-송신기는 도4의 수신기의 반대 버전(version)이다. 도8에 있어서, 엔코더(ENC)는 디지털 오디오 신호(AD)를 엔코드한다. 그 엔코딩은 도4에 도시된 디코더(DEC)내의 디코딩과 상보적이다. 엔코드된 디지털 오디오 신호(AE)는 도4에 도시되고 상기 논의된 장치(ILA)와 유사한 인터리빙 장치(ILA')에서 인터리브된다. 인터리브되고 엔코드된 디지털 오디오 신호(AI)는 변조기(MOD)에서 DAB 표준들에 따라 변조된다. 그 결과 변조된 캐리어 신호(MC)는 DAB 전송 신호(TS)를 제공하기 위해 고주파수 섹션(HFS)에서 주파수 변환 및 증폭된다.

본 발명의 현저한 특징들은 도시된 예들을 참조하여 설명된다.

비교적 저속 메모리들이 인터리빙을 실행하기 위해 이용될 수 있다. 도4에 도시된 실험적인 DAB 수신기에 있어서, 4 x 256k DRAM 메모리는 12, 288 Mhz의 클럭 주파수에서 동작한다. 상술한 것과 같은 메모리 관리로 인하여, DAB-복조된 신호(DB)의 매 1,246 msec를 발생하는 48 CU들과 동일한 매트릭들의 버스트가 처리될 수 있다.

도4에 도시된 인터리빙 장치의 전력 손실은 비교적 적다. 이는 클럭 주파수가 비교적 낮고, 단지 하나의 새로운 라인이 최고의 메모리 액세스들 동안 활성화되어야 하기 때문이다.

리프레쉬 사이클은 도7에 도시된 로우들(1 내지 432)에 제공될 필요가 없다. 이는 로우들이 DAB 24 밀리초 동안 각각의 단위 지연으로 순환적으로 선택된다는 사실로 인해, 그들 로우들에 저장된 데이터는 자동으로 리프레쉬된다.

도4에 도시된 메모리 제어 유닛(MCU)은 비교적 간단히 될 수 있다. 비교적 소수의 칼럼 위치들이 로우 선택 라인의 활성화 동안 계산되어야 한다. 이는 대부분의 메모리 장소들이 데이터들 모두를 판독 및 기록하도록 액세스되기 때문이다. 이는 도6a 내지 도6b에 도시되어 있다. 도6a에서, 비트(b(1, 1, 1))@15는 소정의 클럭 사이클에서 판독된다. 다음 사이클 비트(b(1, 2, 1))는 도6b에 도시된 것처럼 동일한 메모리 장소에 기록된다. 새로운 칼럼 위치는 결정될 필요가 없다; 어드레스 발생 유닛의 상태는 변화되지 않은 상태로 유지된다. 이는 저전력 동작에 대해 동일하게 유리하다.

도4에서, 4 x 256k DRAM 인터리빙 메모리(IME)의 저장 용량은 비교적 효과적으로 이용된다. 로우들(R(432, 480) 상의 512 메모리 장소들 중 한 장소는 효과적으로 이용된다. 효과적으로 이용되는 메모리 장소의 수(NML)는 다음 공식 NML=K·M·AD 에 따라 계산될 수 있으며, AD는 인터리빙 지연 패턴의 평균 지연임에 유의해야 한다. DAB M=16 및 AD=7,5에 대해서, AD는 도1로부터 쉽게 유도될 수 있다. K=4를 선택하여, 이용되지 않은 저장 용량의 퍼센트는 최소로 유지된다.

실시예들의 제한된 수가 예로써 통해 도시 및 설명되었지만, 본 기술 분야에 통상의 지식을 가진 자라면 청구된 본 발명의 사상 및 범위에서 벗어나지 않게 많은 다른 대안의 실시예들을 만들 수 있다.

또한, 본 발명은 DAB 이외의 수신기들, 예를 들어 Digital Video Broadcast(DVB) 수신기에도 이용될 수 있다. 이는 전형적인 DVB 수신기가 디-인터리빙의 일부 형태를 동일하게 포함하는 것을 기대할 수 있다.

도6a 내지 도6d에 설명된 것 중 하나는 다른 로우 판독/기록 시퀀스를 이용할 수도 있다. 예를 들어, 기록 시퀀스를 개시하기 이전에, 또는 그 역으로, 모든 출력 데이터를 우선 판독하는 것이 가능하다.

도2b를 참조하면, 정수(N)가 1이 될 수 있음이 명백하다. 이는 인터리브되는 신호는 1 비트 샘플을 포함한다는 것을 의미한다.

또한, 인터리빙 메모리는 실시된 RAM 뿐만 아니라 외부의 RAM이 될 수 있음이 명백하다.

용어 선택 라인이 본 명세서에 이용되며 이 용어는 로우 또는 칼럼에 의해 선택적으로 대체될 수 있음이 입증될 것이다. 특허 청구 범위의 임의 참조 부호들은 관련된 청구 범위를 제한하는 것으로 해석될 수 없다.

Claims (5)

1. 순환적으로 반복된 지연 패턴(a1,.., aM)에 따라 샘플들이 단위 지연(△ T)의 정수배 지연되는 디지털 신호를 인터리빙하는 방법에 있어서,

   단위 지연(△ T)과 동일한 사이클 속도로 메모리(MEM)의 병렬 배열된 선택 라인(AL(1)..AL(M))을 순환적으로 활성화시키는 단계;

   선택 라인의 활성화 동안 데이터(IG(l, j)..IG(K, j))를 기록하는 단계로서, 상기 데이터는 정수의 샘플 그룹들에서 지연될 각 샘플의 관련 비트를 포함하고, 샘플 그룹은 하나의 지연 패턴 사이클과 연관되는, 상기 기록 단계와;

   상기 선택 라인의 활성화 동안 데이터((b(l, l, j)@al..b(l, M, j)2aM..b(K, l, j)@al..b(K, M, j)@aM)를 판독하는 단계로서, 상기 데이터는 기록된 비트들의 수와 같은 다수의 비트들을 포함하고, 상기 데이터((b(l, l, j)@al..b(l, M, j)2aM..b(K, l, j)@al..b(K, M, j)@aM)에 포함된 상기 비트들은 상기 지연 패턴에 따라 판독되는, 상기 판독 단계를 포함하는 것을 특징으로 하는, 디지털 신호 인터리빙 방법.
2. 순환적으로 반복된 지연 패턴(a1,.., aM)에 따라 단위 지연(△ T)의 정수배 지연되는 샘플들을 포함하는 인터리브된 디지털 신호를 수신하기 위한 수신기에 있어서,

   단위 지연(△ T)과 동일한 사이클 속도로 메모리(MEM)의 병렬 배열된 선택라인들(AL(1)..AL(M))을 순환적으로 활성화시키기 위한 수단(HAS);

   선택 라인의 활성화 동안 데이터(IG(l, j)..IG(K, j)를 기록하기 위한 수단으로서, 상기 데이터는 정수의 샘플 그룹들에서 지연될 각 샘플의 관련 비트를 포함하고, 샘플 그룹은 하나의 지연 패턴 사이클과 연관되는, 상기 기록 수단(HAS);

   상기 선택 라인의 활성화 동안 데이터((b(l, l, j)@al..b(l, M, j)@aM..b(K, l, j)@al..b(K, M, j)@aM)를 판독하기 위한 수단으로서, 상기 데이터는 기록된 비트들의 수와 같은 다수의 비트들을 포함하며, 상기 데이터((b(l, l, j)@al..b(l, M, j)@aM..b(K, l, j)@al..b(K, M, j)@aM)에 포함된 상기 비트들은 상기 지연 패턴에 대해 상보적인 지연 패턴에 따라 판독되는, 상기 판독 수단을 포함하는 것을 특징으로 하는, 디지털 신호 수신기.
3. 순환적으로 반복된 지연 패턴(a1,.., aM)에 따라 단위 지연(△ T)의 정수배로 샘플들을 지연시킴으로써 인터리브된 디지털 신호를 전송하기 위한 송신기에 있어서,

   단위 지연(△ T)과 동일한 사이클 속도로 메모리(MEM)의 병렬 배열된 선택 라인(AL(1)..AL(M))을 순환적으로 활성화시키는 수단(HAS);

   선택 라인의 활성화 동안 데이터(IG(l, j)..IG(K, j)를 기록하기 위한 수단으로서, 상기 데이터는 정수의 샘플 그룹들에서 지연될 각 샘플의 관련 비트를 포함하고, 샘플 그룹은 하나의 지연 패턴 사이클과 연관되는, 상기 기록 수단(HAS);

   상기 선택 라인의 활성화 동안 데이터((b(l, l, j)@al..b(l, M, j)@aM..b(K,l, j)@al..b(K, M, j)@aM)를 판독하기 위한 수단으로서, 상기 데이터는 기록된 비트들의 수와 같은 다수의 비트들을 포함하며, 상기 데이터((b(l, l, j)@al..b(l, M, j)@aM..b(K, l, j)@al..b(K, M, j)@aM)에 포함된 상기 비트들은 상기 지연 패턴에 대해 지연 패턴에 따라 판독되는, 상기 판독 수단을 포함하는 것을 특징으로 하는, 디지털 신호 송신기.
4. 순환적으로 반복된 지연 패턴(al,..,aM)에 따라 단위 지연(△ T)의 정수배로 샘플들이 지연된 디지털 신호를 인터리빙하기 위한 인터리빙 장치에 있어서,

   단위 지연(△ T)과 동일한 사이클 속도로 메모리(MEM)의 병렬 배열된 선택 라인(AL(1)..AL(M))을 순환적으로 활성화시키는 수단(HAS);

   선택 라인의 활성화 동안 데이터(IG(l, j)..IG(K, j)를 기록하기 위한 수단으로서, 상기 데이터는 정수의 샘플 그룹들에서 지연될 각 샘플의 관련 비트를 포함하고, 상기 샘플 그룹은 하나의 지연 패턴 사이클과 연관되는, 상기 기록 수단(HAS);

   상기 선택 라인의 활성화 동안 데이터((b(l, l, j)@al..b(l, M, j)@aM..b(K, l, j)@al..b(K, M, j)@aM)를 판독하기 위한 수단으로서, 상기 데이터는 기록된 비트들의 수와 같은 다수의 비트들을 포함하며, 상기 데이터((b(l, l, j)@al..b(l, M, j)@aM..b(K, l, j)@al..b(K, M, j)@aM)에 포함된 상기 비트들은 상기 지연 패턴에 대해 지연 패턴에 따라 판독되는, 상기 판독 수단을 포함하는 것을 특징으로 하는, 디지털 신호 인터리빙 장치.
5. 메모리 제어 유닛에 있어서,

   단위 지연(△ T)과 동일한 사이클 속도로 메모리(MEM)의 병렬 배열된 선택 라인(AL(1)..AL(M))을 순환적으로 활성화시키는 수단(HAS);

   선택 라인의 활성화 동안 데이터(IG(l, j)..IG(K, j)를 기록하기 위한 수단으로서, 상기 데이터는 정수의 샘플 그룹들에서 지연될 각 샘플의 관련 비트를 포함하고, 상기 샘플 그룹은 하나의 지연 패턴 사이클과 연관되는, 상기 기록 수단(HAS);

   상기 선택 라인의 활성화 동안 데이터((b(l, l, j)@al..b(1, M, j)@aM..b(K, l, j)@al..b(K, M, j)@aM)를 판독하기 위한 수단으로서, 상기 데이터는 기록된 비트들의 수와 같은 다수의 비트들을 포함하며, 상기 데이터((b(l, l, j)@al..b(l, M, j)@aM..b(K, l, j)@al..b(K, M, j)@aM)에 포함된 상기 비트들은 상기 지연 패턴에 대해 지연 패턴에 따라 판독되는, 상기 판독 수단을 포함하는, 메모리 제어 유닛.