JPH09297753A - Ｆｆｔ演算装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 より高速な演算を可能とする。 【解決手段】 入力されたデータを、セレクタ２とセレ
クタ３を介してバタフライ演算器４の端子ｉｎ０または
ｉｎ１に供給する。バタフライ演算器４は、端子ｉｎ０
とｉｎ１より入力されたデータに対して、ＲＯＭ５に記
憶されている回転演算子を利用して、バタフライ演算を
施し、端子ｏｕｔ０と端子ｏｕｔ１より出力する。セレ
クタ６は、端子ｏｕｔ０と端子ｏｕｔ１より出力された
データを交互に選択し、セレクタ７に供給する。セレク
タ７は、バタフライ演算がまだ完了していないとき、そ
のデータをセレクタ２２に出力する。セレクタ２２は、
そのデータを、メモリ８とメモリ２３に交互に供給す
る。メモリ８とメモリ２３に書き込まれたデータは、セ
レクタ２１を介して交互に読み出され、セレクタ２とセ
レクタ３を介してバタフライ演算器４に再び入力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＦＴ演算装置お
よび方法に関し、特に、より高速化を可能とするＦＦＴ
演算装置および方法に関する。

【０００２】

【従来の技術】最近、放送技術にもディジタル化が普及
しつつある。図８は、オーディオ信号をディジタル化し
て放送するディジタルラジオ放送の１つであるＤＡＢ
（Ｄｉｇｉｔａｌ Ａｕｄｉｏ Ｂｒｏａｄｃａｓｔｉ
ｎｇ）の受信装置の構成例を表している。チューナ９２
は、アンテナ９１を介して受信した信号から、所定の放
送局（チャンネル）の信号を受信し、Ａ／Ｄ変換器９３
に出力する。Ａ／Ｄ変換器９３は、入力された信号をＡ
／Ｄ変換し、ＦＦＴ（Ｆａｓｔ ＦｏｕｒｉｅｒＴｒａ
ｎｓｆｏｒｍ）回路９４は、Ａ／Ｄ変換器９３より入力
された時間軸上のデータから、複数の副搬送波の周波数
軸上のデータに変換するために、ＦＦＴ演算を行う。な
お、このＦＦＴ回路９４には、時間軸上において隣接す
るシンボルとの間に設けられているガード・インタバル
成分が除去された後の、シンボル成分が供給される。

【０００３】デインタリーブ回路および誤り訂正回路９
５は、ＦＦＴ回路９４の出力に対して、デインタリーブ
処理を行うとともに、誤り訂正処理を実行する。デイン
タリーブ回路および誤り訂正回路９５により処理された
信号は、その一部が復号化回路９６に供給され、ＤＱＰ
ＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｄｒａｔｕｒ
ｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復調さ
れ、左チャンネルのオーディオ信号と右チャンネルのオ
ーディオ信号が、それぞれスピーカ９７と９８より出力
される。また、付加データ出力回路９９は、デインタリ
ーブ回路および誤り訂正回路９５より出力された信号か
ら、番組内容、交通情報などの付加データを分離出力す
る。

【０００４】図９は、このようなＦＦＴ回路９４の従来
の構成例を表している。この例においては、入力された
データが、入力バッファメモリ１に一旦蓄積された後、
セレクタ２とセレクタ３を介してバタフライ演算器４の
入力端子ｉｎ０またはｉｎ１に入力されるようになされ
ている。バタフライ演算器４は、ＲＯＭ５に記憶されて
いる回転演算子データを適宜読み出して、端子ｉｎ０と
ｉｎ１より入力されたデータに対してバタフライ演算を
施し、端子ｏｕｔ０とｏｕｔ１から出力するようになさ
れている。

【０００５】セレクタ６は、バタフライ演算器４の端子
ｏｕｔ０とｏｕｔ１から出力されるデータを選択し、セ
レクタ７に出力する。セレクタ７は、セレクタ６より入
力されるデータをメモリ８または出力バッファメモリ９
に出力する。メモリ８は、セレクタ７より入力されたデ
ータを記憶するとともに、所定のタイミングで読み出さ
れ、セレクタ２に供給される。

【０００６】セレクタ２は、入力バッファメモリ１より
バタフライ演算の処理単位を構成する全てのデータが選
択されるまで入力バッファメモリ１からの出力を選択
し、バタフライ演算を施すべき全てのデータが入力バッ
ファメモリ１から入力された後は、メモリ８より入力さ
れるデータを選択し、セレクタ３に出力するようになさ
れている。このようにして、バタフライ演算器４によ
り、バタフライ演算結果に対して再びバタフライ演算を
施す処理が所定の回数だけ繰り返し実行される。

【０００７】例えば、図１０のタイミングチャートに示
すように、バタフライ演算器４の端子ｏｕｔ０からデー
タ０（バタフライ演算結果）が、また、端子ｏｕｔ１か
らデータ１（バタフライ演算結果）が、それぞれ出力さ
れたとすると、セレクタ６は、バタフライ演算器４の出
力の周期の１／２の周期のクロックで動作して、バタフ
ライ演算器４の出力の周期の前半の期間においては、端
子ｏｕｔ０より出力されているデータ０を選択し、後半
の期間においては、端子ｏｕｔ１より出力されているデ
ータ１を選択する。このデータ０とデータ１は、セレク
タ７により選択され、メモリ８に供給され、書き込まれ
る。メモリ８に記憶されたデータは、再び読み出され、
セレクタ２とセレクタ３を介してバタフライ演算器４の
端子ｉｎ０とｉｎ１に供給される。

【０００８】すなわち、図１０に示すように、セレクタ
６の切り換え周期の１／２の周期で、メモリ８に対する
データの書き込みと読み出しが行われる。例えば、セレ
クタ６よりデータ０が出力されているとき、その前半の
期間において、メモリ８にデータ０が書き込まれ、後半
の期間において、既にメモリ８に記憶されているデータ
が読み出され、セレクタ２とセレクタ３を介してバタフ
ライ演算器４の例えば端子ｉｎ０に入力される。

【０００９】また、セレクタ６がデータ１を出力してい
る周期においては、その前半の期間において、データ１
がメモリ８に書き込まれ、後半の期間において、メモリ
８に既に記憶されている所定のデータが読み出され、セ
レクタ２と３を介してバタフライ演算器４の例えば端子
ｉｎ１に供給される。

【００１０】以下、同様の処理が繰り返し実行される。

【００１１】

【発明が解決しようとする課題】このように、従来のＦ
ＦＴ演算装置においては、図１０に示すように、バタフ
ライ演算器４の動作クロックの周波数を１とすると、メ
モリ８の動作クロックの周波数は、その４倍の周波数と
する必要がある。換言すれば、メモリ８の動作クロック
が定まっているとすると、バタフライ演算器４における
演算は、そのクロックの１／４の速度で行わなければな
らず、演算の高速化の妨げの１つの原因となっていた。

【００１２】本発明はこのような状況に鑑みてなされた
ものであり、より高速な演算を可能とするものである。

【００１３】

【課題を解決するための手段】請求項１に記載のＦＦＴ
演算装置は、所定の基数Ｎのバタフライ演算を行う演算
手段と、バタフライ演算に関するデータを記憶する第１
の記憶手段と、バタフライ演算に関するデータを記憶す
る第２の記憶手段と、第１の記憶手段と第２の記憶手段
の一方に書き込みを行っているとき、他方から読み出し
を行うように制御する制御手段とを備えることを特徴と
する。

【００１４】請求項５に記載のＦＦＴ演算方法は、第１
の記憶手段と第２の記憶手段の一方に書き込みを行って
いるとき、他方から読み出しを行うように制御すること
を特徴とする。

【００１５】請求項１に記載のＦＦＴ演算装置と請求項
５に記載のＦＦＴ演算方法においては、第１の記憶手段
と第２の記憶手段の一方に書き込みを行っているとき、
他方から読み出しが行なわれるように制御される。

【００１６】

【発明の実施の形態】図１は、本発明のＦＦＴ演算装置
の一実施例の構成を示すブロック図であり、図９におけ
る場合と対応する部分には、同一の符号を付してある。
この実施例においては、セレクタ２の前段にセレクタ２
１が設けられており、セレクタ２１は、メモリ８の出力
とメモリ２３の出力の一方を選択し、セレクタ２に出力
するようになされている。また、セレクタ２２は、セレ
クタ７の出力を、メモリ８またはメモリ２３に選択的に
出力するようになされている。その他の構成は、図９に
おける場合と同様である。

【００１７】次に、その動作について説明する。この図
１の実施例が行うＦＦＴ演算そのものは、図９において
行われるＦＦＴ演算と同様であり、ただ、そのタイミン
グのみが図９における場合と異なっている。そこで、以
下においては、主に演算過程におけるタイミングについ
て説明する。

【００１８】図２にタイミングチャートに示すように、
バタフライ演算器４の端子ｏｕｔ０とｏｕｔ１より、そ
れぞれデータ０またはデータ１が出力されているとき、
セレクタ６は、バタフライ演算器４のクロックの１／２
の周期のクロックで、バタフライ演算器４の出力を選択
する。すなわち、バタフライ演算器４のクロックの周期
の前半において、端子ｏｕｔ０より出力されるデータ０
を選択し、後半において、端子ｏｕｔ１より出力される
データ１を選択する。同様に、バタフライ演算器４の端
子ｏｕｔ０とｏｕｔ１より、それぞれデータ２またはデ
ータ３が出力されているとき、その前半の期間におい
て、データ２が選択され、後半の期間において、データ
３が選択される。

【００１９】セレクタ７は、バタフライ演算器４のバタ
フライ演算が完了するまでの間、セレクタ６より入力さ
れたデータを、セレクタ２２に供給する。セレクタ２２
は、セレクタ６と同一の周期のクロックで動作し、セレ
クタ７を介してセレクタ６より入力されるデータを、メ
モリ８とメモリ２３に交互に出力する。

【００２０】例えば、データ０がメモリ８に供給された
とすると、次のデータ１は、メモリ２３に供給され、次
のデータ２は、再びメモリ８に供給され、さらに次のデ
ータ３は、メモリ２３に供給される。メモリ８において
は、セレクタ２２よりデータ０が入力されたとき、これ
が書き込まれ、セレクタ２２より次のデータ１がメモリ
２３に供給され、書き込まれているタイミングにおい
て、メモリ８に既に記憶されているデータが読み出さ
れ、セレクタ２１、セレクタ２、セレクタ３を介して、
バタフライ演算器４の例えば端子ｉｎ０に入力される。

【００２１】また、メモリ２３においては、セレクタ２
２よりデータ１が入力されたとき、これが書き込まれ、
セレクタ２２が次のデータ２をメモリ８に供給している
とき、メモリ２３に既に記憶されているデータが読み出
され、セレクタ２１、セレクタ２、セレクタ３を介し
て、バタフライ演算器４の例えば端子ｉｎ１に供給され
る。

【００２２】このように、この実施例においては、図２
のタイミングチャートを参照して明らかなように、メモ
リ８とメモリ２３の動作クロックを１とすると、バタフ
ライ演算器４の動作クロックは、その１／２の周波数の
クロックで動作することができる。従って、図９に示し
た場合より、高速化が可能となる。

【００２３】なお、図１の実施例においては、図９にお
ける入力バッファメモリ１と出力バッファメモリ９を省
略した構成とされているが、このような入力バッファメ
モリと出力バッファメモリを利用するようにしてもよ
い。

【００２４】図３は、第２の実施例を表している。この
実施例においては、セレクタ２の前段に、セレクタ３１
とセレクタ３４、並びに入力バッファメモリ３２と３３
よりなる回路が配置されている。そして、セレクタ３１
は、入力されたデータを入力バッファメモリ３２と３３
に交互に供給し、セレクタ３４は、入力バッファメモリ
３２と３３より読み出されたデータを交互に選択し、セ
レクタ２に出力するようになされている。その他の構成
は、図９における場合と同様である。

【００２５】この実施例においては、例えば図４に示す
ように、セレクタ３１にデータ０、データ１、データ
２、データ３が順次入力されたとすると、セレクタ３１
は、これを交互に選択し、入力バッファメモリ３２と入
力バッファメモリ３３に交互に出力する。例えば、入力
データ０を入力バッファメモリ３２に供給したとする
と、次のデータ１を入力バッファメモリ３３に供給し、
その次のデータ２を入力バッファメモリ３２に供給し、
さらにその次のデータ３を入力バッファメモリ３３に供
給する。

【００２６】すなわち、入力バッファメモリ３２におい
ては、例えばデータ０が入力されたとき、これが書き込
まれ、セレクタ３１が次のデータ１を入力バッファメモ
リ３３に供給しているタイミングにおいて、既に入力バ
ッファメモリ３２に記憶されているデータが読み出さ
れ、セレクタ３４、セレクタ２、セレクタ３を介して、
バタフライ演算器４の例えば端子ｉｎ０に入力される。

【００２７】一方、入力バッファメモリ３３において
は、データ１が入力されたとき、これが書き込まれる。
そして、次のデータ２が、セレクタ３１より入力バッフ
ァメモリ３２に供給されているタイミングにおいて、入
力バッファメモリ３３においては、既に書き込まれてい
るデータが読み出され、セレクタ３４、セレクタ２およ
びセレクタ３を介して、バタフライ演算器４の例えば端
子ｉｎ１に入力される。

【００２８】この実施例においては、セレクタ２以降の
処理は、図９における場合と同様の速度でバタフライ演
算が行われることになる。しかしながら、バタフライ演
算される処理単位のデータは、最初に、例えばバタフラ
イ演算器４の端子ｉｎ０に入力されるべきデータが連続
して供給され、その後に、端子ｉｎ１に入力されるべき
データが連続して供給される。その結果、図９の例にお
いては、入力バッファメモリ１にバタフライ演算すべき
データの単位が全て書き込まれるまで、バタフライ演算
を開始することができない。

【００２９】もし、入力バッファメモリ１において、書
き込みと読み出しを交互に実行するようにすれば、端子
ｉｎ０に供給されるべきデータが全て入力バッファメモ
リ１に入力された後、続いて端子ｉｎ１に入力されるべ
き最初のデータが入力バッファメモリ１に書き込まれた
時点において、そのときから実質的なバタフライ演算器
４におけるバタフライ演算が開始可能となる。しかしな
がら、そのようにするには、入力バッファメモリ１にお
けるクロックの周波数を、入力されるデータの転送レー
トの２倍の周波数とする必要がある。

【００３０】これに対して、図３の実施例においては、
入力バッファメモリ３２と入力バッファメモリ３３に対
して、入力データの転送レートと同一の周波数のクロッ
クで、交互に書き込みを行うことができる。そして、バ
タフライ演算器４の端子ｉｎ０に入力されるべきデータ
が入力バッファメモリ３２と入力バッファメモリ３３に
全て書き込まれた後、バタフライ演算器４の端子ｉｎ１
に入力されるべき最初のデータが入力バッファメモリ３
３に書き込まれたとき、次のタイミングから入力バッフ
ァメモリ３２と入力バッファメモリ３３に書き込まれて
いるデータを交互に読み出すことにより、バタフライ演
算器４によるバタフライ演算を実質的に開始することが
できる。このときの入力バッファメモリ３２と入力バッ
ファメモリ３３を駆動するクロックの周波数は、図９の
例における入力バッファメモリ１を駆動するクロックの
１／２でよい。

【００３１】従って、図９の例に比べて、入力バッファ
メモリを駆動するクロックを同一とした場合、より速い
タイミングにおいて（バタフライ演算の処理単位のほぼ
１／２のデータが書き込まれたタイミングにおいて）、
バタフライ演算を開始することができ、システム全体の
遅延時間が短くてすむ。

【００３２】図５は、第３の実施例を表している。この
実施例においては、セレクタ７の後段に、セレクタ４
１，４４と出力バッファメモリ４２，４３よりなる回路
が接続されている。そして、セレクタ４１は、セレクタ
７より入力されるデータを、出力バッファメモリ４２と
出力バッファメモリ４３に交互に出力し、セレクタ４４
は、出力バッファメモリ４２と出力バッファメモリ４３
より交互に読み出されたデータを順次選択し、出力する
ようになされている。その他の構成は、図９における場
合と同様である。

【００３３】セレクタ４１は、セレクタ７よりバタフラ
イ演算器４の出力するバタフライ演算結果が入力された
とき、図６に示すように、出力バッファメモリ４２と出
力バッファメモリ４３に交互にデータを供給する。そし
て、セレクタ４４は、出力バッファメモリ４２と出力バ
ッファメモリ４３より交互に読み出されたデータを交互
に選択し、出力する。

【００３４】例えば、図６のタイミングチャートに示す
ように、出力バッファメモリ４２からデータ０が読み出
されているタイミングにおいて、出力バッファメモリ４
３には、セレクタ４１から次のデータが書き込まれる。
そして、セレクタ４４が、データ０の次のデータである
データ１を出力バッファメモリ４３から読み出し、出力
しているとき、出力バッファメモリ４２には、セレクタ
４１から次のデータが書き込まれる。このような動作が
繰り返されて、セレクタ４４からは、データ０、データ
１、データ２、データ３の順番に、バタフライ演算結果
としてのデータが順次出力される。

【００３５】この実施例の場合、セレクタ７より前段の
構成は、図９の例における場合と同一であるため、バタ
フライ演算そのものの速度は、図９の例における場合と
同一である。

【００３６】しかしながら、例えば入力をビット逆順と
した場合に得られるバタフライ演算結果の正順のデータ
としては、出力すべきデータの順番を、例えば、０，
１，２，…，ｎとするとき、最初に０番目とｎ／２番目
のデータが得られ、その次に１番目とｎ／２＋１番目の
データが得られることになる。従って、図９の例におい
ては、出力バッファメモリ９に全ての演算結果が書き込
まれるまで、その読み出しを開始することができない。

【００３７】勿論、出力バッファメモリ９において、書
き込みと読み出しを交互に行うようにすれば、最初のデ
ータの書き込みが完了した時点において、実質的に読み
出しを開始することができるが、その場合、出力バッフ
ァメモリ９のクロックは、出力バッファメモリ９に入力
されるデータの転送レートの２倍の周波数とする必要が
ある。

【００３８】これに対して、図５の実施例においては、
最初のデータの書き込みが出力バッファメモリ４３に行
われたとき、直ちに読み出しを開始することが可能とな
るだけでなく、その場合における出力バッファメモリ４
２と出力バッファメモリ４３の動作クロックの周波数
は、データの転送レートと同一の周波数でよいことにな
る。

【００３９】この図５の実施例は、図３の実施例が、入
力バッファメモリを実質的に２つに分割したものである
のに対して、図５の実施例は、出力バッファメモリを実
質的に２段に分割したものである。

【００４０】図７は、第４の実施例を表している。この
実施例は、図１、図３および図５の実施例を結合した構
成とされている。すなわち、セレクタ２の前段にセレク
タ２１が配置され、メモリ８の出力がセレクタ２１の一
方の入力に供給され、セレクタ２１の他方の入力には、
メモリ２３の出力が供給されている。セレクタ７の後段
に接続されているセレクタ２２は、セレクタ７の出力を
メモリ８とメモリ２３に交互に供給するようになされて
いる。

【００４１】また、入力データは、セレクタ３１によ
り、入力バッファメモリ３２または入力バッファメモリ
３３に供給され、そこから読み出されたデータが、セレ
クタ３４を介してセレクタ２に供給されるようになされ
ている。さらに、セレクタ７より出力されたデータは、
セレクタ４１により出力バッファメモリ４２または出力
バッファメモリ４３に供給され、書き込まれた後、そこ
から読み出され、セレクタ４４を介して出力されるよう
になされている。

【００４２】このように、この実施例は、図１、図３お
よび図５の実施例を結合した構成であるため、これらの
実施例の全ての効果を合わせ持つことになる。従って、
図７の実施例が、最も高速にバタフライ演算を行うこと
が可能となる。

【００４３】以上の実施例においては、基数Ｎが２であ
る場合を例としたが、本発明は基数Ｎが２以外の場合に
も、メモリまたは入出力バッファメモリを２つに区分し
て適用することが可能である。

【００４４】また、以上のＦＦＴ演算装置は、上述した
場合と同様に、例えば図８に示すＤＡＢの受信装置に用
いられるのであるが、これに限らず、本発明は、逆ＦＦ
Ｔ処理する場合にも適用することができる。さらにＦＦ
Ｔまたは逆ＦＦＴする対象のデータは、音声信号に限ら
ず、映像信号、その他の信号とすることができる。

【００４５】

【発明の効果】以上の如く、請求項１に記載のＦＦＴ演
算装置および請求項５に記載のＦＦＴ演算方法によれ
ば、第１の記憶手段と第２の記憶手段の一方に書き込み
を行っているとき、他方から読み出しを行うようにした
ので、高速にＦＦＴ演算を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明のＦＦＴ演算装置の一実施例の構成を示
すブロック図である。

【図２】図１の実施例の動作を説明するタイミングチャ
ートである。

【図３】本発明のＦＦＴ演算装置の他の実施例の構成を
示すブロック図である。

【図４】図３の実施例の動作を説明するタイミングチャ
ートである。

【図５】本発明のＦＦＴ演算装置のさらに他の実施例の
構成を示すブロック図である。

【図６】図５の実施例の動作を説明するタイミングチャ
ートである。

【図７】本発明のＦＦＴ演算装置のさらに他の実施例の
構成を示すブロック図である。

【図８】ＤＡＢの受信装置の構成例を示すブロック図で
ある。

【図９】図８のＦＦＴ回路９４の構成例を示すブロック
図である。

【図１０】図９の例の動作を説明するタイミングチャー
トである。

【符号の説明】

２，３ セレクタ， ４ バタフライ演算器， ５ Ｒ
ＯＭ， ６，７ セレクタ， ８ メモリ， ２１，２
２ セレクタ， ２３ メモリ， ３１ セレクタ，
３２，３３ 入力バッファメモリ， ３４ セレクタ，
４１ セレクタ， ４２，４３ 出力バッファメモ
リ， ４４ セレクタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定の基数Ｎのバタフライ演算を行う演
   算手段と、 前記バタフライ演算に関するデータを記憶する第１の記
   憶手段と、 前記バタフライ演算に関するデータを記憶する第２の記
   憶手段と、 前記第１の記憶手段と第２の記憶手段の一方に書き込み
   を行っているとき、他方から読み出しを行うように制御
   する制御手段とを備えることを特徴とするＦＦＴ演算装
   置。
2. 【請求項２】 前記第１の記憶手段と第２の記憶手段
   は、前記演算手段の出力を記憶し、前記演算手段の入力
   に帰還することを特徴とする請求項１に記載のＦＦＴ演
   算装置。
3. 【請求項３】 前記第１の記憶手段と第２の記憶手段
   は、前記演算手段への入力を記憶し、前記演算手段に供
   給することを特徴とする請求項１に記載のＦＦＴ演算装
   置。
4. 【請求項４】 前記第１の記憶手段と第２の記憶手段
   は、前記演算手段の最終的な前記バタフライ演算結果と
   しての出力を記憶することを特徴とする請求項１に記載
   のＦＦＴ演算装置。
5. 【請求項５】 所定の基数Ｎのバタフライ演算を行う演
   算手段と、 前記バタフライ演算に関するデータを記憶する第１の記
   憶手段と、 前記バタフライ演算に関するデータを記憶する第２の記
   憶手段と、 を備えるＦＦＴ演算装置におけるＦＦＴ演算方法におい
   て、 前記第１の記憶手段と第２の記憶手段の一方に書き込み
   を行っているとき、他方から読み出しを行うように制御
   することを特徴とするＦＦＴ演算方法。