JP2002140226A - ビットストリーム処理装置 - Google Patents
ビットストリーム処理装置Info
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- 230000000873 masking effect Effects 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 15
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
- G10L21/00—Speech or voice signal processing techniques to produce another audible or non-audible signal, e.g. visual or tactile, in order to modify its quality or its intelligibility
- G10L21/04—Time compression or expansion
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- Compression Or Coding Systems Of Tv Signals (AREA)
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Abstract
(57)【要約】
【課題】 フレーム単位でコーディングされたビットス
トリームのヘッダとデータとを分離貯蔵しなくて、一つ
のサーキュラーバッファに貯蔵して処理する。 【解決手段】 伝送ビットストリーム貯蔵用サーキュラ
ーバッファ１００と、サーキュラーバッファ貯蔵ビット
ストリームの読み出しポイント（Ｘ）を示す第１レジス
タ１２０と、第１レジスタのデータバックアップ用第１
バックアップレジスタ１３０と、サーキュラーバッファ
から読み出すビット数貯蔵用第２レジスタ１４０と、第
２レジスタ貯蔵ビット数と前ステップからのシフトビッ
ト数を加算する加算器１５０と、加算器の出力に応答し
アラインメントするビットのシフト量を決定する制御器
１６０と、決定されたシフト量の貯蔵用第３レジスタ１
７０と、第３レジスタ貯蔵データバックアップ用第２バ
ックアップレジスタ１８０とを含んでなる。
トリームのヘッダとデータとを分離貯蔵しなくて、一つ
のサーキュラーバッファに貯蔵して処理する。 【解決手段】 伝送ビットストリーム貯蔵用サーキュラ
ーバッファ１００と、サーキュラーバッファ貯蔵ビット
ストリームの読み出しポイント（Ｘ）を示す第１レジス
タ１２０と、第１レジスタのデータバックアップ用第１
バックアップレジスタ１３０と、サーキュラーバッファ
から読み出すビット数貯蔵用第２レジスタ１４０と、第
２レジスタ貯蔵ビット数と前ステップからのシフトビッ
ト数を加算する加算器１５０と、加算器の出力に応答し
アラインメントするビットのシフト量を決定する制御器
１６０と、決定されたシフト量の貯蔵用第３レジスタ１
７０と、第３レジスタ貯蔵データバックアップ用第２バ
ックアップレジスタ１８０とを含んでなる。
Description
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体装置に関
し、特に、フレーム単位でコーディングされたビットス
トリームのヘッダとデータを分離貯蔵しないで、一つの
サーキュラーバッファ（ｃｉｒｃｕｌａｒ ｂｕｆｆｅ
ｒ）に貯蔵して処理することのできるビットストリーム
処理装置に関する。
し、特に、フレーム単位でコーディングされたビットス
トリームのヘッダとデータを分離貯蔵しないで、一つの
サーキュラーバッファ（ｃｉｒｃｕｌａｒ ｂｕｆｆｅ
ｒ）に貯蔵して処理することのできるビットストリーム
処理装置に関する。
【０００２】
【従来の技術】一般に、フレーム単位でコーディングさ
れたビットストリームを処理する装置は、伝送されたビ
ットストリームを順にバッファに貯蔵した後、処理す
る。この場合、バッファに貯蔵されたビットストリーム
は、バイトやワード単位でアラインメントされておら
ず、ビットストリームの処理に必要なビット数も場合に
よって異なるために、バッファから必要なだけのビット
をアラインメントさせるための装置が必要である。
れたビットストリームを処理する装置は、伝送されたビ
ットストリームを順にバッファに貯蔵した後、処理す
る。この場合、バッファに貯蔵されたビットストリーム
は、バイトやワード単位でアラインメントされておら
ず、ビットストリームの処理に必要なビット数も場合に
よって異なるために、バッファから必要なだけのビット
をアラインメントさせるための装置が必要である。
【０００３】 図１は、ＭＰＥＧ（ｍｏｖｉｎｇ ｐｉ
ｃｔｕｒｅｓ ｅｘｐｅｒｔ ｇｒｏｕｐ）階層３オー
ディオフレームフォーマットを示す図面である。図１を
参照すると、ビットストリームがフレーム単位でコーデ
ィングされた場合、ｉ番目のフレームデータの一部分が
（ｉ−１）番目のフレームの用いられていない部分に貯
蔵されている。ここで、ｉ番目のフレームＦｉのヘッダ
ＨｉにあるポインタＭＢは、０より小さいか、または同
じ値を有し、（ｉ−１）番目のフレームＦｉ−１に貯蔵
されているｉ番目のフレームデータのスタート位置を示
す。
ｃｔｕｒｅｓ ｅｘｐｅｒｔ ｇｒｏｕｐ）階層３オー
ディオフレームフォーマットを示す図面である。図１を
参照すると、ビットストリームがフレーム単位でコーデ
ィングされた場合、ｉ番目のフレームデータの一部分が
（ｉ−１）番目のフレームの用いられていない部分に貯
蔵されている。ここで、ｉ番目のフレームＦｉのヘッダ
ＨｉにあるポインタＭＢは、０より小さいか、または同
じ値を有し、（ｉ−１）番目のフレームＦｉ−１に貯蔵
されているｉ番目のフレームデータのスタート位置を示
す。
【０００４】このようなビットストリームを処理するた
めには、バッファをヘッダバッファとデータバッファと
に分離し、入力ビットストリームのヘッダをデコーディ
ングしてヘッダとデータとに分離し得る別途の装置が必
要となり、ビットストリーム処理装置の設計が複雑化
し、該当ビットストリームのタイプに応じて装置が異な
るために、新しいタイプのビットストリームを処理する
ためには、ビットストリーム処理装置をまた設計しなけ
ればならない問題があった。
めには、バッファをヘッダバッファとデータバッファと
に分離し、入力ビットストリームのヘッダをデコーディ
ングしてヘッダとデータとに分離し得る別途の装置が必
要となり、ビットストリーム処理装置の設計が複雑化
し、該当ビットストリームのタイプに応じて装置が異な
るために、新しいタイプのビットストリームを処理する
ためには、ビットストリーム処理装置をまた設計しなけ
ればならない問題があった。
【０００５】
【発明が解決しようとする課題】そこで、本発明は、上
記従来のビットストリーム処理装置における問題点に鑑
みてなされたものであって、フレーム単位でコーディン
グされたビットストリームのヘッダとデータとを分離貯
蔵せず、一つのサーキュラーバッファに貯蔵して処理す
ることのできるビットストリーム処理装置を提供するこ
とにその目的がある。
記従来のビットストリーム処理装置における問題点に鑑
みてなされたものであって、フレーム単位でコーディン
グされたビットストリームのヘッダとデータとを分離貯
蔵せず、一つのサーキュラーバッファに貯蔵して処理す
ることのできるビットストリーム処理装置を提供するこ
とにその目的がある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明のビットストリーム処理装置は、伝
送されたビットストリームを貯蔵するためのサーキュラ
ー（ｃｉｒｃｕｌａｒ）バッファと、前記サーキュラー
バッファに貯蔵されたビットストリームの読み出しポイ
ント（Ｘ）を示す第１レジスタと、前記第１レジスタの
データをバックアップするための第１バックアップレジ
スタと、前記サーキュラーバッファから読み出すビット
数を貯蔵するための第２レジスタと、前記第２レジスタ
に貯蔵されたビット数と前ステップからシフトされたビ
ット数を加算するための加算器と、前記加算器の出力に
応答してアラインメントするビットのシフト量を決定す
るための制御器と、決定されたシフト量を貯蔵するため
の第３レジスタと、前記第３レジスタに貯蔵されたデー
タをバックアップするための第２バックアップレジスタ
とを含んでなることを特徴とする。
になされた、本発明のビットストリーム処理装置は、伝
送されたビットストリームを貯蔵するためのサーキュラ
ー（ｃｉｒｃｕｌａｒ）バッファと、前記サーキュラー
バッファに貯蔵されたビットストリームの読み出しポイ
ント（Ｘ）を示す第１レジスタと、前記第１レジスタの
データをバックアップするための第１バックアップレジ
スタと、前記サーキュラーバッファから読み出すビット
数を貯蔵するための第２レジスタと、前記第２レジスタ
に貯蔵されたビット数と前ステップからシフトされたビ
ット数を加算するための加算器と、前記加算器の出力に
応答してアラインメントするビットのシフト量を決定す
るための制御器と、決定されたシフト量を貯蔵するため
の第３レジスタと、前記第３レジスタに貯蔵されたデー
タをバックアップするための第２バックアップレジスタ
とを含んでなることを特徴とする。
【０００７】さらに、伝送されたビットストリームが貯
蔵されている前記サーキュラーバッファのアドレスに対
する情報を貯蔵するための第４レジスタと、（Ｘ−１）
（Ｘ：前記第１レジスタに貯蔵された読み出しポイン
ト）に該当するデータを貯蔵するための第５レジスタ
と、前記第５レジスタに貯蔵されているデータをバック
アップするための第３バックアップレジスタと、前記第
１レジスタが示す前記サーキュラーバッファに貯蔵され
ているデータと前記第５レジスタに貯蔵されているデー
タとを前記制御器から出力されるシフト量ほどシフトし
てビットを右方向にアラインメントするためのシフタ
と、前記第２レジスタの値に応答して前記シフタの結果
の中より、所望しないビットの値を０にマスキングする
ためのマスキング回路とをさらに含んでなることを特徴
とする。
蔵されている前記サーキュラーバッファのアドレスに対
する情報を貯蔵するための第４レジスタと、（Ｘ−１）
（Ｘ：前記第１レジスタに貯蔵された読み出しポイン
ト）に該当するデータを貯蔵するための第５レジスタ
と、前記第５レジスタに貯蔵されているデータをバック
アップするための第３バックアップレジスタと、前記第
１レジスタが示す前記サーキュラーバッファに貯蔵され
ているデータと前記第５レジスタに貯蔵されているデー
タとを前記制御器から出力されるシフト量ほどシフトし
てビットを右方向にアラインメントするためのシフタ
と、前記第２レジスタの値に応答して前記シフタの結果
の中より、所望しないビットの値を０にマスキングする
ためのマスキング回路とをさらに含んでなることを特徴
とする。
【０００８】
【発明の実施の形態】次に、本発明にかかるビットスト
リーム処理装置の実施の形態の具体例を図面を参照しな
がら説明する。
リーム処理装置の実施の形態の具体例を図面を参照しな
がら説明する。
【０００９】図２は、本発明の一実施例に係るビットス
トリーム処理装置を示すブロック図である。
トリーム処理装置を示すブロック図である。
【００１０】図２を参照すると、本発明の一実施例に係
るビットストリーム処理装置は、サーキュラーバッファ
１００、ヘッドポインタレジスタ（第４レジスタ）１１
０、読み出しポインタレジスタ（第１レジスタ）１２
０、読み出しポインタバックアップレジスタ（第１バッ
クアップレジスタ）１３０、ビット量レジスタ（第２レ
ジスタ）１４０、加算器１５０、シフト量制御器１６
０、シフト量レジスタ（第３レジスタ）１７０、シフト
量バックアップレジスタ（第２バックアップレジスタ）
１８０、残留レジスタ（第５レジスタ）１９０、残留バ
ックアップレジスタ（第３バックアップレジスタ）２０
０、シフタ２１０及びマスキング回路２２０からなる。
るビットストリーム処理装置は、サーキュラーバッファ
１００、ヘッドポインタレジスタ（第４レジスタ）１１
０、読み出しポインタレジスタ（第１レジスタ）１２
０、読み出しポインタバックアップレジスタ（第１バッ
クアップレジスタ）１３０、ビット量レジスタ（第２レ
ジスタ）１４０、加算器１５０、シフト量制御器１６
０、シフト量レジスタ（第３レジスタ）１７０、シフト
量バックアップレジスタ（第２バックアップレジスタ）
１８０、残留レジスタ（第５レジスタ）１９０、残留バ
ックアップレジスタ（第３バックアップレジスタ）２０
０、シフタ２１０及びマスキング回路２２０からなる。
【００１１】サーキュラーバッファ１００は、伝送され
たビットストリームを貯蔵し、ヘッドポインタレジスタ
１１０は、伝送されたビットストリームが貯蔵されたサ
ーキュラーバッファ１００のアドレスに対する情報を貯
蔵する。
たビットストリームを貯蔵し、ヘッドポインタレジスタ
１１０は、伝送されたビットストリームが貯蔵されたサ
ーキュラーバッファ１００のアドレスに対する情報を貯
蔵する。
【００１２】読み出しポインタレジスタ１２０は、サー
キュラーバッファ１００に貯蔵されたビットストリーム
の読み出しポイント（Ｘ）を示し、読み出しポインタバ
ックアップレジスタ１３０は、読み出しポインタレジス
タ１２０のデータをバックアップすることに用いられ
る。
キュラーバッファ１００に貯蔵されたビットストリーム
の読み出しポイント（Ｘ）を示し、読み出しポインタバ
ックアップレジスタ１３０は、読み出しポインタレジス
タ１２０のデータをバックアップすることに用いられ
る。
【００１３】ビット量レジスタ１４０は、サーキュラー
バッファ１００から読み出すビット数を貯蔵し、加算器
１５０は、ビット量１４０に貯蔵されたビット数と前ス
テップでシフトされたビット数を加算する。
バッファ１００から読み出すビット数を貯蔵し、加算器
１５０は、ビット量１４０に貯蔵されたビット数と前ス
テップでシフトされたビット数を加算する。
【００１４】シフト量制御器１６０は、加算器１５０の
出力に応答してアラインメントするビットのシフト量を
決定し、シフト量レジスタ１７０は、決定されたシフト
量を貯蔵する。シフト量バックアップレジスタ１８０
は、シフト量レジスタ１７０に貯蔵されたデータをバッ
クアップすることに用いられる。
出力に応答してアラインメントするビットのシフト量を
決定し、シフト量レジスタ１７０は、決定されたシフト
量を貯蔵する。シフト量バックアップレジスタ１８０
は、シフト量レジスタ１７０に貯蔵されたデータをバッ
クアップすることに用いられる。
【００１５】残留レジスタ１９０は、サーキュラーバッ
ファ１００で（Ｘ−１）（ここで、Ｘは、ビットストリ
ームの読み出しポインタを示す）に該当するデータを貯
蔵し、残留バックアップレジスタ２００は、残留レジス
タ１９０に貯蔵されているデータをバックアップするこ
とに用いられる。
ファ１００で（Ｘ−１）（ここで、Ｘは、ビットストリ
ームの読み出しポインタを示す）に該当するデータを貯
蔵し、残留バックアップレジスタ２００は、残留レジス
タ１９０に貯蔵されているデータをバックアップするこ
とに用いられる。
【００１６】シフタ２１０は、読み出しポインタレジス
タ１２０が示すサーキュラーバッファ１００に貯蔵され
ているデータＢＵＦＦ＿ＯＵＴと残留レジスタ１９０に
貯蔵されているデータとをシフト量制御器１６０から出
力されるシフト量ほどシフトして、ビットを右方向にア
ラインメントする。マスキング回路２２０は、ビット量
レジスタ１４０の値に応答してシフタ２１０の結果の
中、所望しないビットの値を０にマスキングして出力す
る。
タ１２０が示すサーキュラーバッファ１００に貯蔵され
ているデータＢＵＦＦ＿ＯＵＴと残留レジスタ１９０に
貯蔵されているデータとをシフト量制御器１６０から出
力されるシフト量ほどシフトして、ビットを右方向にア
ラインメントする。マスキング回路２２０は、ビット量
レジスタ１４０の値に応答してシフタ２１０の結果の
中、所望しないビットの値を０にマスキングして出力す
る。
【００１７】図２に示すように、本発明に係るビットス
トリーム処理装置は、各レジスタ１２０、１７０、１９
０の値をバックアップレジスタ１３０、１８０、２００
に貯蔵することによって、前読み出しデータがバックア
ップレジスタに貯蔵された時点からビットストリームを
再び読み出しすることができる。
トリーム処理装置は、各レジスタ１２０、１７０、１９
０の値をバックアップレジスタ１３０、１８０、２００
に貯蔵することによって、前読み出しデータがバックア
ップレジスタに貯蔵された時点からビットストリームを
再び読み出しすることができる。
【００１８】まず、サーキュラーバッファ１００の一つ
のメモリワードが、１６ビット（Ａ［ｎ］［１５］、Ａ
［ｎ］［１４］、．．．Ａ［ｎ］［０］）で構成され、
図２のビットストリーム処理装置が最大１６ビットまで
アラインメントできると仮定する。図３は、伝送された
ビットがサーキュラーバッファに貯蔵されている順序を
示す図面である。
のメモリワードが、１６ビット（Ａ［ｎ］［１５］、Ａ
［ｎ］［１４］、．．．Ａ［ｎ］［０］）で構成され、
図２のビットストリーム処理装置が最大１６ビットまで
アラインメントできると仮定する。図３は、伝送された
ビットがサーキュラーバッファに貯蔵されている順序を
示す図面である。
【００１９】本発明に係るビットストリーム処理装置
は、２つの動作モード、すなわち、一度読み出したビッ
トストリームをまた読み出しできない第１読み出しモー
ドと、一度読み出ししたビットストリームをまた読み出
しできる第２読み出しモードとを有する。ここで、第１
読み出しモードでは、各レジスタ１２０、１７０、１９
０に貯蔵された値と各バックアップレジスタ１３０、１
８０、２００に貯蔵された値は同時に更新され、第２読
み出しモードでは、レジスタ１２０、１７０、１９０の
値のみ更新され、バックアップレジスタ１３０、１８
０、２００の値は更新されない。
は、２つの動作モード、すなわち、一度読み出したビッ
トストリームをまた読み出しできない第１読み出しモー
ドと、一度読み出ししたビットストリームをまた読み出
しできる第２読み出しモードとを有する。ここで、第１
読み出しモードでは、各レジスタ１２０、１７０、１９
０に貯蔵された値と各バックアップレジスタ１３０、１
８０、２００に貯蔵された値は同時に更新され、第２読
み出しモードでは、レジスタ１２０、１７０、１９０の
値のみ更新され、バックアップレジスタ１３０、１８
０、２００の値は更新されない。
【００２０】図４は、図２に示したビットストリーム処
理装置が第１読み出しモード時、１０ビットを読み出す
動作を説明するための図面である。ここで、読み出す１
０ビットがサーキュラーバッファ１００に貯蔵されたＡ
［０］の最下位３ビット（Ａ［０］［２：０］）とＡ
［１］の最上位８ビット（Ａ［１］［１５：９］）であ
ると仮定する。
理装置が第１読み出しモード時、１０ビットを読み出す
動作を説明するための図面である。ここで、読み出す１
０ビットがサーキュラーバッファ１００に貯蔵されたＡ
［０］の最下位３ビット（Ａ［０］［２：０］）とＡ
［１］の最上位８ビット（Ａ［１］［１５：９］）であ
ると仮定する。
【００２１】図４を参照すると、読み出しポインタレジ
スタ１２０がＡ［１］番地を示しているので、残留レジ
スタ１９０は、Ａ［０］の値を有している。そして、ビ
ット量レジスタ１４０は、読み出すビット数の値として
「１０」を貯蔵し、シフト量レジスタ１７０は、以前に
消滅された状態（ｃｏｎｓｕｍｅｄ ｓｔａｔｅ）とし
て、１３ビットＡ［０］［１５：３］を示す「１３」を
貯蔵している。
スタ１２０がＡ［１］番地を示しているので、残留レジ
スタ１９０は、Ａ［０］の値を有している。そして、ビ
ット量レジスタ１４０は、読み出すビット数の値として
「１０」を貯蔵し、シフト量レジスタ１７０は、以前に
消滅された状態（ｃｏｎｓｕｍｅｄ ｓｔａｔｅ）とし
て、１３ビットＡ［０］［１５：３］を示す「１３」を
貯蔵している。
【００２２】１０ビットを読み出す動作を具体的に説明
すれば、Ａ［０］及びＡ［１］がシフタ２１０に入力さ
れ、シフト量制御器１６０は、シフト量として、「９」
をシフタ２１０に出力する。ここで、シフト量「９」
は、［３２−（ＢＩＴ＿ＡＭＴ＋ＳＨ＿ＡＭＴ）］に計
算された値であり、ＢＩＴ＿ＡＭＴとＳＨ＿ＡＭＴと
は、各々ビット量レジスタ１４０及びシフト量レジスタ
１７０に貯蔵された値である。次いで、シフタ２１０
は、シフト量「９」に応答してＡ［０］及びＡ［１］の
３２ビットを右にシフトして１６ビットＡ［０］［８：
０］、Ａ［１］［１５：９］を出力し、マスキング回路
２２０は、上位６ビットを０にマスキングして｛６’ｂ
０、Ａ［０］［２：０］、Ａ［１］［１５：９］｝を最
終結果として出力する。
すれば、Ａ［０］及びＡ［１］がシフタ２１０に入力さ
れ、シフト量制御器１６０は、シフト量として、「９」
をシフタ２１０に出力する。ここで、シフト量「９」
は、［３２−（ＢＩＴ＿ＡＭＴ＋ＳＨ＿ＡＭＴ）］に計
算された値であり、ＢＩＴ＿ＡＭＴとＳＨ＿ＡＭＴと
は、各々ビット量レジスタ１４０及びシフト量レジスタ
１７０に貯蔵された値である。次いで、シフタ２１０
は、シフト量「９」に応答してＡ［０］及びＡ［１］の
３２ビットを右にシフトして１６ビットＡ［０］［８：
０］、Ａ［１］［１５：９］を出力し、マスキング回路
２２０は、上位６ビットを０にマスキングして｛６’ｂ
０、Ａ［０］［２：０］、Ａ［１］［１５：９］｝を最
終結果として出力する。
【００２３】図５は、図２に示したビットストリーム処
理装置が第２読み出しモードで１３ビットを読み出す動
作を説明するためのブロック図であり、全般的な動作
は、図４での動作と同様であり、但し、動作モードが第
１読み出しモードから第２読み出しモードに転換する時
の状態を各バックアップレジスタ１３０、１８０、２０
０が貯蔵することとなる。
理装置が第２読み出しモードで１３ビットを読み出す動
作を説明するためのブロック図であり、全般的な動作
は、図４での動作と同様であり、但し、動作モードが第
１読み出しモードから第２読み出しモードに転換する時
の状態を各バックアップレジスタ１３０、１８０、２０
０が貯蔵することとなる。
【００２４】図６は、動作モードが第２読み出しモード
から第１読み出しモードに転換する時、図２に示したビ
ットストリーム処理装置における各レジスタ及び各バッ
クアップレジスタの状態を示す図面である。図６を参照
すると、バックアップレジスタ１３０、１８０、２００
の値が各レジスタ１２０、１７０、１９０に再記憶（ｒ
ｅｓｔｏｒｅ）され、動作モードが第２読み出しモード
に転換される時の状態に該当するビットストリームの位
置からビットストリームを読み出しできる。
から第１読み出しモードに転換する時、図２に示したビ
ットストリーム処理装置における各レジスタ及び各バッ
クアップレジスタの状態を示す図面である。図６を参照
すると、バックアップレジスタ１３０、１８０、２００
の値が各レジスタ１２０、１７０、１９０に再記憶（ｒ
ｅｓｔｏｒｅ）され、動作モードが第２読み出しモード
に転換される時の状態に該当するビットストリームの位
置からビットストリームを読み出しできる。
【００２５】図７は、サーキュラーバッファ１００に貯
蔵されているＭＰＥＧ階層３オーディオフレームフォー
マットを示す図面であり、本発明に係るビットストリー
ム処理装置の動作を、図７を参照しながら説明する。
蔵されているＭＰＥＧ階層３オーディオフレームフォー
マットを示す図面であり、本発明に係るビットストリー
ム処理装置の動作を、図７を参照しながら説明する。
【００２６】図７を参照すると、（ｉ−１）番目のフレ
ームＦｉ−１のデータＤｉ−１のビットが処理されてい
る時（第１動作）、処理されたデータは、バッファに貯
蔵する必要がないので、第１動作は、第１読み出しモー
ドで行われる。第１動作が完了した後、ｉ番目のフレー
ムＦｉのデータを処理するために、ｉ番目のフレームＦ
ｉのヘッダＨｉをデコーディングすべきであるが、この
場合、（ｉ−１）番目のフレームＦｉ−１に貯蔵された
ｉ番目のフレームのデータＤｉは消滅されてはいけない
ので、動作モードを第２読み出しモードに転換して、ｉ
番目のフレームＦｉのヘッダＨｉを探してポインタＭＢ
をデコーディングすることによって、（ｉ−１）番目の
フレームに貯蔵されたｉ番目のフレームＦｉ−１のデー
タＤｉの位置を探し出す（第２動作）。このような第２
動作が終われば、動作モードが第１読み出しモードに転
換され、（ｉ−１）番目のフレームＦｉ−１に貯蔵され
たビットストリームを処理する。
ームＦｉ−１のデータＤｉ−１のビットが処理されてい
る時（第１動作）、処理されたデータは、バッファに貯
蔵する必要がないので、第１動作は、第１読み出しモー
ドで行われる。第１動作が完了した後、ｉ番目のフレー
ムＦｉのデータを処理するために、ｉ番目のフレームＦ
ｉのヘッダＨｉをデコーディングすべきであるが、この
場合、（ｉ−１）番目のフレームＦｉ−１に貯蔵された
ｉ番目のフレームのデータＤｉは消滅されてはいけない
ので、動作モードを第２読み出しモードに転換して、ｉ
番目のフレームＦｉのヘッダＨｉを探してポインタＭＢ
をデコーディングすることによって、（ｉ−１）番目の
フレームに貯蔵されたｉ番目のフレームＦｉ−１のデー
タＤｉの位置を探し出す（第２動作）。このような第２
動作が終われば、動作モードが第１読み出しモードに転
換され、（ｉ−１）番目のフレームＦｉ−１に貯蔵され
たビットストリームを処理する。
【００２７】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２８】
【発明の効果】上述したように、本発明によれば、レジ
スタ及び各レジスタにバックアップレジスタを設けるこ
とにより、フレーム単位でコーディングされたビットス
トリームのヘッダとデータとを分離貯蔵しなくて、一つ
のサーキュラーバッファに貯蔵して処理することので
き、ビットストリーム処理装置の設計を単純化する効果
がある。
スタ及び各レジスタにバックアップレジスタを設けるこ
とにより、フレーム単位でコーディングされたビットス
トリームのヘッダとデータとを分離貯蔵しなくて、一つ
のサーキュラーバッファに貯蔵して処理することので
き、ビットストリーム処理装置の設計を単純化する効果
がある。
【図１】ＭＰＥＧ階層３オーディオフレームフォーマッ
トを示す図面である。
トを示す図面である。
【図２】本発明の一実施例に係るビットストリーム処理
装置を示すブロック図である。
装置を示すブロック図である。
【図３】伝送されたビットがサーキュラーバッファに貯
蔵されている順序を示す図面である。
蔵されている順序を示す図面である。
【図４】図２に示したビットストリーム処理装置が第１
読み出しモード時、１０ビットを読み出す動作を説明す
るための図面である。
読み出しモード時、１０ビットを読み出す動作を説明す
るための図面である。
【図５】図２に示したビットストリーム処理装置が第２
読み出しモードで１３ビットを読み出す動作を説明する
ためのブロック図である。
読み出しモードで１３ビットを読み出す動作を説明する
ためのブロック図である。
【図６】動作モードが第２読み出しモードから第１読み
出しモードに転換する時、図２に示したビットストリー
ム処理装置で各レジスタ及び各バックアップレジスタの
状態を示す図面である。
出しモードに転換する時、図２に示したビットストリー
ム処理装置で各レジスタ及び各バックアップレジスタの
状態を示す図面である。
【図７】サーキュラーバッファに貯蔵されているＭＰＥ
Ｇ階層３オーディオフレームフォーマットを示す図面で
ある。
Ｇ階層３オーディオフレームフォーマットを示す図面で
ある。
１００ サーキュラーバッファ １１０ ヘッドポインタレジスタ（第４レジスタ） １２０ 読み出しポインタレジスタ（第１レジス
タ） １３０ 読み出しポインタバックアップレジスタ
（第１バックアップレジスタ） １４０ ビット量レジスタ（第２レジスタ） １５０ 加算器 １６０ シフト量制御器 １７０ シフト量レジスタ（第３レジスタ） １８０ シフト量バックアップレジスタ（第２バッ
クアップレジスタ） １９０ 残留レジスタ（第５レジスタ） ２００ 残留バックアップレジスタ（第３バックア
ップレジスタ） ２１０ シフタ ２２０ マスキング回路
タ） １３０ 読み出しポインタバックアップレジスタ
（第１バックアップレジスタ） １４０ ビット量レジスタ（第２レジスタ） １５０ 加算器 １６０ シフト量制御器 １７０ シフト量レジスタ（第３レジスタ） １８０ シフト量バックアップレジスタ（第２バッ
クアップレジスタ） １９０ 残留レジスタ（第５レジスタ） ２００ 残留バックアップレジスタ（第３バックア
ップレジスタ） ２１０ シフタ ２２０ マスキング回路
Claims (5)
- 【請求項１】 伝送されたビットストリームを貯蔵する
ためのサーキュラー（ｃｉｒｃｕｌａｒ）バッファと、 前記サーキュラーバッファに貯蔵されたビットストリー
ムの読み出しポイント（Ｘ）を示す第１レジスタと、 前記第１レジスタのデータをバックアップするための第
１バックアップレジスタと、 前記サーキュラーバッファから読み出すビット数を貯蔵
するための第２レジスタと、 前記第２レジスタに貯蔵されたビット数と前ステップか
らシフトされたビット数を加算するための加算器と、 前記加算器の出力に応答してアラインメントするビット
のシフト量を決定するための制御器と、 決定されたシフト量を貯蔵するための第３レジスタと、 前記第３レジスタに貯蔵されたデータをバックアップす
るための第２バックアップレジスタとを含んでなること
を特徴とするビットストリーム処理装置。 - 【請求項２】 伝送されたビットストリームが貯蔵され
ている前記サーキュラーバッファのアドレスに対する情
報を貯蔵するための第４レジスタと、 （Ｘ−１）（Ｘ：前記第１レジスタに貯蔵された読み出
しポイント）に該当するデータを貯蔵するための第５レ
ジスタと、 前記第５レジスタに貯蔵されているデータをバックアッ
プするための第３バックアップレジスタと、 前記第１レジスタが示す前記サーキュラーバッファに貯
蔵されているデータと前記第５レジスタに貯蔵されてい
るデータとを前記制御器から出力されるシフト量ほどシ
フトしてビットを右方向にアラインメントするためのシ
フタと、 前記第２レジスタの値に応答して前記シフタの結果の中
より、所望しないビットの値を０にマスキングするため
のマスキング回路とをさらに含んでなることを特徴とす
る請求項１に記載のビットストリーム処理装置。 - 【請求項３】 前記ビットストリーム処理装置は、一度
読み出しを行った前記ビットストリームを再び読み出し
できない第１読み出しモード、及び一度読み出しを行っ
た前記ビットストリームを再び読み出しできる第２読み
出しモードの、動作モードを有することを特徴とする請
求項２に記載のビットストリーム処理装置。 - 【請求項４】 前記第１読み出しモードでは、前記第
１、第３及び第５レジスタの値と前記第１乃至第３バッ
クアップレジスタの値とが同時に更新されることを特徴
とする請求項３に記載のビットストリーム処理装置。 - 【請求項５】 前記第２読み出しモードでは、前記第
１、第３及び第５レジスタの値のみ更新され、前記第１
ないし第３バックアップレジスタの値は、更新されない
ことを特徴とする請求項３に記載のビットストリーム処
理装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR10-2000-0051339A KR100515413B1 (ko) | 2000-08-31 | 2000-08-31 | 비트 스트림 처리기 |
| KR2000/P51339 | 2000-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002140226A true JP2002140226A (ja) | 2002-05-17 |
Family
ID=19686576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001212548A Pending JP2002140226A (ja) | 2000-08-31 | 2001-07-12 | ビットストリーム処理装置 |
Country Status (3)
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|---|---|
| US (1) | US6813657B2 (ja) |
| JP (1) | JP2002140226A (ja) |
| KR (1) | KR100515413B1 (ja) |
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| EP3511841B1 (en) * | 2007-11-16 | 2021-07-21 | DivX, LLC | Chunk header incorporating binary flags and correlated variable-length fields |
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| KR101175680B1 (ko) | 2008-12-23 | 2012-08-22 | 광운대학교 산학협력단 | 비트스트림 프로세서의 구동방법 |
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