JPH09218775A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】所定ビット長を単位として正規化されていない
圧縮データをより伸張処理する際、データ読み込み処理
を１回で済ませ、処理の高速化を図る。 【解決手段】複数の圧縮データの各ビットデータが連続
的に入力するビットストリーム入力を読み込んだ後にデ
ータを再生するデジタル信号処理回路11と、再生された
データの伸張処理を行う演算処理回路16とを具備し、デ
ジタル信号処理回路は、ビットストリーム入力のビット
データが所定ビット長単位で交互に格納される第１のＦ
ＩＦＯ装置221 および第２のＦＩＦＯ装置222 と、２個
のＦＩＦＯ装置を制御するＦＩＦＯ制御装置23と、２個
のＦＩＦＯ装置から所定ビット長単位で出力されるデー
タがそれぞれ対応して入力する第１のシフタ回路241 お
よび第２のシフタ回路242 と、２個のシフタ回路からそ
れぞれ任意のビットデータを選択する任意ビット選択回
路25とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号処理
装置に係り、特にＭＰＥＧ規格やＡＣ３規格などに基づ
く圧縮データを伸張するデジタル信号処理装置に関する
もので、例えばコンパクトディスク（ＣＤ）再生装置用
のデジタルシグナルプロセッサ（ＤＳＰ）に使用され
る。

【０００２】

【従来の技術】図３は、例えば音声信号用のＣＤ再生装
置の一例を示している。ＣＤ３１に対して音声信号デー
タを記録・再生する場合、高圧縮率を得るために可変長
語長、可変長圧縮技術（ＭＰＥＧ規格やＡＣ３規格など
が知られている）を用いた圧縮データをＣＤ３１に記録
している。

【０００３】ＣＤ３１から読み出された圧縮データは、
所定ビット長単位に正規化されていないので、それを伸
張処理する際には、デジタル信号処理装置３２によりデ
ータを適当な語長に切り出して読み込むことが必要であ
る。

【０００４】従って、切り出した語長の中に必要とする
データが収まらない場合が生じるので、最初に切り出し
た語長の中から読み込んだデータと次回に切り出した語
長の中から読み込んだデータとを合成（連結）した後に
再びデータの切り出しが必要である。

【０００５】上記切り出しの具体例として、８ビットを
切り出し単位とする場合について、図４を参照しながら
説明する。図４に示すような複数の圧縮データ｛a0、a
1｝、｛b0、b1、b2｝、｛c0｝、｛d0、d1、d2、d3、d
4｝、｛e0、e1、e2｝、｛f0、f1｝、…の各ビットデー
タが連続的に入力するビットストリームに対して、最初
に切り出した語長の中から読み込んだデータＤＡのＭＳ
ＢからＬＳＢまでが（a0、a1、b0、b1、b2、c0、d0、d
1）であり、次回に切り出した語長の中から読み込んだ
データＤＢのＭＳＢからＬＳＢまでが（d2、d3、d4、e
0、e1、e2、f0、f1）であるとする。

【０００６】この場合、上記ビットストリーム中のある
データ｛d0、d1、d2、d3、d4｝は２回分の読み込みデー
タＤＡ、ＤＢにまたがっているので、必要とするデータ
｛d0、d1、d2、d3、d4｝を得るために、従来のデジタル
信号処理装置３２では次のような処理ステップを必要と
している。 （１）データＤＡを読み込む。 （２）データＤＡを左に６ビット分シフトする。 （３）データＤＢを読み込む。 （４）シフト後のデータＤＡのＭＳＢ側の２ビット｛d
0、d1｝とデータＤＢのＭＳＢ側の６ビット｛d2、d3、d
4、e0、e1、e2｝とを合成する（図５参照）。 （５）合成後のデータのＭＳＢ側の５ビット｛d0、d1、
d2、d3、d4｝を切り出す。

【０００７】従来のデジタル信号処理装置において、上
記したような最初に切り出した語長の中から読み込んだ
データのビットシフトを行い、次回に切り出した語長の
中から読み込んだデータと合成した後に再びデータの切
り出しを行う処理に際して、処理の高速化を目的として
幾つかの処理を同時に実施するために、ビットシフタや
論理演算回路が用意されているものはあるが、前記した
ようにデータ読み込み処理としてはデータＤＡの読み込
み動作およびデータＤＢの読み込み動作の２回は必要で
あった。

【０００８】

【発明が解決しようとする課題】上記したように従来の
デジタル信号処理装置は、所定ビット長を単位として正
規化されていない圧縮データを伸張処理する際に、最初
に切り出した語長の中から読み込んだデータのビットシ
フトを行い、次回に切り出した語長の中から読み込んだ
データと合成した後に再びデータの切り出しを行うの
で、データ読み込み処理が２回は必要であり、処理の高
速化の支障が生じるという問題があった。

【０００９】本発明は上記の問題点を解決すべくなされ
たもので、所定ビット長を単位として正規化されていな
い圧縮データを伸張処理する際に、データ読み込み処理
が１回で済み、処理の高速化を図り得るデジタル信号処
理装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明のデジタル信号処
理装置は、複数の圧縮データの各ビットデータが連続的
に入力するビットストリーム入力を読み込んだ後にデー
タを再生するデジタル信号処理回路と、前記デジタル信
号処理回路により再生されたデータの伸張処理を行う演
算処理回路とを具備し、前記デジタル信号処理回路は、
前記ビットストリーム入力のビットデータが所定ビット
長単位で交互に格納される第１のＦＩＦＯ装置および第
２のＦＩＦＯ装置と、前記２個のＦＩＦＯ装置を制御す
るＦＩＦＯ制御装置と、前記２個のＦＩＦＯ装置から所
定ビット長単位で出力されるデータがそれぞれ対応して
入力する第１のシフタ回路および第２のシフタ回路と、
前記２個のシフタ回路からそれぞれ任意のビットデータ
を選択する任意ビット選択回路とを具備することを特徴
とする。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るデジタル信号処理装置を示しており、こ
のデジタル信号処理装置は例えば図３に示したようなＣ
Ｄ再生装置のデジタル信号処理装置に使用される。

【００１２】図１において、ビットストリーム入力は、
例えば図４を参照して前述したように複数の圧縮データ
｛a0、a1｝、｛b0、b1、b2｝、｛c0｝、｛d0、d1、d2、
d3、d4｝、｛e0、e1、e2｝、｛f0、f1、…｝の各ビット
データが連続的に入力し、所定ビット長（例えば８ビッ
ト、１バイト）単位には正規化されていない。上記ビッ
トストリームの各データは、通常、ヘッダ部（データの
識別情報、データ長情報などを含む）とデータ部とを含
む。

【００１３】１１は前記ビットストリーム入力の中から
データ部を取り出して所定ビット長単位で切り出して所
定の処理を行うデジタル信号処理回路、１２は前記ビッ
トストリーム入力の中からヘッダ部を取り出して所定の
処理を行うヘッダ部取り出し回路である。

【００１４】前記デジタル信号処理回路１１は、前記ビ
ットストリーム入力のデータ部に対して例えば８ビット
を単位として切り出して読み込んだ後にデータを再生す
るものであるが、切り出した語長の中に必要とするデー
タが収まらない場合が生じるので、最初に切り出した語
長の中から読み込んだデータと次回に切り出した語長の
中から読み込んだデータとを用いて所望のデータを再生
する必要がある。

【００１５】本例では、前記デジタル信号処理回路１１
は、前記ビットストリームが入力する入力インターフェ
ース回路２１と、前記入力インターフェース回路２１を
経たビットストリームが８ビット単位で交互に格納され
る第１のＦＩＦＯ（ファーストイン・ファーストアウ
ト）装置２２１および第２のＦＩＦＯ装置２２２と、前
記２個のＦＩＦＯ装置を制御するＦＩＦＯ制御装置２３
と、前記２個のＦＩＦＯ装置から８ビット単位で出力さ
れるデータがそれぞれ対応して入力する並列入力・並列
出力型の第１のシフタ回路２４１および第２のシフタ回
路２４２と、前記２個のシフタ回路からそれぞれ任意の
ビットデータを選択する任意ビット選択回路２５とを具
備する。

【００１６】１３は所定のソフトウェア制御に基づいて
動作するＣＰＵ、１４は前記ＣＰＵ１３と前記デジタル
信号処理回路１１とを接続しているコントロールバス、
１５は前記デジタル信号処理回路１１に接続されている
データバスである。

【００１７】１６は前記コントロールバス１３およびデ
ータバス１５に接続され、前記デジタル信号処理回路１
１により再生されたデータの伸張処理などを行うための
ＡＬＵ（演算処理回路）、１７は前記コントロールバス
１３およびデータバス１５に接続され、前記ＡＬＵ１６
により伸張されたデータをシリアルに出力するためのＳ
Ｏ（シリアルアウトプット）回路である。

【００１８】前記ＣＰＵ１３は、前記ヘッダ部取り出し
回路１２で取り出されたヘッダ情報に基づいて入力イン
ターフェース回路２１、ＦＩＦＯ制御装置２３、２個の
シフタ回路２４１、２４２および任意ビット選択回路２
５を制御し、ソフトウェア制御に基づいて前記ＡＬＵ１
６およびＳＯ１７を制御する。

【００１９】なお、前記各ＦＩＦＯ装置２２１、２２２
は、例えば２ポート型のＳＲＡＭ（スタティック・ラン
ダムアクセスメモリ）とかレジスタ回路が用いられるも
のであり、各ＦＩＦＯ装置２２１、２２２の語長は、頻
繁に使用する語長を満足していればよく、必要以上に回
路規模を増大させなくてもよい。

【００２０】なお、前記ＦＩＦＯ制御装置２３は、各Ｆ
ＩＦＯ装置２２１、２２２をそれぞれビット記憶回路の
二次元の配列に見立てて、どこまで読み出したかが分か
るように、ワードポインタ（図示せず）とビットポイン
タ（図示せず）とを設けることにより、所望のＦＩＦＯ
制御機能を実現することができる。

【００２１】次に、上記デジタル信号処理回路１１によ
るデータ再生動作について図４および図２を参照しなが
ら説明する。図４に示すような複数の圧縮データ｛a0、
a1｝、｛b0、b1、b2｝、｛c0｝、｛d0、d1、d2、d3、d
4｝、｛e0、e1、e2｝、｛f0、f1｝、…の各ビットデー
タが連続的に入力するビットストリーム入力に対して、
最初に切り出した語長の中から読み込んだ８ビットデー
タＤＡのＭＳＢからＬＳＢまでが（a0、a1、b0、b1、b
2、c0、d0、d1）であり、次回に切り出した語長の中か
ら読み込んだ８ビットデータＤＢのＭＳＢからＬＳＢま
でが（d2、d3、d4、e0、e1、e2、f0、f1）であるとす
る。この場合、上記ビットストリーム中の｛d0、d1、d
2、d3、d4｝は２つのデータＤＡ、ＤＢにまたがってい
る。

【００２２】上記２つのデータＤＡ、ＤＢは２個のＦＩ
ＦＯ装置に交互に格納される（データＤＡ、ＤＢはそれ
ぞれ対応して例えば第１のＦＩＦＯ装置２２１、第２の
ＦＩＦＯ装置２２２に格納される）。

【００２３】この後、上記２個のＦＩＦＯ装置２２１、
２２２からそれぞれ対応して出力されるデータＤＡ、Ｄ
Ｂはそれぞれ対応して第１のシフタ回路２４１、第２の
シフタ回路２４２に入力する（図２参照）。

【００２４】そして、上記第１のシフタ回路２４１の中
に収まっているデータ｛a0、a1｝、｛b0、b1、b2｝は、
任意ビット選択回路２５により順次選択されて取り出さ
れた後にＡＬＵ１６に出力される。この場合、前記ヘッ
ダ部取り出し回路１２で取り出されたヘッダ情報に基づ
いて第１のシフタ回路２４１中のデータＤＡをシフト処
理した後に順次選択するようにしてもよい。

【００２５】また、前記第２のシフタ回路２４２の中に
収まっているデータ｛e0、e1、e2｝、｛f0、f1｝は、任
意ビット選択回路２５により選択されて取り出された後
にＡＬＵ１６に出力される。この場合、前記ヘッダ部取
り出し回路１２で取り出されたヘッダ情報に基づいて第
２のシフタ回路２４２中のデータＤＢをシフト処理した
後に順次選択するようにしてもよい。

【００２６】これに対して、２個のシフタ回路２４１、
２４２にまたがって収まっているデータ｛d0、d1、d2、
d3、d4｝は、任意ビット選択回路２５により選択されて
取り出された後にＡＬＵ１６に出力される。

【００２７】この場合、前記ヘッダ部取り出し回路１２
で取り出されたヘッダ情報に基づいて次のような再生処
理を行ってもよい。 （１）第１のシフタ回路２４１中のデータＤＡを左に６
ビット分シフトする。 （２）シフト後の第１のシフタ回路２４１中のデータＤ
ＡのＭＳＢ側の２ビット｛d0、d1｝と第２のシフタ回路
２４２中のデータＤＢのＭＳＢ側の３ビット｛d2、d3、
d4｝とを任意ビット選択回路２５により選択して取り出
す。

【００２８】即ち、上記デジタル信号処理装置によれ
ば、ビットストリーム入力中の２つのデータＤＡ、ＤＢ
にまたがったデータ｛d0、d1、d2、d3、d4｝を読み込む
際は、データを１回読み込んで２個のＦＩＦＯ装置に交
互に格納した後に、ヘッダ部取り出し回路１２で取り出
されたヘッダ情報に基づいて前記ＣＰＵ１３から前記デ
ジタル信号処理装置１１に対してデータ出力すべきビッ
ト数ｎ（例えば５）を指定するだけで、データ｛d0、d
1、d2、d3、d4｝を再生することが可能になるので、従
来例のようにデータを２回読み込む必要はない。

【００２９】なお、データの圧縮・伸張処理技術の進展
が激しく、圧縮・伸張処理データのフォーマットは流動
的に変遷することが予想され、圧縮・伸張処理はＣＰＵ
を用いたソフトウェア制御の採用が続くものと予想され
る。

【００３０】このような事情において、ＣＰＵ周辺のイ
ンターフェース回路として、本発明のデジタル信号処理
装置のように、読み込んだデータを格納するハードウェ
アを二重化して２個のＦＩＦＯ装置を使用することによ
りデータ伸張処理の高速化が可能になり、ＣＰＵのソフ
トウェア処理の負担を軽減させることができる。

【００３１】これにより、ＣＰＵの動作クロック周波数
をあまり高くしなくても済み、ビットストリームに対す
るデータ読み出しのアクセス回数を従来例のデジタル信
号処理装置と比べて減らせるので、消費電流の低減も期
待できるようになる。

【００３２】

【発明の効果】上述したように本発明によれば、所定ビ
ット長を単位として正規化されていない圧縮データを伸
張処理する際に、データ読み込み処理が１回で済み、処
理の高速化を図り得るデジタル信号処理装置を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るデジタル信号
処理装置を示すブロック図。

【図２】図１中の２個のシフタ回路に格納されたデータ
の一例を示すビットマップ図。

【図３】ＣＤ再生装置の一例を示す構成説明図。

【図４】図３中のデジタル信号処理装置に入力するビッ
トストリームの一例を示す図。

【図５】図４のビットストリーム入力に対する図３中の
デジタル信号処理装置によるデータ合成による再生処理
状態の一例を示す図。

【符号の説明】

１１…デジタル信号処理回路、 １２…ヘッダ部取り出し回路、 １３…ＣＰＵ、 １４…コントロールバス、 １５…データバス、 １６…ＡＬＵ、 １７…ＳＯ回路、 ２１…入力インターフェース回路、 ２２１…第１のＦＩＦＯ装置、 ２２２…第２のＦＩＦＯ装置、 ２３…ＦＩＦＯ制御装置、 ２４１…第１のシフタ回路、 ２４２…第２のシフタ回路、 ２５…任意ビット選択回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の圧縮データの各ビットデータが連
   続的に入力するビットストリーム入力を読み込んだ後に
   データを再生するデジタル信号処理回路と、前記デジタ
   ル信号処理回路により再生されたデータの伸張処理を行
   う演算処理回路とを具備し、前記デジタル信号処理回路
   は、前記ビットストリーム入力のビットデータが所定ビ
   ット長単位で交互に格納される第１のＦＩＦＯ装置およ
   び第２のＦＩＦＯ装置と、前記２個のＦＩＦＯ装置を制
   御するＦＩＦＯ制御装置と、前記２個のＦＩＦＯ装置か
   ら所定ビット長単位で出力されるデータがそれぞれ対応
   して入力する第１のシフタ回路および第２のシフタ回路
   と、前記２個のシフタ回路からそれぞれ任意のビットデ
   ータを選択する任意ビット選択回路とを具備することを
   特徴とするデジタル信号処理装置。
2. 【請求項２】 前記ビットストリーム入力は、所定ビッ
   ト長単位には正規化されていない複数の圧縮データから
   なり、各圧縮データはヘッダ部およびデータ部を含み、
   前記ビットストリーム入力の中から前記ヘッダ部を取り
   出して所定の処理を行うヘッダ部取り出し回路をさらに
   具備することを特徴とする請求項１記載のデジタル信号
   処理装置。
3. 【請求項３】 前記各ＦＩＦＯ装置は、２ポート型のＳ
   ＲＡＭあるいはレジスタ回路が用いられることを特徴と
   する請求項１または２記載のデジタル信号処理装置。