JPH0879092A

JPH0879092A - データを圧縮及び圧縮解除するための方法及び装置

Info

Publication number: JPH0879092A
Application number: JP7206924A
Authority: JP
Inventors: Henry R Farmer; ヘンリー・ルドルフ・ファーマー; Anne A Wilson; アン・アバ・ウィルソン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-08-16
Filing date: 1995-08-14
Publication date: 1996-03-22
Anticipated expiration: 2015-08-14
Also published as: JP2986076B2; EP0702457A2; US5572209A

Abstract

(57)【要約】（修正有）【課題】レンペル・ジフ型の圧縮アルゴリズムに従って
圧縮された情報に対する高速のデータ圧縮解除を提供す
る。【解決の手段】圧縮解除装置１５００は、制御回路１５
１０で受け取ったデータ・エレメントをレジスタ１８記
憶するためのヒストリＲＡＭ１５３０、及び圧縮トーク
ンを受け取りそして書込みカウンタ１５４０や読取りカ
ウンタ１５６０でそのトークンに含まれた長さ及びアド
レス情報から次のデータ・エレメントの記憶アドレスを
決定するためのトークン長カウンタ１５７０を含む。こ
の装置は、所定長のカテゴリを使用して、次アドレスを
並列処理によって高速度で識別することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データを圧縮する
ための、及びその圧縮されたデータを対応的に圧縮解除
するための装置及び方法に関するものであり、更に詳し
く云えば、レンペル・ジフ（Ｌｅｍｐｅｌ−Ｚｉｖ）タ
イプのアルゴリズムに従って圧縮されたデータの圧縮解
除に関するものである。

【０００２】

【従来の技術】基本的なレンペル・ジフのアルゴリズム
は、１９７７年９月発行の「IEEE Transaction on Info
rmation Theory」の５３０乃至５３６ページにおける L
empel及び Ziv による記事「可変比率コーディングによ
る個別シーケンスの圧縮（Compression of Individual
Sequence via Variable Rate Coding）」に開示されて
おり、それは効果的なデータ圧縮のための基礎として有
用であったし、特に、最近では、高速データ通信ための
基礎として関心を得ている。

【０００３】そのレンペル・ジフのアルゴリズムの基本
的な実施方法が図１乃至図３に示される。（Ｎ＋１）バ
イト長のシフトレジスタ１０は、事前に処理されたデー
タを一時的に記憶するために使用される。処理されるべ
き新しいデータが事前に処理されていた場合、そのシフ
ト・レジスタにおけるそれら事前に処理されたデータの
ストリングの長さ及び相対アドレスを含むトークンが生
成されるであろう。一般に、事前に処理されたデータ・
バイトのそのようなストリングを含む新しいデータは、
そのデータ・ストリング自身に含まれる情報ビットより
も少ない情報ビットを使用して表現可能である。従っ
て、そのデータ・ストリングは効果的に圧縮される。し
かし、処理されるべき新しいデータがそのシフト・レジ
スタに存在する或る前のデータ・ストリングの部分を形
成しない場合には圧縮はあり得ず、トークンは、この状
態を特別に意味するように生成されなければならない。
一般に、そのようなトークンは、データそのものよりも
わずかに多い情報ビットを使用して表現されなければな
らず、従って、事実上の拡大である。全体的には、圧縮
されたデータ・ストリングからのゲインは、通常、非圧
縮データ・ストリングからの損失を超えるので、結果と
して、データ全体の圧縮が生じる。データ・ストリーム
内に反復するデータ・ストリングがない場合、そのデー
タ・ストリームをこの技法によって圧縮することはでき
ない。

【０００４】図２は、事前に処理されたデータを参照す
るトークンの生成を示す。その所与の例では、値Ａ、
Ｂ、Ｃ、及びＤは事前に処理され、現在、アドレス３
７、３６、３５、及び３４においてシフト・レジスタに
記憶されている。処理されるべき値は、Ａ、Ｂ、Ｃ、及
びＥである。その新しいデータは３の長さを持ったスト
リングＡＢＣを含み、そのストリングは相対アドレス３
７における事前に記憶されたストリングＡＢＣと一致す
る。一旦そのストリングを記述したトークンが生成され
ると、値Ａ、Ｂ、及びＣがシフト・レジスタにロードさ
れ、そして値Ａ、Ｂ、Ｃ、及びＤが新しいアドレスまで
シフト・レジスタをシフト・ダウンされるので、そのア
ドレスは相対的なものである。シフト・レジスタにおけ
るデータのアドレスは、その後に処理されたデータ値の
数に関連する。

【０００５】図３は、事前記憶されたデータを参照する
第２トークンの生成を示す。その所与の例では、値Ａ、
Ｂ、Ｃ、及びＺが処理されるべきものである。新しいデ
ータは３の長さを持ったストリングＡＢＣを含み、その
ストリングは、相対アドレス３及び４１における事前に
記憶されたストリングＡＢＣに一致する。この例におい
て生成されたトークンは、通常、３という小さい方の相
対アドレスである。トークンは事前に処理されたストリ
ングのカウント及び相対アドレスを含み、「カウント、
相対アドレス」として表される。図２及び図３に示され
た値Ａ、Ｂ、Ｃ、Ｅ、Ａ、Ｂ、Ｃ、及びＺの圧縮の結果
として、その生成され処理された出力は、（３、３
７）、Ｅ、（３、３）、Ｚを含むであろう。

【０００６】レンペル・ジフの圧縮技法の実施に伴う１
つの問題は、前の一致したストリングに対するサーチ動
作を効果的な処理速度で遂行することの難しさである。
この問題は、圧縮過程において相対アドレス又は関連ア
ドレスを、それらアドレスが変更されるような使用を行
うことから生じる。特に、図１乃至図３に関連して説明
したように、相対アドレシング法は、事前に処理された
データ・ワードを各ワード素子に１ワードずつ保持する
ために、シフト・レジスタの使用を必要とする。送られ
てきた各データ・ワードはシフト・レジスタの第１位置
へシフトされ、一方、事前に処理されたデータ・ワード
はすべて隣接位置へシフトされる。更に、シフト・レジ
スタの各素子に対してランダム・アクセス機能が必要と
なる。これは、単一のランダム・アクセス・メモリより
もずっと多くの回路、チップ領域、及び実施のための電
力を必要とする。

【０００７】レンペル・ジフの圧縮アルゴリズムを実施
するための種々の技法が提案されており、それらの多く
は、次のような発行された特許に見られるように、より
効果的なトークン・エンコーディングを使用することに
よって得られるサーチ動作の速度又は圧縮の量を改善す
ることに焦点を合わせている。

【０００８】米国特許第５,１５０,４３０号は、並列シ
フト・レジスタ・ベースの圧縮装置を使用してデータを
圧縮するためのレンペル・ジフのアルゴリズム及び記憶
された長さ値とタリー値とを比較するデコーダの使用に
関するものである。

【０００９】米国特許第５,１５３,５９１号は、圧縮デ
ィクショナリのためのツリー構造を持った簡易化された
レンペル・ジフのアルゴリズムを利用するデータ圧縮及
び圧縮解除に関するものである。

【００１０】米国特許第５,１７９,３７８号は、レンペ
ル・ジフの技法を使用し且つ並列プロセッサのシストリ
ック・アレーを使用するデータ圧縮及び圧縮解除に関す
るものである。この場合、コード・ワードは固定長のも
のであり、コードの長さ及び開始点を表す。

【００１１】米国特許第５,２２６,１１９号は、グラフ
ィック・ディスプレイ・コントローラと関連したバレル
・シフト回路の使用に関するものである。

【００１２】米国特許第５,２４３,３４１号は、拡張的
に修正適合されたレンペル・ジフの圧縮技法に関するも
のであり、２つディクショナリを使用し、第１ディクシ
ョナリがリセットされる時に第２ディクショナリが待機
用として使用されるものである。

【００１３】米国特許第５,２４７,６３８号は、動的に
マップされた仮想データ記憶システムにおいてデータを
圧縮するための装置に関するものである。

【００１４】米国特許第５,２６２,７７６号は、データ
・シーケンスのうちの部分的シーケンスのデータ圧縮の
ためのレンペル・ジフのアルゴリズムに関するものであ
り、更に詳しく云えば、複写されたイメージの画素のイ
メージ値の個別のコサイン変換係数から基本シーケンス
を生成ための技法に関するものである。

【００１５】一般的には、レンペル・ジフのアルゴリズ
ムに基づくシステムに関して、送信された情報を正確に
且つ完全に取り出すためには、圧縮されたデータの圧縮
解除は、必要な回路、チップ領域、及びパワーの複雑さ
に関して同様の困難さに遭遇する。

【００１６】レンペル・ジフのアルゴリズムによってエ
ンコードされるデータのデコーディングに関する特許は
次のようなものである。即ち、米国特許第５,０５８,１
３７号は、レンペル・ジフ・デコーダに関するものであ
り、米国特許第５,２４５,３３８号は、バレル・シフタ
回路を使用するレンペル・ジフのエンコードされたデー
タのための高速可変長デコーダに関するものである。

【００１７】

【発明が解決しようとする課題】本発明の目的は、レン
ペル・ジフ型の圧縮アルゴリズムに従って圧縮された情
報に対する高速のデータ圧縮解除を提供することにあ
る。

【００１８】本発明のもう１つの目的は、コード長及び
アドレス情報を使用してデータをエンコードするレンペ
ル・ジフ・タイプのアルゴリズムを使うシステム、特
に、データをエンコードするために使用される所定数の
コード長値が存在するシステムにおいて高速のデータ圧
縮解除を提供することにある。

【００１９】本発明の更にもう１つの目的は、レンペル
・ジフ型のアルゴリズムによってエンコードされた情報
の高速圧縮解除のための方法及び装置を提供することに
あり、その方法では、すべての可能なコード長値が同時
に識別され且つその圧縮解除されたデータの並列的決定
において使用される。

【００２０】本発明の更にもう１つの目的は、データ圧
縮システムにおける可変長データ項目を処理するための
方法及び装置を提供することにあり、その場合、コード
項目は対応する可変長コード情報と共に可変長で伝送さ
れ、複数個のアドレスを持ったメモリにおいて受領さ
れ、そして記憶される。更に、その方法及び装置は、実
際の長さを識別するために各コード項目の長さに対応し
たコード・ビットをデコードすることに関連しそして後
続のコード項目の開始アドレスを平行決定するために第
１コード項目の可変長の可能性すべてをその第１コード
項目の開始アドレスに加えるためのものである。

【００２１】

【課題を解決するための手段】上記の目的は、次のよう
な本発明の処理装置によって達成される。即ち、圧縮さ
れた可変長のデータ項目をデータ圧縮システムにおいて
処理するための装置において、可変長コード項目を記憶
するためのコード記憶手段であって、該コード項目の各
々は対応する可変長データ項目を表し、所定数の可能な
可変長コード・ケースのうちの１つにおける対応する数
のコード・ビットを含むコード記憶手段と、記憶された
前記コード・ビットをデコードし、前記可能な可変長コ
ード・ケースのうちの１つにおける長さケースを識別す
る信号を出力するためのデコード手段と、第２のコード
項目に対する複数個の可能な開始アドレスを生成するた
めに、前記可変長コード・ケースの各々におけるコード
・ビットの数と第１のコード項目の開始アドレスとの和
を同時に発生するための発生手段と、前記デコード手段
によって出力された信号に基づいて前記第２のコード項
目に対する前記複数個の可能な開始アドレスのうちの１
つを選択するための手段と、を含む処理装置。

【００２２】

【発明の実施の形態】データ圧縮及び圧縮解除のために
レンペル・ジフ型のアルゴリズムを使用することができ
るいくつかのシステム設計がある。図４及び図５は、固
定及び相対アドレシング法を使用してデータ圧縮を達成
する種々のシステム構成を示す。図４に示されるよう
に、コンピュータ１００は、システム・メモリ１１０と
コミュニケートする中央処理装置（ＣＰＵ）１０５を含
む。そのＣＰＵは、バス１１２を介して入出力チャネル
又はアダプタ１１５及び１２０ともコミュニケートす
る。ＣＰＵは、それら入出力チャネルを介して他のコン
ピュータ・システム１２５、テープ・ドライブ１３０、
ディスク・ドライブ１３５、又は光ディスクのような他
の入出力装置１３８とコミュニケートする。又、コンピ
ュータ１００はバス１１２を介して圧縮・圧縮解除エン
ジン１４０も有する。その圧縮・圧縮解除エンジンは圧
縮エンジン１４１及び圧縮解除エンジン１４２を含む。
これらエンジンは、入出力チャネルを介して送信及び受
信されるデータの圧縮又は圧縮解除を行うためにＣＰＵ
において走るオペレーティング・システムのファイル・
ハンドラによって呼び出し可能である。それらエンジン
は、所望のデータの圧縮又は圧縮解除を遂行する間、シ
ステム・メモリ１１０又はオプショナル・メモリ１４５
を利用することができる。オプショナル・メモリ１４５
が使用される場合、圧縮された又は圧縮解除されたデー
タはオプショナル・バス１４７を介してＩ／Ｏチャネル
に及びＩ／Ｏチャネルから直接に送信可能である。

【００２３】図５は、ＣＰＵ１５５及びシステム・メモ
リ１６０を含むコンピュータ１５０を示す。そのＣＰＵ
は、バス１６２を介して入出力チャネル又はアダプタ１
６５及び１７０とコミュニケートする。ＣＰＵ１５５
は、それら入出力チャネルを介して他のコンピュータ・
システム１７５、テープ・ドライブ１８０、ディスク・
ドライブ１８５、又は他の入出力装置１８８とコミュニ
ケートすることが可能である。それら入出力チャネルに
は、それら入出力チャネルを通過する或るデータ又はす
べてのデータを圧縮及び圧縮解除するための圧縮・圧縮
解除エンジン１９０及び１９４が接続される。それら圧
縮・圧縮解除エンジンは圧縮エンジン１９１、１９５及
び圧縮解除エンジン１９２、１９６を含む。それらエン
ジンは、バッファとして働き且つデータが圧縮又は圧縮
解除された時にスペース管理タスクを処理するためのオ
プショナル・メモリ１９８及び１９９を有することも可
能である。

【００２４】相対的アドレシング技法を使用し得る他の
多くの代替システムがある。例えば、サーバのような１
つのコンピュータ・システムは、それに送られたすべて
のデータを圧縮するためのデータ圧縮エンジンを含み、
一方、残りのコンピュータ・システムは、それぞれ、そ
れらがサーバから受け取るすべてのデータを圧縮解除す
るための圧縮解除エンジンを含むことが可能である。

【００２５】Ａ．圧縮技法前述のように、図１乃至図３に関して検討したレンペル
・ジフの技法のハードウエア実施は相対的アドレシング
法を使用する。

【００２６】もう１つのレンペル・ジフ型の圧縮法は固
定アドレスを使用する。固定アドレシング法は、記憶さ
れた事前処理のデータがメモリにおける一定のロケーシ
ョンに残ることを可能にする。これは、全処理式ストリ
ング照合プロセスを遂行しながら、各ワード・オペレー
ションに対する少ないサーチ・オーバヘッドの要件でも
って非常に簡単な高速のハードウエア・エンコーダ及び
デコーダの実施を可能にする。データ・ワードを記憶す
るために固定アドレスを使用する１つの明らかな利点
は、データ・ワードが追加の回路を必要とするレジスタ
からレジスタへのシフトを必要としないことである。

【００２７】従来の技術のところで述べたレンペル・ジ
フ・ベースの方法（「ＬＺ１」タイプのアルゴリズムと
呼ばれる）を使用する時、整合（ｍａｔｃｈｉｎｇ）ス
トリングのスタート・アドレス及び長さが計算され、エ
ンコードされ、そしてトークンとして発生される。例え
ば、生のワード・トークンは、その生のワードが０に後
続するものとして発生される。圧縮されたワード・トー
クンは、整合ストリングの長さのバイナリ表示及びメモ
リ・アレーにおけるその整合ストリングの開始ロケーシ
ョンを識別する一連のビットが１に後続するものとして
送られる。複数個の１でもって始まり、制御命令を指定
する４ビットが後続する制御トークンも発生可能であ
る。最後に、圧縮されたデータの終わりを指定するため
に、終了トークンが送られる。その終了トークンは一列
になった１３個の１である。

【００２８】下記の表１は、圧縮されたデータ・ワード
・ストリングの長さを指定するために使用されるコード
を示す。このタイプのコーディングは修正対数コーディ
ングであり、短いストリングが短いコードを利用し、長
いストリングが長いコードを利用する。これは、短いス
トリングの周波数が長いストリングの周波数よりも実質
的に大きい時に有用なコーディング技法である。メモリ
・アレーが２Ｋサイズを有する場合の実施例では、変位
（ｄｉｓｐｌａｃｅｍｅｎｔ）は１１ビット値でもって
指定される。メモリ・アレーが少ないセクション及び小
さいサイズ、例えば、１Ｋ又は５１２バイト・サイズを
有する時、短い変位が使用可能である。その表では、５
つのグループの可能なコード長があり、各グループは
２、４、６、８、又は１２ビットより成ることに留意す
べきである。

【００２９】

【表１】圧縮されたワード長を指定するために使用され
るコード

【００３０】上記の圧縮アルゴリズムを働かせる方法の
概要を、フレーズ "ｔｈｅｂｏｙｔｈｅｄｏｇ" の
圧縮に関する簡単な例でもって示すことができる。既に
説明したように、上記ＬＺ１アルゴリズムは、データ・
ストリームにおける文字の反復シーケンスを見つけるこ
とによってデータを圧縮する。例えば、そのフレーズ "
ｔｈｅｂｏｙｔｈｅｄｏｇ" において、ワード "
ｔｈｅ" はそのセンテンスにおいて反復し、従って、圧
縮可能である。その圧縮は、次のようなステップを使用
することによって達成される。即ち、先ず、そのフレー
ズが、一般には「ヒストリＲＡＭ」と呼ばれるＲＡＭ
（１アドレス当たり１つの８ビットＡＳＣＩＩ文字）に
記憶される。ヒストリＲＡＭは任意のサイズのものでよ
いが、好適な実施例では、２Ｋ、１Ｋ、又は５１２バイ
トの容量を持つことが可能である。

【００３１】

【表２】アドレスデータ００ｔ０１ｈ０２ｅ０３０４ｂ０５ｏ０６ｙ０７０８ｔ← ０９ｈ←反復した文字ストリング１０ｅ← １１ ← １２ｄ１３ｏ１４ｇ

【００３２】第２に、反復した文字ストリングが上の表
２で示したように表される。

【００３３】第３に、「変位」（ここでは、変位＝０
０）と呼ばれる反復ストリングの第１インスタンスの開
始アドレスが記録される。

【００３４】第４に、反復したデータストリングの「長
さ」（ここでは、データ長＝０４）も記録される。

【００３５】第５に、非反復の文字（即ち、「生」のデ
ータ）がそのまま出力されるが、変位及びデータ長だけ
は反復した文字ストリング全体に対して出力される。本
実施例では、この圧縮されたセンテンスに対する出力
は、次の表３に示されるようになる。

【００３６】

【表３】バイトデータ１ｔ２ｈ３ｅ４５ｂ６ｏ７ｙ８９長さ＝０４、変位＝００１０ｄ１１ｏ１２ｇ

【００３７】前の例では、「ｄ」（変位）値及び「Ｌ」
（データ長）値を１つのバイトで出力することが可能で
あるという非常に実用的でないことを仮定している。ま
た、「マーカ」は、データ・バイトが「生」（未圧縮）
であるか、或いは圧縮されているかを圧縮解除アルゴリ
ズムに知らせる必要があるため、１つの問題が存在す
る。マーカがなければ、「Ｌ」値及び「ｄ」値は他の何
れかのＡＳＣＩＩコードのように見えるであろうし、圧
縮解除アルゴリズムは機能することができないであろ
う。

【００３８】これらの問題を回避するためには、ＬＺ１
で圧縮されたデータは、前述の概説した方法及び米国の
クォータインチ・カートリッジ・ドライブ・スタンダー
ド社により発行された「Adaptive Lossless Data Compr
ession (ADLC)」という主題の「QIC Development Stand
ard」WIC-154 Rev. A,（１９９４年３月１０日発行）に
おける工業規格に従ってコード化される。図６乃至図８
を参照して、そのコードの簡単な説明を以下で行う。

【００３９】図６は、前述のエンコーディング法におい
て生じ得るデータの６つのケースを示す。ケース１は、
「生」（未圧縮）データに対するものであり、ケース２
乃至ケース６は種々な長さの圧縮されたデータに対する
ものである。圧縮されたデータに対して、異なるサイズ
の圧縮ワード・トークンを使用することによって、その
圧縮されたデータの長さは減少し、従って、圧縮効果を
増大させる。この点に関して、「コード長」はコード・
トークンにおけるビットの数（例えば、生のトークンに
対して９ビット）であり、一方、「データ長」は圧縮さ
れたコード・トークンがそれの圧縮解除後に生じるバイ
トの数である（例えば、「ｔｈｅｂｏｙａｎｄｄ
ｏｇ」における「ｔｈｅ」に対する圧縮されたコード・
トークンの長さは４である）。

【００４０】ＬＺ１アルゴリズムのデータ配列では、第
１ビットは「コード化されたビット」である。例えば、
図６に示されるように、コード・トークンの第１ビット
は、そのコード・ワードが生のバイトを有する場合だけ
「０」である。このビットは、既存のその生のワード
（図６では、ｂとして示される）の８ビットに加えられ
て１つの９ビットの生のトークンを作る。この第１ビッ
トは、後続の８ビットが生のデータであることを表す。
圧縮されたワード・トークンが存在する場合、その「コ
ード化されたビット」は「１」であり、それは、後続の
データが圧縮されていることを意味する。

【００４１】図６におけるコード化されたデータの残り
は、異なる長さの圧縮されたワード・トークンである。
コード化ビットとして「１」が存在する場合、「０」が
現れる前のその次のビットは、如何に多くの長さビット
「Ｌ」が後続するかを表す（「０」だけは１つの「Ｌ」
ビットを表し、２つの「１」が先行する「０」は３つの
「Ｌ」ビットを表す等）。「Ｌ」の値は、長さに従って
０又は１である。「ｄ」の値は変位アドレスを含む。図
６に示されたデータには、１１個の「ｄ」ビットが示さ
れる。これら１１個の「ｄ」は２ＫバイトのヒストリＲ
ＡＭにおける変位アドレスである。１Ｋ又は５１２バイ
トのヒストリＲＡＭに対しては、それぞれ、１０個又は
９個の「ｄ」ビットが使用される。

【００４２】図６から、１つのトークンの最初の５ビッ
トを見ることによって、そのコード・ワードがケース１
乃至６のうちのどれであるかが決定可能である。これ
は、ヒストリＲＡＭのサイズ（２Ｋ、１Ｋ、又は５１２
バイト）を知ることと組み合わせて、コード長がデコー
ドされることを可能にする。下記の表４は、それが２
Ｋ、１Ｋ、及び５１２のヒストリＲＡＭサイズに対する
コード長をリストするので、好適なヒストリＲＡＭのサ
イズに基づいてコード長をデコードする方法を要約する
ものである。

【００４３】

【表４】コードワードの最初の５ビットのデコーディン
グに基づくコード長ケース最初のサイズサイズサイズ５ビット２Ｋ１Ｋ５１２１ 0**** ９ビット９ビット９ビット２ 10*** １４１３１２３ 110** １６１５１４４ 1110* １８１７１６５ 11110 ２０１９１８６ 11111 ２４２３２２

【００４４】図６には示されてない２つの更なるＬＺ１
コード・タイプがある。前述のように、これら２つのコ
ードは「終了マーカ」及び「制御コード」と呼ばれ、両
方とも特別ケース６のコードである。「終了マーカ」
は、圧縮されたデータの伝送の終了を表す（例えば、そ
れは圧縮解除装置に送られた最後のコード・ワードであ
る）。「制御コード」は、本発明に関係ない他の用途の
ために取っておいた特別予約のケース６コードより成
る。

【００４５】ガイドとして図６を使用すると、フレーズ
「ｔｈｅｂｏｙｔｈｅｄｏｇ」に対する上記ＬＺ
１アルゴリズムから期待される実際の圧縮されたデータ
が図７に示される。便宜上、各文字に対する実際のＡＳ
ＣＩＩコードは示されていないことに留意して欲しい。
代わりに、実際のＡＳＣＩＩ値を表すために、「ｂ」が
リストされる。

【００４６】図７の例では、圧縮されたデータにおける
ビットの合計数は１１５である。８で除すると、これは
１４.３７５バイトを生じるので、圧縮は、非圧縮形式
で「ｔｈｅｂｏｙｔｈｅｄｏｇ」を記憶するため
に必要な１５バイトに比べて非常にわずかである。しか
し、実際の動作条件の下では、圧縮比はずっと高く、２
乃至３倍程度になり得る。

【００４７】前に述べた従来の技術は、ＬＺ１アルゴリ
ズムを実施するための１つの設計を教示しているけれど
も、上記の説明に基づいてＬＺ１コーディング技法を実
施し得る種々のシステム・アーキテクチャが存在する。
後述のような本発明の圧縮解除の特徴を理解するため
に、及びその圧縮解除装置を実施するためには、そのエ
ンコーディング技法の基本原理及び伝送されたデータの
構造が十分なものとなろう。

【００４８】Ｂ．圧縮解除技法その圧縮解除法は、前述のように、圧縮法の特性に直接
関連する。１つの基本的な必要条件は、各コード・トー
クンの第１ビットを見ることである。このビットが
「０」である場合、そのコード・トークンは生のトーク
ンであり、後続する８ビットは実際の未コード化データ
である。これら８個の未コード化ビットはヒストリＲＡ
Ｍにスタックされ、圧縮解除されたデータとして直接に
出力される。それらビットは将来の圧縮されたコード・
ワードによって必要とされることがあるため、それらは
ヒストリＲＡＭに記憶される。（上記の「ｔｈｅｂｏ
ｙｔｈｅｄｏｇ」において、最初の「ｔｈｅ」は生
のデータとして記憶される。第２の「ｔｈｅ」は圧縮さ
れたデータとして記憶され、ヒストリＲＡＭにおけるア
ドレス０で始まる最初の「ｔｈｅ」を参照する）。

【００４９】コード・トークンの第１ビットが「１」で
ある場合、そのトークンは圧縮されたワード・トークン
であり、圧縮解除装置はヒストリＲＡＭのアドレス「ｄ
ｄｄｄｄｄｄｄｄｄｄ」において始まるデータを読み出
す。圧縮解除装置は、アドレス「ｄｄｄｄｄｄｄｄｄｄ
ｄ」からインクレメントするアドレスにおいてヒストリ
ＲＡＭからバイトを読み続ける。それは、圧縮されたワ
ード・トークンのデータ長値によって指定されたバイト
の数に対してこれを行う。圧縮解除装置は、それがヒス
トリＲＡＭから読み取ったデータを出力する。それは、
これが既に圧縮解除されたデータであるためである。
又、それは、このデータが将来の圧縮されたコード・ワ
ードにとって必要とされる場合にはこのデータをスタッ
クし続ける。例えば、センテンス「ｔｈｅｂｏｙｔ
ｈｅｄｏｇｔｈｅｂｏｙｔｈｅｄｏｇ」が圧
縮され、第１の「ｔｈｅ」が生で記憶され、第２の「ｔ
ｈｅ」が圧縮されたワード・トークン（Ｌ＝４，ｄ＝
０）として記憶される場合、「ｔｈｅｂｏｙｔｈｅ
ｄｏｇ」の第２の発生全体は１つの大きな圧縮された
ワード・トークン（Ｌ＝１５、ｄ＝０）として記憶され
るであろう。これはその圧縮技法の回帰的能力を示し、
生のままのバイトではなく圧縮解除されたデータすべて
をヒストリＲＡＭにスタックする必要性を表す。

【００５０】更なる基本的な必要条件は、何処でコード
・トークンが開始しそして何処でそれらが終了するかを
決定することである。これは、圧縮されたワード・トー
クンの６つの異なるケースに対してはそれが可変長（９
乃至２４ビット）であるために困難である。図８は「ｔ
ｈｅｂｏｙｔｈｅｄｏｇ」の例からの圧縮された
出力を示し、この時、１６ビット・ワードでデータを出
力する。図８に示されるように、コード・トークンは１
６ビット・ストリームにおける何処ででも開始しそして
終了することができる。図８において、コード・トーク
ンは実の１及び０ではなくｂ、Ｌ、及びｄを使用するの
で、何処でそれらコード・トークンが開始しそして終了
するかを視覚的に決定することが可能である。ｂ、Ｌ、
及びｄが、実際の場合のように、１及び０に転換される
場合、何処で１つのコード・トークンが終了しそして他
のコード・トークンが開始するかを決定するためにデー
タを視覚的に調べることは不可能であろう。

【００５１】図８の表示から、コード・トークンがバイ
ト境界で編成されてないことは明らかである。コード・
データは、次のコード・トークンを見つけるためには、
現在のコード・トークンの実際の長さをデコードするこ
とによって個々のコード・トークンに分離されなければ
ならない。

【００５２】圧縮解除装置は、コード・トークンの長さ
（コード長）をデコードすること及びこのコード長を現
在のコード・トークンの位置に加えることによって何処
でコード・トークンが開始しそして終了するかを追跡す
る。例えば、第１のコード・トークンは１６ビット・デ
ータ・ストリームにおける位置０で開始する。その第１
のコード・トークンは生のバイトであるので、コード長
＝９である。従って、次の（第２の）コード・ワードは
１６ビット・ストリームにおける位置９で開始する。

【００５３】第２のコード・トークンは位置９で始ま
り、コード長＝９を持った生のバイトでもある。従っ
て、次の（第３の）コード・トークンは１６ビット・ス
トリームにおける位置１８で開始する。１８番目の位置
はないので、デコーダは位置２を捜して次の１６ビット
・ワードまでスキップ・ダウンする。それは、これがコ
ード・トークンの開始から９番目のビットであるためで
ある。

【００５４】圧縮解除装置は、そのコード長を現在のコ
ード・トークン開始アドレスに加えることによって次の
コード・トークンが何処で開始するかをこのようにいつ
も見つけ続ける。数学的には、これは次の式で表され
る。即ち、［次のコード・ワード開始アドレス（次のアドレス）］
＝［現在のコード・ワード開始アドレス（現在のアドレ
ス）］＋［現在のコード・ワードのコード長（コード
長）］

【００５５】重要なことに、これは直列オペレーション
であり、現在のコード・ワードに対する上記式が完了す
るまで、何処に次のコード・トークンが記憶されるかに
関する決定を行うことはできない。

【００５６】図９は圧縮解除エンジン１５００の高レベ
ル・ブロック図であり、図２及び図３において見られる
圧縮エンジンによって生成されたデータがどのように圧
縮解除されるかを簡単な形で示すものである。制御回路
１５１０は、生のトークン（０が先行したデータ・ワー
ド）、圧縮されたワード・トークン（１に続くストリン
グの長さ及び開始アドレス）、制御トークン、及び終了
マーカ・トークン（例えば、一列になった１３個の１）
を含む圧縮されたデータ・ストリームを受ける。

【００５７】生のデータを受けた場合、閉鎖型データ・
ワードがレジスタ１５２０に記憶される。そこで、その
レジスタの内容がアドレス・マルチプレクサ（ＭＵＸ）
１５５０を通る書込みカウンタ１５４０におけるアドレ
ス（当初、０にセットされる）でヒストリＲＡＭ１５３
０（そのデータを圧縮するために使用されたヒストリＲ
ＡＭと同じ数のセクションを持つ）に書き込まれる。更
に、そのレジスタの内容は出力データ・ワードとしても
発生される。そこで、書込みカウンタ１５４０は１だけ
インクレメントされる。その書込みカウンタが既にＮで
ある場合、それは０にセットされる。このオペレーショ
ンの結果、各データ・ワードは、ヒストリＲＡＭにおけ
る次に続くセクションに書き込まれ、それによって、デ
ータ圧縮中に使用されるヒストリＲＡＭを反映させ、そ
してそのデータ・ワードが出力としても発生される。

【００５８】圧縮されたワード・トークンをが受け取っ
た場合、そのアドレスが読取りカウンタ１５６０にロー
ドされ、長さがトークン長カウンタ１５７０にロードさ
れる。ヒストリＲＡＭ１５３０におけるデータはマルチ
プレクサ１５５０を介して読取りカウンタによりアドレ
スされ、そしてレジスタ１５２０に書き込まれる。しか
る後、そのデータ・ワードは、書込みカウンタ１５４０
におけるアドレスでヒストリＲＡＭに書き込まれ、デー
タを圧縮するために使用されるヒストリＲＡＭを反映し
続ける。そのレジスタにおけるデータ・ワードは出力デ
ータ・ワードとしても発生される。そこで、書込みカウ
ンタは、前述のように、１だけインクレメントされる。
トークン長カウンタ１５７０が１よりも大きい場合、そ
れは１だけデクレメントされ、読取りカウンタは１だけ
インクレメントされる。そしてそのプロセスは次のデー
タ・ワードに対して反復する。このプロセスは、その圧
縮されたデータ・ストリングによって参照される全デー
タ・ストリングが順次ヒストリＲＡＭから読み取られ、
ヒストリＲＡＭに書き戻され、そして出力として発生さ
れてしまうまで繰り返す。

【００５９】オプショナル減算回路１５８０は、この圧
縮解除エンジンが図１乃至図３において説明したリレー
ショナル・アドレスを利用するレンペル・ジフの圧縮デ
ータを圧縮解除することを可能にするために含まれる。
この減算回路は、リレーショナル・アドレスから書込み
カウンタにおける値を減算することによってリレーショ
ナル・アドレスを固定アドレスに変換するために使用さ
れる。その減算回路は含まれるが、前述の固定アドレス
技法によって圧縮されたデータを圧縮解除する時にディ
スエーブルされ、リレーショナル・アドレスを使用して
レンペル・ジフ圧縮されたデータを圧縮解除する時にイ
ネーブルされる。

【００６０】前述のように、その圧縮解除技法は各コー
ド・ワードの直列的デコーディングに基づいて実行可能
である。上記ＬＺ１データ圧縮コードは半対数的可変長
コードであり、コード・ワードは９乃至２４ビットの長
さの分布であり、コード・データは固定バイト境界に基
づいて編成されてない場合、更なる処理のために個別の
各コード・ワードを確保するために、高速バレル・シフ
トが遂行されなければならない。１つの重要な要件は、
次のコード・ワードを見つけるために、現在のアドレス
が見つけられなければならず、そして次のアドレス値に
更新されなければならないことである。第２の重要な要
件は、ＬＺ１デコーダがコード・ワードを分離して一連
の「位置調整」コード・ワードを生じさせなければなら
ないことである。

【００６１】

【表５】コード・ワード左位置調整された番号コード・ワード１ ←---１--- ２ ←---２---------------- ３ ←---３------- ４ ←---４------- ・・・・・・

【００６２】この分離を行うために及びそれらコード・
ワードを左位置調整するためにバレル・シフタが使用さ
れる。

【００６３】このオペレーションを行うための方法が図
１０に示される。圧縮されたコードは、都合よくサイズ
決めされたセグメントの形で大きな収集レジスタ（ＡＲ
ＥＧ）２１００にもたらされる。大きい収集レジスタ
（ＡＲＥＧ）は、バレル・シフト・オペレーションを簡
単にするために好ましいものである。それは、シフトが
生じる前にコード・ワード全体が使用可能であるためで
ある。図１０は、２つのコード・バス（コード・バス０
及びコード・バス１）を介して受信される１６ビット・
コード・データを示す。そのコード・データはハンドシ
ェーク・プロトコルを介して一時に１６ビット着信し、
１６ビット・レジスタ（ＣＤＩＣＲＥＧ）２０００にロ
ードされる。そこで、このデータは、各々が１６ビット
より生る４つのセグメントＡ、Ｂ、Ｃ、及びＤに分割さ
れている６４ビット・レジスタ（ＡＲＥＧ）２１００に
ロードされる。その１６ビット・コードは４つのセグメ
ントＡ、Ｂ、Ｃ、又はＤのうちの選択された１つにロー
ドされる。レジスタ（ＡＲＥＧ）２１００は第１リセッ
ト入力Ｒ及び第２入力ＨＢを有する。それら入力の生成
については後述する。他のアーキテクチャ（例えば、８
ビット・セグメントを使用する）も可能であるが、ＡＲ
ＥＧは、個々の各コード・ワードが一時にそのＡＲＥＧ
内に完全に含まれるように十分に大きくなければならな
い。ＡＲＥＧは、圧縮されたデータをセグメント・シー
ケンスＡ、Ｂ、Ｃ、Ｄ、Ａ、Ｂ、Ｃ、Ｄ、Ａ・・・・で
ロードされる。レジスタ２０００からの１６ビット・コ
ードに対するＡＲＥＧにおける記憶ロケーションは、ロ
ードＡ、Ｂ、Ｃ、Ｄ線における信号の内容によって決定
される。なお、それらの線は、それぞれのレジスタ・セ
グメントに接続されるものである。

【００６４】先ず、図１１は、ＡＲＥＧにコード・デー
タをロードする方法を制御するステート・マシーン（ｓ
ｔａｔｅｍａｃｈｉｎｅ）であることに留意すべきで
ある。そのステート・マシーンは、ロジック「第１サイ
クル」１６００によって初期設定される。それは、４グ
ループのラッチ、ＬＤＡ−ＬＤＤ，１６０１−１６０
４；ＡＶＬＡ−ＡＶＬＤ，１６１１−１６１４；ＡＶＬ
１Ａ−ＡＶＬ１Ｄ，１６２１−１６２４；及びＡＶＬ２
Ａ−ＡＶＬ２Ｄ，１６３１−１６３４のマトリクスより
成る。そのステート・マシーンの主要な出力は、信号ロ
ードＡ、ロードＢ、ロードＣ、及びロードＤより成る。
第１サイクルのロードＡがアクティブとなり、次に、そ
の次のサイクルのロードＢがアクティブとなり、・・・
そして最後に、ロードＤがアクティブとなる。残りの出
力は、単に、ロードＡ、Ｂ、Ｃ、及びＤ信号の単なる遅
延である。これらの遅延した値は、アキュムレーション
・レジスタのセグメントが現在のサイクル（ＡＶＡＩ
Ｌ）で、１つ後のサイクル（ＡＶＡＩＬ１）で、又は２
つ後のサイクル（ＡＶＡＩＬ２）でデータをロードされ
たかを知らせる。例えば、ロードＡがサイクル１におい
てアクティブである場合、ＡＶＡＩＬ−Ａはサイクル２
においてアクティブとなり、ＡＶＡＩＬ１−Ａはサイク
ル３においてアクティブになり、そしてＡＶＡＩＬ２−
Ａはサイクル４においてアクティブになるであろう。

【００６５】以下の説明では、「現アドレス」及び「次
アドレス」はＡＲＥＧにおけるビット・ロケーションで
ある。例えば、図１０に示された６４ビットＡＲＥＧ
は、ビット・ロケーション０−６３を有する。ビット−
０は最上位ビット（ＭＳＢ）として定義され、ビット−
６３は最下位ビット（ＬＳＢ）として定義される。「現
アドレス」はコード・ワードの開始を定義し、「コード
長」は「現アドレス」から「次アドレス」までのワード
全体の長さを指定する。例えば、「現アドレス−０」は
現在のコード・ワードがＡＲＥＧビット−０で開始し、
「次アドレス−１」に続くことを意味する。

【００６６】ＡＲＥＧにおけるコードは、ニブルＭＵＸ
２２１０及びシフタ２２２０より成るバレル・シフタ２
２００及び次アドレス回路２３００の両方に読み出され
る。バレル・シフタ２２００では、４ビットがニブルで
あるので、７個の連続した４ビット・グループがＡＲＥ
Ｇから選択される。この技法は、ＡＲＥＧ２１００から
シフトされるコード・ワードを「左位置調整」するため
に使用される。そこで、シフト・ロジック２２００は、
コード・ワード０乃至３の値を左にシフトし（即ち、２
８個のＮＢＬＯＵＴビットが０−３の値だけシフトさ
れ）、ＳＨＩＦＴ２４値を形成する。

【００６７】次アドレス回路２３００はセレクタ回路２
３１０を含み、それは、ＡＲＥＧ２１００に記憶された
コードから１つの列における最初の５ビットを選択す
る。前述のように、最初の５ビットはその情報の性質に
関する情報（第１ビット部分における「０」はコード化
されてないことを意味し、「１」はコード化されている
ことを意味する）及びそのコードの長さを含む。好適な
実施例に対しては、６つの可能なコード長ケースがあ
り、それら６つにうちの特定な１つはデコード・ロジッ
ク回路２３２０によって決定される。その識別されたケ
ースは、ＲＡＭのサイズに関する情報（５１２、１Ｋ、
又は２Ｋ）と共に「ＣＡＳＥＲＥＧ」レジスタ２５００
に記憶され、回路２３３０においてコード長をデコード
するために使用される。その識別されたコード長は、加
算器２３４０に送られる。その加算器は、「現アドレ
ス」も受け取り、そして「次アドレス」値を、その値が
正しいかどうかの決定に使用するために出力する。加算
器２３４０は、キャリー・イン又はキャリー・アウトを
含む必要のない６ビットのキャリー・アシューム２進加
算器である。

【００６８】ＡＲＥＧを制御するために、２つの制御ル
ープが使用される。「ＳＴＯＰＣＤＩＤ」と呼ばれる第
１ループはＡＲＥＧへのデータのローディングを制御す
る。ＳＴＯＰＣＤＩＣは「現アドレス」をモニタする。
そのＳＴＯＰＣＤＩＣループは、ちょうどロードされた
ＡＲＥＧセグメントが「現アドレス」に先行する２つの
レジスタ・セグメントである時に制御出力を発生するで
あろう（それは、ちょうどロードされたＡＲＥＧセグメ
ントが「現アドレス」に先行する３つのレジスタ・セグ
メントである時に生じるようにもセット可能であるけれ
ども）。２つのセグメント・リードの決定は、レジスタ
２５００からの「現アドレス」値と比較器２８００への
ＡＶＡＩＬ２Ａ、Ｂ、Ｃ、及びＤとの比較によって行
われる。比較一致の場合の比較器２８００の出力の結
果、ＡＲＥＧ２１００への入力である信号ＨＢが生じ
る。ＳＴＯＰＣＤＩＣループの目的は、ＡＲＥＧがオー
バロードにされないようにしながら、ＡＲＥＧに新しい
データをロードし続けることである。ＳＴＯＰＣＤＩＣ
ループは、ロードされた時のＡＲＥＧに、バレル・シフ
ト・オペレーションによってアンロードされるべきデー
タを待たせる。

【００６９】第２制御ループは略号「ＷＨＯＬＥＷ」に
よって表され、「コード・ワード全体」が識別されたこ
とを表すロジックを示す。そのＷＨＯＬＥＷの表示は、
現在のコード・トークン全体がＡＲＥＧに存在する時に
いつも生じる。ＷＨＯＬＥＷは、「次アドレス」と使用
可能なＡＲＥＧセグメントとの比較によって決定され
る。この比較は、使用可能なコード（Ａ，Ｂ、Ｃ、Ｄ）
の３つのケースに対する４ビットの情報及び加算器２３
４０からの出力「次アドレス」を受ける比較器２３５０
において行われる。「次アドレス」が使用可能なＡＲＥ
Ｇセグメント内にある場合、ＷＨＯＬＥＷ＝「１」であ
る。ＷＨＯＬＥＷが真である時にいつも比較器２３５０
によってレジスタ２６００に出力が与えられ、加算器２
３４０から「次アドレス」を「現アドレス」として記憶
させる。そこで、その新しい「現アドレス」はバレル・
シフタ２２００及びセレクタ２３１０への入力として使
用される。

【００７０】コード・ワード全体がＡＲＥＧにおいて得
られる時、ＷＨＯＬＥＷ検出回路はトリガされ、出力コ
ード・ワードは「左位置調整」されるようにシフトさ
れ、しかる後、２４ビット幅のシフト２４レジスタ２４
００に記憶される。又、ケース・レジスタ２７００に
は、６つのケース１ビットが記憶され、ラッチ２６００
には、ＷＨＯＬＥＷ１を表す信号が記憶される。そのＷ
ＨＯＬＥＷ１信号は、シフト２４レジスタに対する「デ
ータ有効」信号として働く。それら６個のケース１ビッ
トは、ＬＺ１コード・ワードの６つのタイプのうちのど
れがシフト２４レジスタ２４００において得られるかを
知らせる。

【００７１】ＷＨＯＬＥＷはＡＲＥＧにおいて得られる
どれかのセグメント（Ａ、Ｂ、Ｃ、Ｄ）を、「次アドレ
ス」が属するどのようなＡＲＥＧセグメントともロジッ
ク２３５０において比較することによって検出される。
使用可能なデータを有するＡＲＥＧに「次アドレス」が
ある時、ＷＨＯＬＥ＝１である。「次アドレス」はＡＶ
ＡＩＬ、ＡＶＡＩＬ１、及びＡＶＡＩＬ２に比較され
る。これらは、今ロードされたＡＲＥＧセグメント、１
サイクル前にロードされたＡＲＥＧセグメント、及び２
サイクル前にロードされたＡＲＥＧセグメントを表す。
「次アドレス」がＡＶＡＩＬ、ＡＶＡＩＬ１、又はＡＶ
ＡＩＬ２レジスタのうちの１つにある場合、ＷＨＯＬＥ
Ｗ＝１である。

【００７２】ＡＲＥＧは、それが「現アドレス」よりも
２セグメント先行するまでロードされる。「現アドレ
ス」が属するＡＲＥＧセグメントがＡＶＡＩＬ２セグメ
ントに等しい時、ＳＴＯＰＣＤＩＣが生じる。図１０に
示されるように、ＳＴＯＰＣＤＩＣは非コードＥＮ（イ
ネーブル）とＯＲしてＨＢを形成する。そのＨＢはＡＲ
ＥＧローディング及びコード・データ・インターフェー
スを保持する。

【００７３】図１２に示されるように、それら２つのル
ープの出力は結合される。そこでは、ＷＨＯＬＥＷ１
（反転済み）及びＳＴＯＰＣＤＩＣがブレーク保持ゲー
トに与えられる。そのゲート出力は反転され、Ｈ（保
持）信号も受ける第２ゲートを介して供給され、結果と
して信号ＨＳを発生させる。ＨＳはレジスタ２５００、
２６００、及び２７００を含むいくつかのレジスタへの
入力として働く。

【００７４】第１ケースに対して、シフト２４−１、ケ
ース−１、及びＷＨＯＬＥＷ−１値は、信号が圧縮解除
されている間入力ＨＳによって保持される（接尾辞「−
１」はパイプライン・ステージを表すことに留意して欲
しい）。この保持は、大きいコード・ワードが圧縮解除
されている間、新しいシフトされたコード・ワードを必
要としないために必要である。信号ＨＳは、ＳＴＯＰＣ
ＤＩＣ＝１であるがＷＨＯＬＥＷ−１＝０の時、ＨＳ＝
０以外は信号Ｈと同じである。この特別ケースは、「デ
ッド・サイクル」、例えば、大きいコード・ワード（例
えば、２４ビット）がＡＲＥＧからシフト２４−１レジ
スタに引き出された後のＷＨＯＬＥＷ＝１を回避する必
要がある。特に、一旦ＳＴＯＰＣＤＩＣ＝１になると、
ＷＨＯＬＥＷが使用可能であるので保持がこの特別ケー
スに対してブレークされることを保証するに十分なデー
タがＡＲＥＧになければならない。

【００７５】動作において、バレル・シフタ２２００
は、「現アドレス」で開始するＡＲＥＧレジスタ・ビッ
トを取り、コード・ワード全体をシフト２４レジスタ２
４００にロードする。表６は、バレル・シフタが「現ア
ドレス」に基づいてどのビットをシフト２４レジスタに
ロードするかを識別する。このコードは、シフト２４レ
ジスタ２４００に記憶される時、図１１の装置において
左位置調整される。前述のように、ＷＨＯＬＥＷはシフ
ト２４データに対する「データ有効」信号として働く。

【００７６】

【表６】「現アドレス」に基づいて６４ＡＲＥＧビット
のうちの２４ビットのシフト

【００７７】図１３は、６４ビットＡＲＥＧアーキテク
チャを使用する時、ＷＨＯＬＥＷ＝１であるかどうかを
決定するために必要な５つのステップを示す。第１ステ
ップＳ−８１において、コード・ワードの最初の５ビッ
トが選択される。そこで、それら５ビットにおけるエン
コードされた情報に基づいて、ステップＳ−８２におい
て、ケース１乃至６のうちのどれが表されるかに関する
決定が行われる。上記の例では、２７１バイトまでの圧
縮解除された長さを表す６つの可能なコード長があるこ
とに留意すべきである。次に、識別されたケースに基づ
いて、ステップＳ−８３において、コード長が決定され
る。このコード長は、ステップＳ−８４において、現ア
ドレスに加えられて「次アドレス」を決定する。最後
に、ステップＳ−８５において、その「次アドレス」と
使用可能なＡＲＥＧセグメントの比較が行われ、ＷＨＯ
ＬＥＷがそれらの値の一致を意味する１に等しいかどう
かを決定する。

【００７８】上記の方法で２つの制御ループを使用する
ことに利点がある。第１に、ＡＲＥＧのローディングの
制御はＡＲＥＧアンロード制御に無関係である。これ
は、ＡＲＥＧアンローディング機構が新しいシフトされ
たコード・ワードの準備のないパイプライン論理ステー
ジにより「保持」される間でも、ＡＲＥＧローディング
が継続することを可能にする。これは、ＡＲＥＧを記憶
装置として作用させ、必要な時にバレル・シフタによっ
てアンロードされる準備のできた新しいコード・ワード
がいつも存在することを保証する。

【００７９】第２に、ＳＴＯＰＣＤＩＣ制御ループによ
って「現アドレス」に基づいてＡＲＥＧのローディング
を制御することに関して、「現アドレス」が直ちに使用
可能であるのでタイミングが改善される。「次アドレ
ス」と共に存在する時の加算を待つ必要はない。又、
「現アドレス」は「次アドレス」のようにコード・ワー
ドの長さによって影響されない。現アドレスはコード・
ワードの６つのケースすべてに対して同じに作用する。
最後に、「現アドレス」は、依然として必要なデータ
（バレル・シフタによって未だ除去されていない）をＡ
ＲＥＧにおいて含む最下位アドレスである。

【００８０】第３に、ＷＨＯＬＥＷ制御ループを使用し
て「次アドレス」に基づきＡＲＥＧのアンローディング
を制御することは、シフト２４レジスタ２４００の中に
バレル・シフトされる前にそのコード・ワード全体がＡ
ＲＥＧにおいて得られなければならないので、高い精度
を与える。この状態は、「次アドレス」から離れてバレ
ル・シフタ制御ループを使用することによって保証され
る。

【００８１】最後に、それら２つのループの組合せは、
ディジタル・ハードウエアの圧縮解除機能の簡単で効果
的な高速度の実施を与える。

【００８２】図１０に示されたバレル・シフト制御回路
の実施例はＷＨＯＬＥＷの決定を与える。しかし、ＷＨ
ＯＬＥＷの上記の直列的な決定は、それがデコーダの最
短時間のパスを形成するので、タイミングの障害を形成
することがある。特に、コードのケースは、コード長が
識別される前に先ず決定されなければならず、しかる
後、「アドレス」が加算器によって計算されなければな
らない。加算器のプロセスは比較的大量の処理時間を必
要とし、その結果、遅延を生じさせる。加算器のプロセ
スが完了した後しかＷＨＯＬＥＷを決定することができ
ない。コード・ビット・ストリームは本システムでは連
続的であり、第２コード・トークンは上記の処理が第１
コード・トークン・アドレスに基づいて行われるまで識
別され得ないので、障害が形成される。

【００８３】図１４の実施例及び図１５に示された方法
は、並列性を使用してこの論理パスの速度を上げるであ
ろう。

【００８４】図１４は図１０におけるデコーディング回
路２３００の好適な実施例であり、並列方法を詳細に示
す。図１５において、ステップＳ−９１及びＳ−９２
は、図１３における対応するステップＳ−８１及びＳ−
８２と同じ方法で行われる。特に、６４ビットＡＲＥＧ
３１００におけるセグメントＡ、Ｂ、Ｃ、及びＤからの
コード・データはレジスタ３５００からの「現アドレ
ス」と共に５ビット・セレクタ３３１０に供給される
（接続は図示されていない）。選択されたビットは、デ
コーダ３３２０においてデコードされ、その結果は、６
つのケースのうちの識別された１つとしてレジスタ３７
００に記憶される。

【００８５】しかし、ステップＳ−９３において、記憶
装置（３３３１−３３３６）から取り出され且つ適用可
能なヒストリＲＡＭサイズに依存する可能な各ＬＺ１コ
ード長（前述のように、好適な実施例では、２７１とい
う最大の可能なバイト長に基づいて６つの可能な長さが
ある）は加算器３３４１−３３４６によってレジスタ３
５００からの「現アドレス」に並列に加算される。これ
は、６つの可能な「次アドレス」値を作り、ステップＳ
−９４において、比較器３３５１−３３５６を使用して
６つの可能なＷＨＯＬＥＷを決定することを可能にする
であろう。図１５のフローチャートから明らかなよう
に、これらの加算が行われている間、他のロジックは現
在のコード・ワードの最初の５ビットを選択し（ステッ
プＳ−９１）、６つの次アドレス／ＷＨＯＬＥＷ値のう
ちのどれが必要な真の値であるかを決定する（ステップ
Ｓ−９２）。ステップＳ−９５において、正しいＷＨＯ
ＬＥＷ及び「次アドレス」値を選択するために、２つの
「６−ｔｏ−１」マルチプレクサ３９００及び３９５０
が使用される。

【００８６】この並列アーキテクチャは、好適なアルゴ
リズムには６つの可能なコード長しかないという事実を
利用している。６つの長さ値しかないため、「正しい」
並列の解を選択するために使用されるマルチプレクサは
非常に速く、その並列性をサポートするためのオーバヘ
ッドは大きくない。並列性は、５のシーケンスから３の
シーケンスに論理判断の量を減少させることによってデ
コーダのバレル・シフト制御機構の速度を上げる。

【００８７】明らかに、この並列性は、６以外の他の長
さ値を使用するＬＺ１アルゴリズムに基づいた圧縮シス
テムに対して実施可能である。

【００８８】そのシステムの実用的な実施例では、６つ
の長さ値を持った好適な構造を具体化する０.８ミクロ
ンＣＭＯＳゲート・アレーのシリコン・ハードウエアの
タイミング分析は、その並列アーキテクチャを使用する
と次式で示すように６０％の速度改善を示す。［４０Ｍバイト（並列性による速度）−２５Ｍバイト
（並列性なしの速度）］／２５Ｍバイト＝６０％

【００８９】図１６はデコード・ロジックとそのロジッ
クへのいくつかの入力を示すものであり、そのロジック
は図１７におけるヒストリＲＡＭへの入力として働く。
特に、図１６は、長さ、変位、及び生のコードをデコー
ドするためのロジック及びいくつかのタイミング信号を
発生するためのロジックを示す。その図において明らか
なように、左位置調整されたシフト２４−１コード・ト
ークンが６つのケース１ビット共に論理回路４０００に
与えられる。そこで、そのデコード・ロジックは「コー
ド化」値、「長さ」値、「変位」値、及び「生」の値を
適当なレジスタ４２００、４４００、４５００、及び４
３００にゲートする。「コード化」レジスタ４２００に
おける値は、コード・トークンが「生」である場合に
「０」であり、それが圧縮されたワード・トークンであ
る場合に「１」である。そのデコード・ロジックは、対
応するサイズ５１２値、サイズ１Ｋ値、サイズ２Ｋ値に
おけるヒストリＲＡＭによって生じた種々のコード長に
調節する。図１０における主要な出力信号はパイプライ
ンの「−１」レベルにあったけれども、図示のレジスタ
出力は、それらレジスタが第２パイプライン・ステージ
にあることを表す「−２」のサフィックスを持つことに
留意して欲しい。

【００９０】図１６において、保持（Ｈ）信号は圧縮さ
れたワード・トークンに対して発生される。そのＨ信号
は、現在のコード・ワードが圧縮解除されるまで図１０
及び図１４におけるロジックを保持させる。所与の例に
基づいて、これは大きいコード・ワードに対して２７１
サイクルまで取ることができる。動作では、長さ−２レ
ジスタ４４００は００００００００（２進数）又は００
００００００１（２進数）でない時にいつもＨはアクテ
ィブである。圧縮されたワード・トークンが−２ラッチ
・ステージになる時にいつも長さ−２がその圧縮された
長さ値をロードされる。長さ＿２が００００００００１
（２進数）に等しくなるまで、Ｈはアクティブにセット
され、長さ−２は各クロック・サイクルでもってデクレ
メントし始める。それらが等しくなった時点で、Ｈはイ
ンアクティブになり、新しいコード値がその−２パイプ
ラインステージにロード可能である。

【００９１】長さ−２値が上記の例においてデクレメン
トしている同じ時間に、変位−２値はインクレメントし
ている。これは、図１７における２ポート・ヒストリＲ
ＡＭに対するアドレスを与える。

【００９２】図１７は、コード化されたデータを圧縮解
除するよう動作する２ポート・ヒストリＲＡＭを示す。
図１６からのＷＨＯＬＥＷ＿２がアクティブである時、
生のトークン全部又は長さ／変位情報が「−２パイプラ
イン・ステージ」からそのＲＡＭに与えられる。図１６
におけるデコード・ロジック４０００からのＣＯＤＥＤ
＿２出力が「０」である場合、データは生のトークンと
して識別される。その場合、マルチプレクサ５４００は
ＲＡＷ＿３レジスタ５２００を選択し、その圧縮解除さ
れたデータ出力は、単に、生のトークンに含まれた生の
データである。そこで、この圧縮解除されたデータは、
「書込みデータ」ポートを介して２ポートＲＡＭ５００
０に書き戻され、コミュニケーション「ヒストリ」の一
部分になる。

【００９３】デコード・ロジック４０００からの出力に
よって発生されたＣＯＤＥＤ＿２信号が「１」である場
合、そのデータは圧縮されることが分かる。この場合、
ヒストリＲＡＭ５０００の出力は圧縮解除されたデータ
としてマルチプレクサ５４００によって選択される。ち
ょうど生のトークンのケースにおけるように、この圧縮
解除されたデータも「書込みデータ」ポートを介してヒ
ストリＲＡＭ５０００に書き戻され、「ヒストリ」の一
部分になる。

【００９４】ヒストリＲＡＭ５０００の読出しは変位＿
２アドレスに基づく。そのＲＡＭはＬ１ラッチ出力だけ
を有し、ＲＡＭ出力が外部Ｌ１（５３１０）を介してフ
ラッシュされることを必要とする。そこで、そのＲＡＭ
出力は正規のＢ−クロックＬ２（５３２０）をフィード
する。Ｃ−２クロックが正規の使用時に「１」に結合さ
れてＬ１を「フラッシュ」させることは明らかであろ
う。Ｌ２ラッチ５３２０はパイプライン・ステージ「＿
３」におけるＲＡＭ値、従って、名前「ＲＡＭＯＵＴ＿
３」を終了する。

【００９５】ＲＡＭＯＵＴ＿３は、信号ＣＯＤＥＤ＿３
（図１６におけるＣＯＤＥＤ＿２から得られた）に基づ
いて、マルチプレクサ５４００においてレジスタ５２０
０からのＲＡＷ＿３とマルチプレックスされる。このマ
ルチプレクサの出力は圧縮解除されたデータであり、将
来の圧縮されたコードのための「ヒストリ」として働か
せるためにＲＡＭに書き戻される。

【００９６】ＲＡＭＯＵＴ＿３レジスタにとって必要な
保持信号は信号ＨＡのＬ１出力であることに留意すべき
である。これは、Ｌ１レジスタがフラッシュされること
によって生じる競合状態を回避するために必要である。
もう１つの新しい点は、ＨＡ（Ｌ１）ラッチがＣ１−ク
ロックによってクロックされることである。Ｃ１−クロ
ックは、この設計では１つおきのレジスタに供給される
Ｃ０−クロックと同じであるが、テスト目的には有用で
ある。

【００９７】最後に、「書込みアドレス」は、ＷＨＯＬ
Ｅ＿３が真である時にいつも単純にインクレメントする
「−３」パイプライン・ステージ信号であることに留意
すべきである。そのアドレスが最大（ＲＡＭサイズに依
って５１２、１Ｋ、２Ｋ）になる時、それはゼロにラッ
プ・アラウンドし、再びインクレメントし始める（例え
ば、５１２のＲＡＭに対しては、５０９、５１０、５１
１、０００、００１、・・・）。その結果、ヒストリＲ
ＡＭは「＿２」の時に読み出すが、そのＲＡＭへの書込
みは「＿３」の時に行われる。

【００９８】最後に、圧縮解除されたデータは、１サイ
クル当たり８ビットの圧縮データを取りそして１サイク
ルおきにそれを１６ビット・バス上に出力するインター
フェースに出力する。その圧縮解除されたデータが終了
コード・トークンによって表されるような最後のもので
ある場合、その活動は終了する。

【００９９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１００】（１）圧縮された可変長のデータ項目をデ
ータ圧縮システムにおいて処理するための装置にして、
可変長コード項目を記憶するためのコード記憶手段であ
って、該コード項目の各々は対応する可変長データ項目
を表し、所定数の可能な可変長コード・ケースのうちの
１つにおける対応する数のコード・ビットを含むコード
記憶手段と、記憶された前記コード・ビットをデコード
し、前記可能な可変長コード・ケースのうちの１つにお
ける長さケースを識別する信号を出力するためのデコー
ド手段と、第２のコード項目に対する複数個の可能な開
始アドレスを生成するために、前記可変長コード・ケー
スの各々におけるコード・ビットの数と第１のコード項
目の開始アドレスとの和を同時に発生するための発生手
段と、前記デコード手段によって出力された信号に基づ
いて前記第２のコード項目に対する前記複数個の可能な
開始アドレスのうちの１つを選択するための手段と、を
含む処理装置。（２）複数個のアドレスを有し、可変長のデータ項目を
記憶するための所定サイズのデータ項目記憶手段を含
み、前記データ項目の各々は実際の長さ値を有するこ
と、前記実際の長さ値は所定数の可能な長さケースのう
ちの１つにあり、前記所定数の可能な可変長コード・ケ
ースのうちの１つにあるコード・ビットによって表され
ること、及び前記発生手段によって各コード・ケースに
与えられたコード・ビットの数は前記データ項目記憶手
段のサイズに関連すること、を特徴とする上記（１）に
記載の処理装置。（３）前記可能な可変長コード・ケースの各々を記憶
し、複数個の前記可能な可変長コード・ケースを並列に
出力するためのコード長記憶手段と、前記出力された可
能な可変長コード・ケースの各々及び第１コード項目に
対する前記開始アドレスを受け、前記第２コード項目に
対する前記複数個の可能な開始アドレスを並列に供給す
るための加算手段と、を含むことを特徴とする上記
（１）に記載の処理装置。（４）オリジナル・データを表す複数個の直列的に配列
された圧縮されたコード・トークンを処理するための処
理装置にして、各コード・トークンは複数個の可能な可
変長のうちの１つを有し、圧縮情報及びコード長情報を
含むものにおいて、（ａ）コード・トークンを記憶する
ための手段であって、第１コード・トークン及び第２コ
ード・トークンの各々を記憶するに十分なサイズのもの
であり、前記記憶されたトークンは前記可能な可変長の
うちの１つを有するトークン記憶手段と、（ｂ）コード
・トークン長に関係なく前記第１コード・トークン及び
第２コード・トークンに対して位置合わせされた記憶ロ
ケーションを与えるために前記記憶されたコード・トー
クンを位置合わせするための位置合わせ手段と、（ｃ）
第１の記憶されたコード・トークンに対する前記コード
長情報をデコードし、前記複数個の可能な可変長のうち
の１つを識別するためのデコード手段と、（ｄ）前記ト
ークン記憶手段における前記第１コード・トークンのロ
ケーションを決定するために使用される現アドレスを与
えるための手段と、（ｅ）前記複数個の可能な可変長の
値をすべて同時に与えるための長さ供給手段と、（ｆ）
前記複数個の可能な可変長の値及び前記現アドレスに応
答して、前記第２コード・トークンに対する複数個の可
能な次アドレスを生成するための手段と、（ｇ）前記デ
コード手段に応答して、前記第２コード・トークンに対
する次アドレスを前記トークン記憶手段において選択す
るための手段と、を含む処理装置。（５）前記長さ供給手段は、所定の複数個の可変的な固
定長値を発生するための固定長手段と、複数個の可能な
次アドレスを生成するために現アドレス値及び対応する
可変アドレス・サイズを受けるための複数個の加算手段
とを含むことを特徴とする上記（４）に記載の処理装
置。（６）前記位置合わせ手段は、前記コード・トークンの
各々を別々に受けるように動作するバレル・シフタ・メ
モリを含むことを特徴とする上記（４）に記載の処理装
置。（７）前記バレル・シフタ・メモリは、受け取ったトー
クンに対する左位置調整を行うことを特徴とする上記
（６）に記載の処理装置。（８）各可変長コード・トークンの少なくとも一部分を
受け取り、前記記憶手段において前記一部分を完全なト
ークンとしてアセンブルするための手段を含むことを特
徴とする上記（４）に記載の処理装置。（９）前記可能な次アドレスの各々と使用可能なセグメ
ント・データとを比較することによって現在のコード・
トークン全体が前記記憶手段に記憶されているかどうか
を決定するための決定手段を含むことを特徴とする上記
（４）に記載の処理装置。（１０）前記決定手段に応答して前記左位置調整された
トークンを記憶するための出力手段を含むことを特徴と
する上記（９）に記載の処理装置。（１１）前記現アドレス及び使用可能なセグメント・デ
ータに応答して現在のコード・トークンが圧縮解除され
るまで新しいコード・トークンの導入を遅らせるための
手段を含むことを特徴とする上記（１０）に記載の処理
装置。（１２）（ａ）可変長のデータ・エレメントを受け取
り、生のデータ及び長さコードを含む生のデータ・トー
クンと前に受け取ったデータ・エレメントに一致するデ
ータ・エレメントに対する圧縮されたワード・トークン
とを含む可変長コードを生成するためのデータ圧縮装置
にして、前記圧縮されたワード・トークンは圧縮コード
と、アドレスと、所定数の可変長の可能性のうちの１つ
を表す可変長コードとを含むデータ圧縮装置と、（ｂ）データ圧縮解除装置にして、(ｉ) 複数個のアド
レスを有し、可変長トークンを記憶するための記憶手段
と、(ii) 第１の可変長コードの長さコードをデコード
し、長さの可能性の１つを識別する信号を出力するため
の手段と、(iii) 複数個の可能な次アドレスを生成する
ために、前記第１の可変長コードにおけるすべての可変
長の可能性を開始アドレスに加えるための加算手段と、
(iv) 前記デコード手段の出力に基づいて前記可能な次
アドレスの１つを後続の可変長コードに対する開始アド
レスとして選択するための選択手段と、を含むデータ圧
縮解除装置と、を含むデータ圧縮及び圧縮解除システ
ム。（１３）前記加算手段は、所定の複数個の可変の固定長
値を記憶するための手段と、各々が共通の開始アドレス
及びそれぞれの可変アドレス・サイズを受け取って前記
複数個の可能な次アドレスを生成させるための複数個の
加算装置と、を含むことを特徴とする上記（１２）に記
載のデータ圧縮及び圧縮解除システム。（１４）前記データ圧縮解除装置は、前記可能な次アド
レスの各々と使用可能なセグメント・データとを比較す
ることによって現在のコード・トークン全体が前記記憶
手段に記憶されるかどうかを決定するための手段を含む
ことを特徴とする上記（１２）に記載のデータ圧縮及び
圧縮解除システム。（１５）前記データ圧縮解除装置は、圧縮解除された生
のデータを記憶するためのヒストリ・バッファ手段と、
すべての他のコード・ワードに関して共通に位置調整さ
れたコード・ワード全体を記憶し、前記選択手段に応答
して前記コード・ワードを出力するための出力手段と、
前記出力されたコード・ワードをデコードし、前記ヒス
トリ・バッファ手段における可変長のデータ・エレメン
トの記憶を制御するためのデコード手段と、を含むこと
を特徴とする上記（１２）に記載のデータ圧縮及び圧縮
解除システム。（１６）圧縮されたデータを圧縮解除するための方法に
して、前記圧縮されたデータは、圧縮されたデータとし
て状態を表す状態コードと、所定の複数個の長さ値ケー
スにおける長さを表す長さコードと、ヒストリ・メモリ
におけるアドレスとを含むコード・トークンによって表
される方法において、（ａ）前記長さコードをデコードし、前記複数個の長さ
値ケースの１つを識別するステップと、（ｂ）複数個の可能な次コード・トークン・アドレスと
使用可能なコード・トークン記憶領域との間の同一性
を、(ｉ) 複数個の可能な次コード・トークン・アドレ
スを生成するためにすべての可能なコード長を現コード
・トークン・アドレスに加えること、及び(ii) 使用可
能な記憶セグメントに基づき、前記複数個の可能な次コ
ード・トークン・アドレスに対して値の同一性を決定す
ること、によって決定するステップと、（ｃ）前記識別された長さ値ケース及び前記決定された
値の同一性に基づいて次コード・トークン・アドレスを
選択するステップと、を含む方法。（１７）前記ヒストリ・メモリのサイズに基づいて前記
長さコードの値を選択するステップを含むことを特徴と
する上記（１６）に記載の方法。（１８）コード・トークン長に関係なく第１コード・ト
ークン及び第２コード・トークンに対する位置合わせさ
れた記憶ロケーションを与えるためにコード・トークン
を位置合わせするステップを含むことを特徴とする上記
（１６）に記載の方法。（１９）前記位置合わせするステップは前記コード・ト
ークンの各々を別々にバレル・シフトするステップを含
むことを特徴とする上記（１８）に記載の方法。（２０）各可変長コード・トークンのうちの少なくとも
一部分を受け取り、前記一部分を完全なトークンとして
記憶手段においてアセンブルするステップと、前記可能
な次コード・トークン・アドレスの各々を使用可能なセ
グメント・データと比較することによって現在のコード
・トークン全体が前記記憶手段に記憶されるかどうかを
決定するステップと、を含むことを特徴とする上記（１
６）に記載の方法。

【０１０１】

【発明の効果】本発明によれば、レンペル・ジフ型の圧
縮アルゴリズムに従って圧縮された情報を高速度で圧縮
解除することができる。

【図面の簡単な説明】

【図１】相対アドレス指定法を使用してデータを圧縮す
るための通常のレンペル・ジフ技法を示す図である。

【図２】相対アドレス指定法を使用してデータを圧縮す
るための通常のレンペル・ジフ技法を示す図である。

【図３】相対アドレス指定法を使用してデータを圧縮す
るための通常のレンペル・ジフ技法を示す図である。

【図４】固定アドレス指定法を利用した種々なシステム
構成の１つを示す図である。

【図５】固定アドレス指定法を利用した種々なシステム
構成の１つを示す図である。

【図６】２ＫバイトＲＡＭに対するレンペル・ジフ・コ
ード・データの例を示す図である。

【図７】テスト・シーケンスの各文字をコード化する例
を示す図である。

【図８】記憶されたコード化シーケンスの例を示す図で
ある。

【図９】圧縮解除エンジンを示すブロック図である。

【図１０】圧縮解除エンジンにおいて使用されるバレル
・シフト・オペレーションのレベル図である。

【図１１】レジスタ・ローディング情報を発生するため
のステート・マシンのブロック図である。

【図１２】タイミング回路を示す論理図である。

【図１３】直列圧縮解除プロセスのためのフローチャー
トである。

【図１４】並列圧縮解除技法を使用したバレル・シフト
・オペレーションのレベル図である。

【図１５】並列圧縮解除プロセスのためのフローチャー
トである。

【図１６】本発明に関連したデコーダ構成を示すブロッ
ク図である。

【図１７】本発明に関連したヒストリ・バッファ構成を
示すブロック図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者アン・アバ・ウィルソンアメリカ合衆国バーモント州、ウォーターベリー、アール・ディ・２、ボックス 1428

Claims

【特許請求の範囲】

【請求項１】圧縮された可変長のデータ項目をデータ圧
縮システムにおいて処理するための装置にして、可変長コード項目を記憶するためのコード記憶手段であ
って、該コード項目の各々は対応する可変長データ項目
を表し、所定数の可能な可変長コード・ケースのうちの
１つにおける対応する数のコード・ビットを含むコード
記憶手段と、記憶された前記コード・ビットをデコードし、前記可能
な可変長コード・ケースのうちの１つにおける長さケー
スを識別する信号を出力するためのデコード手段と、第２のコード項目に対する複数個の可能な開始アドレス
を生成するために、前記可変長コード・ケースの各々に
おけるコード・ビットの数と第１のコード項目の開始ア
ドレスとの和を同時に発生するための発生手段と、前記デコード手段によって出力された信号に基づいて前
記第２のコード項目に対する前記複数個の可能な開始ア
ドレスのうちの１つを選択するための手段と、を含む処
理装置。
【請求項２】複数個のアドレスを有し、可変長のデータ
項目を記憶するための所定サイズのデータ項目記憶手段
を含み、前記データ項目の各々は実際の長さ値を有すること、前記実際の長さ値は所定数の可能な長さケースのうちの
１つにあり、前記所定数の可能な可変長コード・ケース
のうちの１つにあるコード・ビットによって表されるこ
と、及び前記発生手段によって各コード・ケースに与え
られたコード・ビットの数は前記データ項目記憶手段の
サイズに関連すること、を特徴とする請求項１に記載の処理装置。
【請求項３】前記可能な可変長コード・ケースの各々を
記憶し、複数個の前記可能な可変長コード・ケースを並
列に出力するためのコード長記憶手段と、前記出力された可能な可変長コード・ケースの各々及び
第１コード項目に対する前記開始アドレスを受け、前記
第２コード項目に対する前記複数個の可能な開始アドレ
スを並列に供給するための加算手段と、を含むことを特徴とする請求項１に記載の処理装置。
【請求項４】オリジナル・データを表す複数個の直列的
に配列された圧縮されたコード・トークンを処理するた
めの処理装置にして、各コード・トークンは複数個の可
能な可変長のうちの１つを有し、圧縮情報及びコード長
情報を含むものにおいて、（ａ）コード・トークンを記憶するための手段であっ
て、第１コード・トークン及び第２コード・トークンの
各々を記憶するに十分なサイズのものであり、前記記憶
されたトークンは前記可能な可変長のうちの１つを有す
るトークン記憶手段と、（ｂ）コード・トークン長に関係なく前記第１コード・
トークン及び第２コード・トークンに対して位置合わせ
された記憶ロケーションを与えるために前記記憶された
コード・トークンを位置合わせするための位置合わせ手
段と、（ｃ）第１の記憶されたコード・トークンに対する前記
コード長情報をデコードし、前記複数個の可能な可変長
のうちの１つを識別するためのデコード手段と、（ｄ）前記トークン記憶手段における前記第１コード・
トークンのロケーションを決定するために使用される現
アドレスを与えるための手段と、（ｅ）前記複数個の可能な可変長の値をすべて同時に与
えるための長さ供給手段と、（ｆ）前記複数個の可能な可変長の値及び前記現アドレ
スに応答して、前記第２コード・トークンに対する複数
個の可能な次アドレスを生成するための手段と、（ｇ）前記デコード手段に応答して、前記第２コード・
トークンに対する次アドレスを前記トークン記憶手段に
おいて選択するための手段と、を含む処理装置。
【請求項５】前記長さ供給手段は、所定の複数個の可変
的な固定長値を発生するための固定長手段と、複数個の
可能な次アドレスを生成するために現アドレス値及び対
応する可変アドレス・サイズを受けるための複数個の加
算手段とを含むことを特徴とする請求項４に記載の処理
装置。
【請求項６】前記位置合わせ手段は、前記コード・トー
クンの各々を別々に受けるように動作するバレル・シフ
タ・メモリを含むことを特徴とする請求項４に記載の処
理装置。
【請求項７】前記バレル・シフタ・メモリは、受け取っ
たトークンに対する左位置調整を行うことを特徴とする
請求項６に記載の処理装置。
【請求項８】各可変長コード・トークンの少なくとも一
部分を受け取り、前記記憶手段において前記一部分を完
全なトークンとしてアセンブルするための手段を含むこ
とを特徴とする請求項４に記載の処理装置。
【請求項９】前記可能な次アドレスの各々と使用可能な
セグメント・データとを比較することによって現在のコ
ード・トークン全体が前記記憶手段に記憶されているか
どうかを決定するための決定手段を含むことを特徴とす
る請求項４に記載の処理装置。
【請求項１０】前記決定手段に応答して前記位置合わせ
されたコード・トークン全体を記憶するための出力手段
を含むことを特徴とする請求項９に記載の処理装置。
【請求項１１】前記現アドレス及び使用可能なセグメン
ト・データに応答して現在のコード・トークンが圧縮解
除されるまで新しいコード・トークンの導入を遅らせる
ための手段を含むことを特徴とする請求項１０に記載の
処理装置。
【請求項１２】（ａ）可変長のデータ・エレメントを受
け取り、生のデータ及び長さコードを含む生のデータ・
トークンと前に受け取ったデータ・エレメントに一致す
るデータ・エレメントに対する圧縮されたワード・トー
クンとを含む可変長コードを生成するためのデータ圧縮
装置にして、前記圧縮されたワード・トークンは圧縮コ
ードと、アドレスと、所定数の可変長の可能性のうちの
１つを表す可変長コードとを含むデータ圧縮装置と、（ｂ）データ圧縮解除装置にして、(ｉ) 複数個のアド
レスを有し、可変長トークンを記憶するための記憶手段
と、(ii) 第１の可変長コードの長さコードをデコード
し、長さの可能性の１つを識別する信号を出力するため
の手段と、(iii) 複数個の可能な次アドレスを生成する
ために、前記第１の可変長コードにおけるすべての可変
長の可能性を開始アドレスに加えるための加算手段と、
(iv) 前記デコード手段の出力に基づいて前記可能な次
アドレスの１つを後続の可変長コードに対する開始アド
レスとして選択するための選択手段と、を含むデータ圧縮解除装置と、を含むデータ圧縮及び圧縮解除システム。
【請求項１３】前記加算手段は、所定の複数個の可変の固定長値を記憶するための手段
と、各々が共通の開始アドレス及びそれぞれの可変アドレス
・サイズを受け取って前記複数個の可能な次アドレスを
生成させるための複数個の加算装置と、を含むことを特徴とする請求項１２に記載のデータ圧縮
及び圧縮解除システム。
【請求項１４】前記データ圧縮解除装置は、前記可能な
次アドレスの各々と使用可能なセグメント・データとを
比較することによって現在のコード・トークン全体が前
記記憶手段に記憶されるかどうかを決定するための手段
を含むことを特徴とする請求項１２に記載のデータ圧縮
及び圧縮解除システム。
【請求項１５】前記データ圧縮解除装置は、圧縮解除された生のデータを記憶するためのヒストリ・
バッファ手段と、すべての他のコード・ワードに関して共通に位置調整さ
れたコード・ワード全体を記憶し、前記選択手段に応答
して前記コード・ワードを出力するための出力手段と、前記出力されたコード・ワードをデコードし、前記ヒス
トリ・バッファ手段における可変長のデータ・エレメン
トの記憶を制御するためのデコード手段と、を含むことを特徴とする請求項１２に記載のデータ圧縮
及び圧縮解除システム。
【請求項１６】圧縮されたデータを圧縮解除するための
方法にして、前記圧縮されたデータは、圧縮されたデー
タとして状態を表す状態コードと、所定の複数個の長さ
値ケースにおける長さを表す長さコードと、ヒストリ・
メモリにおけるアドレスとを含むコード・トークンによ
って表される方法において、（ａ）前記長さコードをデコードし、前記複数個の長さ
値ケースの１つを識別するステップと、（ｂ）複数個の可能な次コード・トークン・アドレスと
使用可能なコード・トークン記憶領域との間の同一性
を、(ｉ) 複数個の可能な次コード・トークン・アドレ
スを生成するためにすべての可能なコード長を現コード
・トークン・アドレスに加えること、及び(ii) 使用可
能な記憶セグメントに基づき、前記複数個の可能な次コ
ード・トークン・アドレスに対して値の同一性を決定す
ること、によって決定するステップと、（ｃ）前記識別された長さ値ケース及び前記決定された
値の同一性に基づいて次コード・トークン・アドレスを
選択するステップと、を含む方法。
【請求項１７】前記ヒストリ・メモリのサイズに基づい
て前記長さコードの値を選択するステップを含むことを
特徴とする請求項１６に記載の方法。
【請求項１８】コード・トークン長に関係なく第１コー
ド・トークン及び第２コード・トークンに対する位置合
わせされた記憶ロケーションを与えるためにコード・ト
ークンを位置合わせするステップを含むことを特徴とす
る請求項１６に記載の方法。
【請求項１９】前記位置合わせするステップは前記コー
ド・トークンの各々を別々にバレル・シフトするステッ
プを含むことを特徴とする請求項１８に記載の方法。
【請求項２０】各可変長コード・トークンのうちの少な
くとも一部分を受け取り、前記一部分を完全なトークン
として記憶手段においてアセンブルするステップと、前記可能な次コード・トークン・アドレスの各々を使用
可能なセグメント・データと比較することによって現在
のコード・トークン全体が前記記憶手段に記憶されるか
どうかを決定するステップと、を含むことを特徴とする請求項１６に記載の方法。