JPH06110916A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH06110916A JPH06110916A JP25839392A JP25839392A JPH06110916A JP H06110916 A JPH06110916 A JP H06110916A JP 25839392 A JP25839392 A JP 25839392A JP 25839392 A JP25839392 A JP 25839392A JP H06110916 A JPH06110916 A JP H06110916A
- Authority
- JP
- Japan
- Prior art keywords
- signal processing
- processing
- bit
- dsp
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 全体の回路規模が小型であって、信号処理の
高速化を実現できる信号処理回路を提供する。 【構成】 信号処理回路１０は、算術演算を行う算術演
算用ＤＳＰ１３と、ビット演算を行うビット処理用ＤＳ
Ｐ１１と、外部機器との接続を行うためのインタフェイ
ス１４，１７と、これらの間でデータ転送を行うための
バッファメモリ１２，１５，１６などから構成されてい
る。
高速化を実現できる信号処理回路を提供する。 【構成】 信号処理回路１０は、算術演算を行う算術演
算用ＤＳＰ１３と、ビット演算を行うビット処理用ＤＳ
Ｐ１１と、外部機器との接続を行うためのインタフェイ
ス１４，１７と、これらの間でデータ転送を行うための
バッファメモリ１２，１５，１６などから構成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、音声信号の圧縮伸長、
高速フーリエ変換（ＦＦＴ）やデジタルフィルタなどの
信号処理を行うための信号処理回路に関する。
高速フーリエ変換（ＦＦＴ）やデジタルフィルタなどの
信号処理を行うための信号処理回路に関する。
【０００２】
【従来の技術】従来から、デジタル信号処理回路（Digi
tal Signal Processor、以下「ＤＳＰ」と略す）は、各
種デジタル信号の複雑な演算処理を高速に行うことがで
きるため、様々な分野の電子機器に利用されている。た
とえば、音声信号の高能率符号化の分野におけるオーデ
ィオ信号の圧縮伸長において、デジタルオーディオ信号
は左右で２チャネル分の信号が４４．１ｋＨｚ〜４８ｋ
Ｈｚのサンプリング周波数で１６ビットに量子化されて
いるため、大量のデータを高速で信号処理を行うことが
要求されている。特に、携帯用のオーディオ機器など、
電源電圧があまり高くない機器では、半導体スイッチン
グ素子の遅延によって半導体集積回路（ＬＳＩ）の動作
速度が制限を受けるため、複数のＤＳＰを使用すること
によって処理速度の低下を防いでいる。
tal Signal Processor、以下「ＤＳＰ」と略す）は、各
種デジタル信号の複雑な演算処理を高速に行うことがで
きるため、様々な分野の電子機器に利用されている。た
とえば、音声信号の高能率符号化の分野におけるオーデ
ィオ信号の圧縮伸長において、デジタルオーディオ信号
は左右で２チャネル分の信号が４４．１ｋＨｚ〜４８ｋ
Ｈｚのサンプリング周波数で１６ビットに量子化されて
いるため、大量のデータを高速で信号処理を行うことが
要求されている。特に、携帯用のオーディオ機器など、
電源電圧があまり高くない機器では、半導体スイッチン
グ素子の遅延によって半導体集積回路（ＬＳＩ）の動作
速度が制限を受けるため、複数のＤＳＰを使用すること
によって処理速度の低下を防いでいる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
信号処理回路では、１個の集積回路で全機能を搭載した
ワンチップＬＳＩとして構成されたＤＳＰを複数個使用
したり、複数のＤＳＰを１個の集積回路に組込んだＤＳ
Ｐを使用して処理速度を維持しているため、全体の回路
規模が大きくなって、コスト上昇や消費電力の増加を招
くという課題がある。
信号処理回路では、１個の集積回路で全機能を搭載した
ワンチップＬＳＩとして構成されたＤＳＰを複数個使用
したり、複数のＤＳＰを１個の集積回路に組込んだＤＳ
Ｐを使用して処理速度を維持しているため、全体の回路
規模が大きくなって、コスト上昇や消費電力の増加を招
くという課題がある。
【０００４】本発明の目的は、上述した課題を解決する
ため、全体の回路規模が小型であって、信号処理の高速
化を実現できる信号処理回路を提供することである。
ため、全体の回路規模が小型であって、信号処理の高速
化を実現できる信号処理回路を提供することである。
【０００５】
【課題を解決するための手段】本発明は、算術演算を行
うための第１デジタル信号処理手段と、ビット演算を行
うための第２デジタル信号処理手段とを備え、第１デジ
タル信号処理手段および第２デジタル信号処理手段が並
列的に動作することを特徴とする信号処理回路である。
うための第１デジタル信号処理手段と、ビット演算を行
うための第２デジタル信号処理手段とを備え、第１デジ
タル信号処理手段および第２デジタル信号処理手段が並
列的に動作することを特徴とする信号処理回路である。
【０００６】
【作用】本発明に従えば、算術演算を行うための第１デ
ジタル信号処理手段と、ビット演算を行うための第２デ
ジタル信号処理手段とを備え、第１デジタル信号処理手
段および第２デジタル信号処理手段が並列的に動作する
ことによって、信号の算術演算処理とビット演算処理を
それぞれ分担して同時並行的に実行することができるた
め、高速な信号処理が可能になる。さらに、全体の信号
処理が高速化した分を信号処理クロックの低減化に向け
ることよって、消費電力や電源電圧の低減を図ることが
できる。さらに、回路規模の大型化を招く乗算器を一方
の第１デジタル信号処理手段のみに搭載することによっ
て、全体の回路規模を小型化することができる。
ジタル信号処理手段と、ビット演算を行うための第２デ
ジタル信号処理手段とを備え、第１デジタル信号処理手
段および第２デジタル信号処理手段が並列的に動作する
ことによって、信号の算術演算処理とビット演算処理を
それぞれ分担して同時並行的に実行することができるた
め、高速な信号処理が可能になる。さらに、全体の信号
処理が高速化した分を信号処理クロックの低減化に向け
ることよって、消費電力や電源電圧の低減を図ることが
できる。さらに、回路規模の大型化を招く乗算器を一方
の第１デジタル信号処理手段のみに搭載することによっ
て、全体の回路規模を小型化することができる。
【０００７】
【実施例】図１は、本発明の一実施例である信号処理回
路１０のブロック図である。この信号処理回路１０は、
算術演算を行う算術演算用ＤＳＰ（Digital SignalProc
essor）１３と、ビット演算を行うビット処理用ＤＳＰ
１１と、外部機器との接続を行うためのインタフェイス
１４，１７と、これらの間でデータの転送を行うための
バッファメモリ１２，１５，１６などから構成されてい
る。
路１０のブロック図である。この信号処理回路１０は、
算術演算を行う算術演算用ＤＳＰ（Digital SignalProc
essor）１３と、ビット演算を行うビット処理用ＤＳＰ
１１と、外部機器との接続を行うためのインタフェイス
１４，１７と、これらの間でデータの転送を行うための
バッファメモリ１２，１５，１６などから構成されてい
る。
【０００８】この信号処理回路１０をオーディオ信号の
圧縮伸長処理として使用する場合を例として説明する
と、インタフェイス１４には、ミニディスク（ＭＤ）録
再装置やデジタルコンパクトカセット（ＤＣＣ）録再装
置などの再生装置１８ａや記録装置１８ｂが接続され、
圧縮データの入出力が行われる。インタフェイス１７に
は、デジタル信号をアナログ信号に変換するＤ／Ａコン
バータ（ＤＡＣ）１９ａやアナログ信号をデジタル信号
に変換するＡ／Ｄコンバータ（ＡＤＣ）１９ｂなどが接
続され、伸長データの入出力が行われる。
圧縮伸長処理として使用する場合を例として説明する
と、インタフェイス１４には、ミニディスク（ＭＤ）録
再装置やデジタルコンパクトカセット（ＤＣＣ）録再装
置などの再生装置１８ａや記録装置１８ｂが接続され、
圧縮データの入出力が行われる。インタフェイス１７に
は、デジタル信号をアナログ信号に変換するＤ／Ａコン
バータ（ＤＡＣ）１９ａやアナログ信号をデジタル信号
に変換するＡ／Ｄコンバータ（ＡＤＣ）１９ｂなどが接
続され、伸長データの入出力が行われる。
【０００９】まず、伸長処理の場合を説明する。再生装
置１８ａから出力された圧縮データは、インタフェイス
１４およびバッファメモリ１５を介してビット処理用Ｄ
ＳＰ１１に入力される。ビット処理用ＤＳＰ１１は、論
理演算やビットシフト操作などのビット単位の演算を高
速で行うように設計されており、四則演算を行う乗算器
や加算器などの算術演算部を備えていない簡素な回路構
成を採用しているため、回路規模が小型化されている。
ビット処理の演算結果は、バッファメモリ１２に格納さ
れる。
置１８ａから出力された圧縮データは、インタフェイス
１４およびバッファメモリ１５を介してビット処理用Ｄ
ＳＰ１１に入力される。ビット処理用ＤＳＰ１１は、論
理演算やビットシフト操作などのビット単位の演算を高
速で行うように設計されており、四則演算を行う乗算器
や加算器などの算術演算部を備えていない簡素な回路構
成を採用しているため、回路規模が小型化されている。
ビット処理の演算結果は、バッファメモリ１２に格納さ
れる。
【００１０】算術演算用ＤＳＰ１３は、固定小数点や浮
動小数点で表現された数値について加減乗除の四則演算
などの数値演算を高速に行うように設計されており、乗
算器および加算器などを備えている。したがって、バッ
ファメモリ１２に格納された信号データは、算術演算が
施されて、その結果はバッファメモリ１６に格納されイ
ンタフェイス１７を介して、伸長された原信号データと
してＤ／Ａコンバータ１９ａへ出力される。なお、ビッ
ト処理用ＤＳＰ１１および算術演算用ＤＳＰ１３は、そ
れぞれ個別のプログラムＲＯＭ（またはＲＡＭ）、プロ
グラムカウンタ、各種レジスタ等を有するため、各デー
タ処理を独立に同時並行的に行うことができ、全体とし
ての信号処理が高速化されている。
動小数点で表現された数値について加減乗除の四則演算
などの数値演算を高速に行うように設計されており、乗
算器および加算器などを備えている。したがって、バッ
ファメモリ１２に格納された信号データは、算術演算が
施されて、その結果はバッファメモリ１６に格納されイ
ンタフェイス１７を介して、伸長された原信号データと
してＤ／Ａコンバータ１９ａへ出力される。なお、ビッ
ト処理用ＤＳＰ１１および算術演算用ＤＳＰ１３は、そ
れぞれ個別のプログラムＲＯＭ（またはＲＡＭ）、プロ
グラムカウンタ、各種レジスタ等を有するため、各デー
タ処理を独立に同時並行的に行うことができ、全体とし
ての信号処理が高速化されている。
【００１１】次に、圧縮処理の場合を説明する。Ａ／Ｄ
コンバータ１９ｂから出力された信号データは、インタ
フェイス１７およびバッファメモリ１６を介して算術演
算用ＤＳＰ１３に入力され、所定の数値演算が施され、
その結果はバッファメモリ１２に格納される。さらに、
バッファメモリ１２に格納されたデータは、ビット処理
用ＤＳＰ１１によって所定のビット演算が施され、その
演算結果はバッファメモリ１５に格納されインタフェイ
ス１４を介して、圧縮データとして記録装置１８ｂへ出
力される。なお、前述と同様に、ビット処理用ＤＳＰ１
１および算術演算用ＤＳＰ１３は並列的に動作すること
ができる。
コンバータ１９ｂから出力された信号データは、インタ
フェイス１７およびバッファメモリ１６を介して算術演
算用ＤＳＰ１３に入力され、所定の数値演算が施され、
その結果はバッファメモリ１２に格納される。さらに、
バッファメモリ１２に格納されたデータは、ビット処理
用ＤＳＰ１１によって所定のビット演算が施され、その
演算結果はバッファメモリ１５に格納されインタフェイ
ス１４を介して、圧縮データとして記録装置１８ｂへ出
力される。なお、前述と同様に、ビット処理用ＤＳＰ１
１および算術演算用ＤＳＰ１３は並列的に動作すること
ができる。
【００１２】図２は、本発明の他の実施例である信号処
理回路１０のブロック図である。本実施例では、ミニデ
ィスク（ＭＤ）再生装置に用いられる信号処理回路１０
を例として説明する。この信号処理回路１０は、算術演
算を行う算術演算用ＤＳＰ１３と、ビット処理を行うビ
ット処理用ＤＳＰ１１と、これらの間でデータ転送を行
うデータ交換ＲＡＭ（ランダムアクセスメモリ）１２
と、Ｄ／Ａコンバータへのデータ転送を介在するＤＡデ
ータ用バッファメモリ２２と、この動作を制御するバッ
ファメモリコントローラ２１と、圧縮データであるＡＴ
ＲＡＣ（AdaptiveTransform Acoustic Coding）信号の
データ転送を介在するサウンドグループ用バッファメモ
リ２５と、この動作を制御するバッファメモリコントロ
ーラ２４と、これらの動作の基準タイミングであるクロ
ックを生成するシステムクロック生成回路２６と、外部
のマイクロコンピュータと通信するためのインタフェイ
ス２３などから構成されている。
理回路１０のブロック図である。本実施例では、ミニデ
ィスク（ＭＤ）再生装置に用いられる信号処理回路１０
を例として説明する。この信号処理回路１０は、算術演
算を行う算術演算用ＤＳＰ１３と、ビット処理を行うビ
ット処理用ＤＳＰ１１と、これらの間でデータ転送を行
うデータ交換ＲＡＭ（ランダムアクセスメモリ）１２
と、Ｄ／Ａコンバータへのデータ転送を介在するＤＡデ
ータ用バッファメモリ２２と、この動作を制御するバッ
ファメモリコントローラ２１と、圧縮データであるＡＴ
ＲＡＣ（AdaptiveTransform Acoustic Coding）信号の
データ転送を介在するサウンドグループ用バッファメモ
リ２５と、この動作を制御するバッファメモリコントロ
ーラ２４と、これらの動作の基準タイミングであるクロ
ックを生成するシステムクロック生成回路２６と、外部
のマイクロコンピュータと通信するためのインタフェイ
ス２３などから構成されている。
【００１３】以下、この動作について説明すると、シス
テムクロック生成回路２６は、外部からのマスタークロ
ックを分周して、各ブロックへコントロールクロックを
生成、供給する。外部のマイクロコンピュータからイン
タフェイス２３を介してコマンドを受けるとともに、サ
ウンドグループ毎分割されて入力されるＡＴＲＡＣ圧縮
データが、１サウンドグループ毎に、たとえば５７２ワ
ード×９ビットで構成されたサウンドグループ用バッフ
ァメモリ２５に順次格納される。そして、サウンドグル
ープデータの分解、逆変形離散コサイン変換、バンド合
成などの信号処理は、算術演算処理とビット処理に分担
されて実行される。
テムクロック生成回路２６は、外部からのマスタークロ
ックを分周して、各ブロックへコントロールクロックを
生成、供給する。外部のマイクロコンピュータからイン
タフェイス２３を介してコマンドを受けるとともに、サ
ウンドグループ毎分割されて入力されるＡＴＲＡＣ圧縮
データが、１サウンドグループ毎に、たとえば５７２ワ
ード×９ビットで構成されたサウンドグループ用バッフ
ァメモリ２５に順次格納される。そして、サウンドグル
ープデータの分解、逆変形離散コサイン変換、バンド合
成などの信号処理は、算術演算処理とビット処理に分担
されて実行される。
【００１４】まず、サウンドグループ用バッファメモリ
２５に格納されたデータは、ビット処理用ＤＳＰ１１に
よって、フレームに構成されたデータの切り出しや並び
換えなどのビット単位の操作が施される。ビット処理用
ＤＳＰ１１は、図３のブロック図で示すように、簡単な
論理演算を行うことができる算術論理演算ユニット（Ａ
ＬＵ）３１と、その演算結果を累積加算するアキュムレ
ータ群３２と、アキュムレータ群３２の出力データをビ
ット操作するシフタ３３と、データを一時的に記憶する
各種レジスタ３４と、これらの間を接続する、たとえば
１６ビット構成のバス３９と、ビット処理用ＤＳＰ１１
の動作プログラムを格納したインストラクションＲＯＭ
（リードオンリメモリ）３６と、これらを制御するプロ
グラムカウンタ３５などから構成されている。
２５に格納されたデータは、ビット処理用ＤＳＰ１１に
よって、フレームに構成されたデータの切り出しや並び
換えなどのビット単位の操作が施される。ビット処理用
ＤＳＰ１１は、図３のブロック図で示すように、簡単な
論理演算を行うことができる算術論理演算ユニット（Ａ
ＬＵ）３１と、その演算結果を累積加算するアキュムレ
ータ群３２と、アキュムレータ群３２の出力データをビ
ット操作するシフタ３３と、データを一時的に記憶する
各種レジスタ３４と、これらの間を接続する、たとえば
１６ビット構成のバス３９と、ビット処理用ＤＳＰ１１
の動作プログラムを格納したインストラクションＲＯＭ
（リードオンリメモリ）３６と、これらを制御するプロ
グラムカウンタ３５などから構成されている。
【００１５】プログラムカウンタ３５が、インストラク
ションＲＯＭ３６から１行ずつ、たとえば１８ビット構
成のコマンドを読出して、信号処理が実行されると、図
２のサウンドグループ用バッファメモリ２５からサウン
ドグループデータをバイト単位で読出し、各種レジスタ
３４に予め記憶されたビットシフト量や伸長のためのパ
ラメータに基づいて、算術論理演算ユニット３１がビッ
ト演算を行って、アキュムレータ群３２に累積加算する
とともに、シフタ３３によってビットシフトされて、０
〜１６ビットの範囲に圧縮されたデータを１６ビットに
伸長して、バス３９を介して図２のデータ交換ＲＡＭ１
２に格納される。データ交換ＲＡＭ１２は、算術演算用
ＤＳＰ１３とビット処理用ＤＳＰ１１との間でデータを
交換するためのメモリであって、その容量はたとえば５
６６ワード×１６ビットで構成される。
ションＲＯＭ３６から１行ずつ、たとえば１８ビット構
成のコマンドを読出して、信号処理が実行されると、図
２のサウンドグループ用バッファメモリ２５からサウン
ドグループデータをバイト単位で読出し、各種レジスタ
３４に予め記憶されたビットシフト量や伸長のためのパ
ラメータに基づいて、算術論理演算ユニット３１がビッ
ト演算を行って、アキュムレータ群３２に累積加算する
とともに、シフタ３３によってビットシフトされて、０
〜１６ビットの範囲に圧縮されたデータを１６ビットに
伸長して、バス３９を介して図２のデータ交換ＲＡＭ１
２に格納される。データ交換ＲＡＭ１２は、算術演算用
ＤＳＰ１３とビット処理用ＤＳＰ１１との間でデータを
交換するためのメモリであって、その容量はたとえば５
６６ワード×１６ビットで構成される。
【００１６】次に、データ交換ＲＡＭ１２に格納された
データに基づいて、算術演算用ＤＳＰ１３が、周波数か
ら時間軸への変換やフィルタリングなどの信号処理を行
う。算術演算用ＤＳＰ１３は、図４のブロック図に示す
ように、簡単な論理演算を行う算術論理演算ユニット
（ＡＬＵ）４１と、数値の加算を行う加算器４３と、こ
れらの演算結果を累積加算するアキュムレータ群４２，
４４と、アキュムレータ群４２，４４の出力データをビ
ット操作するシフタ４５と、データを記憶するデータＲ
ＯＭ４８およびワークＲＡＭ４９，５１と、ワークＲＡ
Ｍ４９のアドレスを制御するアドレスセレクタ５０と、
数値の乗算を行う乗算器４６と、その出力データをビッ
ト操作するシフタ４７と、算術演算用ＤＳＰ１３の動作
プログラムを格納したインストラクションＲＯＭ５４
と、これを制御するプログラムカウンタ５３と、これら
の間を接続する、たとえば２４ビット構成のバス５５，
５６，５７，５８などから構成されており、さらにフィ
ルタリングなどの積和演算の繰返し処理のように設定さ
れた回数で所定のプログラムを繰返して実行するための
ループカウンタ５２を有する。
データに基づいて、算術演算用ＤＳＰ１３が、周波数か
ら時間軸への変換やフィルタリングなどの信号処理を行
う。算術演算用ＤＳＰ１３は、図４のブロック図に示す
ように、簡単な論理演算を行う算術論理演算ユニット
（ＡＬＵ）４１と、数値の加算を行う加算器４３と、こ
れらの演算結果を累積加算するアキュムレータ群４２，
４４と、アキュムレータ群４２，４４の出力データをビ
ット操作するシフタ４５と、データを記憶するデータＲ
ＯＭ４８およびワークＲＡＭ４９，５１と、ワークＲＡ
Ｍ４９のアドレスを制御するアドレスセレクタ５０と、
数値の乗算を行う乗算器４６と、その出力データをビッ
ト操作するシフタ４７と、算術演算用ＤＳＰ１３の動作
プログラムを格納したインストラクションＲＯＭ５４
と、これを制御するプログラムカウンタ５３と、これら
の間を接続する、たとえば２４ビット構成のバス５５，
５６，５７，５８などから構成されており、さらにフィ
ルタリングなどの積和演算の繰返し処理のように設定さ
れた回数で所定のプログラムを繰返して実行するための
ループカウンタ５２を有する。
【００１７】乗算器４６は、たとえば２ｋワード×２４
ビット構成のデータＲＯＭ４８と、たとえば８１６ワー
ド×２４ビット構成のワークＲＡＭ４９との間、または
ワークＲＡＭ４９と、たとえば５１２ワード×２４ビッ
ト構成のワークＲＡＭ５１との間で、データを読出しな
がら乗算を行い、シフタ４７でビット操作されて、その
演算結果がワークＲＡＭ４９，５１に格納される。
ビット構成のデータＲＯＭ４８と、たとえば８１６ワー
ド×２４ビット構成のワークＲＡＭ４９との間、または
ワークＲＡＭ４９と、たとえば５１２ワード×２４ビッ
ト構成のワークＲＡＭ５１との間で、データを読出しな
がら乗算を行い、シフタ４７でビット操作されて、その
演算結果がワークＲＡＭ４９，５１に格納される。
【００１８】加算器４３は、データＲＯＭ４８、ワーク
ＲＡＭ４９，５１とアキュムレータ群４２，４４との間
で、データを読出しながら加算を行い、シフタ４５でビ
ット操作されて、その演算結果がワークＲＡＭ４９，５
１に格納される。所定のプログラムに従って、このよう
な乗算や加算を繰返すことによって算術演算されたデー
タは、データ交換ＲＡＭ１２やＤＡデータ用バッファメ
モリ２２に格納される。
ＲＡＭ４９，５１とアキュムレータ群４２，４４との間
で、データを読出しながら加算を行い、シフタ４５でビ
ット操作されて、その演算結果がワークＲＡＭ４９，５
１に格納される。所定のプログラムに従って、このよう
な乗算や加算を繰返すことによって算術演算されたデー
タは、データ交換ＲＡＭ１２やＤＡデータ用バッファメ
モリ２２に格納される。
【００１９】ビット処理用ＤＳＰ１１および算術演算用
ＤＳＰ１３は、データ交換ＲＡＭ１２を介して同時並行
的に動作を行い、得られた伸長データはＤＡデータ用バ
ッファメモリ２２に格納され、バッファメモリコントロ
ーラ２１の制御によって、Ｌ／Ｒ信号やデータシフトク
ロックなどの外部クロックに同期して、Ｄ／Ａコンバー
タへ出力される。なお、ＤＡデータ用バッファメモリ２
２は、Ｄ／Ａコンバータ用の右チャネルおよび左チャネ
ルの各１６ビットの音声信号を、１音声圧縮区間毎に出
力するように、たとえば２ｋワード×１６ビットで構成
されている。
ＤＳＰ１３は、データ交換ＲＡＭ１２を介して同時並行
的に動作を行い、得られた伸長データはＤＡデータ用バ
ッファメモリ２２に格納され、バッファメモリコントロ
ーラ２１の制御によって、Ｌ／Ｒ信号やデータシフトク
ロックなどの外部クロックに同期して、Ｄ／Ａコンバー
タへ出力される。なお、ＤＡデータ用バッファメモリ２
２は、Ｄ／Ａコンバータ用の右チャネルおよび左チャネ
ルの各１６ビットの音声信号を、１音声圧縮区間毎に出
力するように、たとえば２ｋワード×１６ビットで構成
されている。
【００２０】こうしてビット処理用ＤＳＰ１１は、次々
に入力されるサウンドグループ用バッファメモリ２５の
データを演算処理してデータ交換ＲＡＭ１２へ転送する
とともに、算術演算用ＤＳＰ１３も同様に、データ交換
ＲＡＭ１２のデータを次々に演算処理してＤＡデータ用
バッファメモリ２２へ転送するという動作が同時に並行
して行われる。したがって、本実施例のデジタル信号処
理回路は、算術演算用ＤＳＰ１３と、ビット処理用ＤＳ
Ｐ１１が、音声伸長処理内容を算術演算処理とビット処
理とに分担して並列処理を行うため、動作クロック、消
費電力および電源電圧を低く抑えながらも、高速処理を
実現している。
に入力されるサウンドグループ用バッファメモリ２５の
データを演算処理してデータ交換ＲＡＭ１２へ転送する
とともに、算術演算用ＤＳＰ１３も同様に、データ交換
ＲＡＭ１２のデータを次々に演算処理してＤＡデータ用
バッファメモリ２２へ転送するという動作が同時に並行
して行われる。したがって、本実施例のデジタル信号処
理回路は、算術演算用ＤＳＰ１３と、ビット処理用ＤＳ
Ｐ１１が、音声伸長処理内容を算術演算処理とビット処
理とに分担して並列処理を行うため、動作クロック、消
費電力および電源電圧を低く抑えながらも、高速処理を
実現している。
【００２１】なお、以上の実施例ではミニディスク再生
装置の信号処理回路を例として説明したが、その他にも
ミニディスク録音再生装置やデジタルコンパクトカセッ
ト（ＤＣＣ）録音再生装置などの回路に適用することが
可能である。
装置の信号処理回路を例として説明したが、その他にも
ミニディスク録音再生装置やデジタルコンパクトカセッ
ト（ＤＣＣ）録音再生装置などの回路に適用することが
可能である。
【００２２】
【発明の効果】以上詳説したように、本発明によれば、
信号処理を算術演算処理用とビット処理用のデジタル信
号処理回路に分担させ同時並行的に動作することによっ
て、高速処理が可能になるとともに、集積回路の動作ク
ロックや消費電力、電源電圧の低減化を図ることがで
き、さらに半導体集積回路の小型化を実現することがで
きる。
信号処理を算術演算処理用とビット処理用のデジタル信
号処理回路に分担させ同時並行的に動作することによっ
て、高速処理が可能になるとともに、集積回路の動作ク
ロックや消費電力、電源電圧の低減化を図ることがで
き、さらに半導体集積回路の小型化を実現することがで
きる。
【図１】本発明の一実施例である信号処理回路１０のブ
ロック図である。
ロック図である。
【図２】本発明の他の実施例である信号処理回路１０の
ブロック図である。
ブロック図である。
【図３】ビット処理用ＤＳＰ１１のブロック図である。
【図４】算術演算用ＤＳＰ１３のブロック図である。
１０ 信号処理回路 １１ ビット処理用ＤＳＰ １２ バッファメモリ（データ交換ＲＡＭ） １３ 算術演算用ＤＳＰ １４，１７ インタフェイス １５，１６ バッファメモリ １８ａ 再生装置 １８ｂ 記録装置 １９ａ Ｄ／Ａコンバータ １９ｂ Ａ／Ｄコンバータ ２１，２４ バッファメモリコントローラ ２２ ＤＡデータ用バッファメモリ ２３ インタフェイス ２５ サウンドグループ用バッファメモリ ２６ システムクロック生成回路 ３１，４１ ＡＬＵ ３２，４２，４４ アキュムレータ群 ３３，４５，４７ シフタ ３４ 各種レジスタ ３５，５３ プログラムカウンタ ３６，５４ インストラクションＲＯＭ ３９，５５，５６，５７，５８ バス ４３ 加算器 ４６ 乗算器 ４８ データＲＯＭ ４９，５１ ワークＲＡＭ ５０ アドレスセレクタ ５２ ループカウンタ
Claims (1)
- 【請求項１】 算術演算を行うための第１デジタル信号
処理手段と、 ビット演算を行うための第２デジタル信号処理手段とを
備え、 第１デジタル信号処理手段および第２デジタル信号処理
手段が並列的に動作することを特徴とする信号処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25839392A JPH06110916A (ja) | 1992-09-28 | 1992-09-28 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25839392A JPH06110916A (ja) | 1992-09-28 | 1992-09-28 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110916A true JPH06110916A (ja) | 1994-04-22 |
Family
ID=17319620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25839392A Pending JPH06110916A (ja) | 1992-09-28 | 1992-09-28 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110916A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020014534A (ko) * | 2000-08-18 | 2002-02-25 | 박종섭 | 저전력 오디오 프로세서 |
| KR100401514B1 (ko) * | 2001-06-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 데이터 처리 시스템 |
| JP2006238140A (ja) * | 2005-02-25 | 2006-09-07 | Kyocera Corp | 基地局装置および故障時の冗長性実現方法 |
-
1992
- 1992-09-28 JP JP25839392A patent/JPH06110916A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020014534A (ko) * | 2000-08-18 | 2002-02-25 | 박종섭 | 저전력 오디오 프로세서 |
| JP2002091637A (ja) * | 2000-08-18 | 2002-03-29 | Hynix Semiconductor Inc | 低電力オーディオプロセッサ |
| KR100401514B1 (ko) * | 2001-06-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 데이터 처리 시스템 |
| JP2006238140A (ja) * | 2005-02-25 | 2006-09-07 | Kyocera Corp | 基地局装置および故障時の冗長性実現方法 |
| JP4570984B2 (ja) * | 2005-02-25 | 2010-10-27 | 京セラ株式会社 | 基地局装置および故障時の冗長性実現方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7130952B2 (en) | Data transmit method and data transmit apparatus | |
| JP3208990B2 (ja) | 信号処理装置 | |
| JP2975041B2 (ja) | ディジタル信号処理プロセッサ | |
| US5164724A (en) | Data format converters for use with digit-serial signals | |
| US5016011A (en) | Increased performance of digital integrated circuits by processing with multiple-bit-width digits | |
| JPH06110916A (ja) | 信号処理回路 | |
| EP0312614B1 (en) | Data transfer system | |
| US5170469A (en) | Data transfer apparatus and data transfer system | |
| US5034908A (en) | Digit-serial transversal filters | |
| KR0147758B1 (ko) | Mpeg-2 오디오 복호화기의 합성 필터 | |
| US4942396A (en) | To-digit-serial converters for systems processing data in digit-serial format | |
| US5204962A (en) | Processor with preceding operation circuit connected to output of data register | |
| JP3014356B2 (ja) | Ｍｐｅｇ−ｉｉオーディオ符号化装置 | |
| US5099446A (en) | Data transfer apparatus and data transfer system | |
| JP3180351B2 (ja) | エフェクト装置 | |
| JP3022186B2 (ja) | デジタル信号処理装置 | |
| JP2697619B2 (ja) | Ｎポイントｆｆｔ専用プロセッサ | |
| JPH01179515A (ja) | デジタル信号処理装置 | |
| JP2766191B2 (ja) | デジタル信号処理装置及び信号処理方法 | |
| RU1774346C (ru) | Устройство дл пр мого и обратного косинусного преобразовани | |
| JP3178036B2 (ja) | 信号処理装置 | |
| JPH05158686A (ja) | 算術論理演算装置 | |
| JP2686234B2 (ja) | デジタル信号処理装置及び信号処理方法 | |
| JPH05150944A (ja) | デイジタル信号プロセツサ | |
| JPH09218775A (ja) | デジタル信号処理装置 |