JP2686234B2 - デジタル信号処理装置及び信号処理方法 - Google Patents

デジタル信号処理装置及び信号処理方法

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JP2686234B2
JP2686234B2 JP18492294A JP18492294A JP2686234B2 JP 2686234 B2 JP2686234 B2 JP 2686234B2 JP 18492294 A JP18492294 A JP 18492294A JP 18492294 A JP18492294 A JP 18492294A JP 2686234 B2 JP2686234 B2 JP 2686234B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、時系列で入力されるデ
ータを所定のアルゴリズムに基いて処理し、時系列デー
タとして出力するデジタル信号処理装置及び信号処理方
法に関する。
【0002】
【従来の技術】一般に、音声や画像等のように我々の周
囲に存在する原始情報源は、アナログ信号であることが
多い。このアナログ信号をデジタル的な手法によって処
理するシステムがデジタル信号処理装置(デジタル・シ
グナル・プロセッシング・システム:DSPシステム)
である。
【0003】近年、デジタル回路のLSI化が急速に進
み、ワンチップ上にDSPシステムが容易に実現できる
ようになり、更に、アナログ信号処理に比べて高精度処
理が可能、パラメータの設定により任意の特性が安定し
て均一に得られる、無調整化が可能となる等の特徴を有
するため、DSPシステムが急速に実用化されるように
なった。また、DSPシステムの応用範囲は、音声信号
処理、通信信号処理、計測信号処理、画像信号処理、地
震波信号処理、水中音響信号処理等に広がり利用されて
いる。
【0004】また、オーディオ分野に於いてもCD(コ
ンパクト・ディスク)プレーヤやDAT(デジタル・オ
ーディオ・テープ)プレーヤの如く、オーディオ信号の
デジタル処理化が進むに伴って、オーディオ信号をデジ
タル処理するDSPシステムが実用化されている。従来
のDSPシステムは、デジタルフィルタを容易に形成で
きるように図12に示すアーキテクチャを有している。
【0005】図12に於いて、データバス(1)には、
入出力回路(I/O)(2)、データRAM(3)、乗
算器(4)、演算回路(ALU)(5)、アキュームレ
ータ(ACC)(6)等が接続され、データRAM
(3)の出力とデータROM(7)の出力が乗算器
(4)に接続され、乗算器(4)の乗算結果出力がAL
U(5)の一方の入力に印加されている。これらの各回
路は、プログラムROM(8)から順次読み出される命
令を解読するデコーダ(9)からその命令に応じて出力
されるマイクロコード信号によって制御される。
【0006】デジタルフィルタの実現に於いては Y=A・Xi+B・Xi-1+C・Xi-2…… という形の積和演算が繰返し表われる。このデジタルフ
ィルタをDSPシステムで実現する場合には、フィルタ
内の節点の計算順序を決定して、プログラムを作成し、
そのプログラムをプログラムROM(8)に格納すると
共にデータROM(7)内に計算式の定数を格納してお
く。そして、プログラムを実行することにより、積和演
算が為され、演算結果はデータRAM(3)に順次記憶
される。
【0007】
【発明が解決しようとする課題】図12に示されたDS
Pシステムをオーディオ分野に使用した場合、グラフィ
ックイコライザ機能、バス・トレブル、ラウドネス、ロ
ーブースト機能、サラウンド効果機能等のオーディオに
必要な機能を実現できるが、オーディオ信号は左と右の
2チャンネルの信号があるため、上述の機能を実現する
ための処理を左と右のチャンネルの信号に各々施さなけ
ればならない。また、左と右のチャンネルを独立して特
性を変えるためには、各々異なった定数をデータROM
に書き込んでおかなければならない。
【0008】従って、CDプレーヤやDATプレーヤで
は、信号のサンプリング周期が44.1KHzや48K
Hzのように高い周波数であるため、上述の機能を実現
するための処理をすべてサンプリング周期の間に、左と
右のチャンネルの各々に実行し終えなければならない。
ゆえに、DSPシステムの処理速度に応じては、上述の
機能のいずれかが実現できなくなることもある。即ち、
DSPシステムのスループットが悪くなる欠点があっ
た。
【0009】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、デジタルデータを転送す
るための一対のデータバスと、該データバスに各々接続
された一対のデジタル処理手段と、該一対のデジタル処
理手段の動作を予めプログラムされた手順に従って同時
に制御する制御手段と、外部に接続される記憶装置にア
ドレスデータを送り、デジタルデータの送受を行うため
の外部メモリインターフェイス手段と、外部から印加さ
れるデジタルデータを外部から印加される制御信号に基
いて入力し、その入力された複数のデジタルデータを定
められた順序に従って前記一対のデータバスに転送する
と共に、一対のデータバスに送出された処理済のデータ
を外部に出力するインターフェイス手段と、該インター
フェイス手段から一対のデータバスに送出されたデジタ
ルデータを一対のデジタル処理手段の内部に記憶させる
か否かを制御する記憶制御レジスタ手段と、前記一対の
データバス間に互いのデジタルデータを交換するデジタ
ルデータ交換手段と、前記一対のデータバスの一方又は
両方に送出されたデータが設定され、そのデータに基い
てジャンプ条件を制御する条件分岐制御手段とを備えた
ものであり、更に、前記デジタル処理手段は、外部接続
される記憶装置の特定メモリ領域を巡回してアクセスす
るためのアドレスデータ、入力されたデジタルデータに
乗算される係数を作成するための定数「1」、「a」、
「b」、デジタルフィルタを構成するための係数、処理
前及び処理中のデジタルデータ等を記憶する記憶手段
と、乗算手段及び演算手段とを備え、また、前記制御回
路は、プログラムを記憶するプログラムメモリ手段と、
該プログラムメモリ手段のアドレスを指定するプログラ
ムカウンタ手段と、前記プログラムメモリ手段から読み
出された命令を解読するデコーダ手段と、前記一対のデ
ータバスの一方あるいは両方に接続されてジャンプ先の
アドレスデータが設定されるジャンプアドレス手段と、
該ジャンプアドレス手段に設定されたジャンプ先アドレ
スを選択的に前記プログラムカウンタ手段に印加するマ
ルチプレクサ手段と、前記一対のデータバスの一方ある
いは両方に接続され、同じ命令の実行回数が設定される
ループカウンタとを備えることにより、定められた期間
内に効率よく多くの機能を達成することを目的とする。
【0010】
【作用】上述した手段に於いて、外部メモリインターフ
ェイス手段を介して外部接続された記憶装置の特定メモ
リ領域を巡回アクセスする場合、デジタル処理手段の記
憶手段からアドレスデータを読み出して演算手段でイン
クリメントあるいはデクリメントし、その結果が特定メ
モリ領域の境界でないときにはその結果を出力し、特定
メモリ領域の境界であるときには記憶手段に記憶されて
いる所定値を出力する動作が単一の命令で行われ、その
出力のアドレスデータを再び記憶手段に転送すると共に
アドレスデータに特定メモリ領域の先頭アドレスを加算
して実アドレスデータを作成し、外部メモリインターフ
ェイス手段に送出することにより、外部接続された記憶
装置のアクセスが容易になる。
【0011】また、外部から入力されたデジタルデータ
をデジタル処理手段で処理中にオーバーフローが生じた
場合、次に入力されるデジタルデータに乗算する係数を
調整するために、記憶手段に記憶された定数「1」、
「a」、「b」(a<1、b>1)を選択し、そのとき
の係数に乗算することによって入力されたデジタルデー
タのレベルをオーバーフローが生じない大きさに調整す
る。
【0012】また、デジタル処理手段内の記憶手段に外
部からデータを書き込む場合、書き込むデジタルデータ
とそのデータ数を示す値、書き込み先アドレス、及び、
一対のデジタル処理手段のいずれかを指示するデータの
複合データをインターフェイス手段に印加し保持させる
と、最初に複合データがインターフェイス手段から取り
出され、制御手段のループカウンタ手段、記憶手段のア
ドレスを指定するアドレス指定手段、及び記憶制御レジ
スタ手段に各々のデータがセットされ、これらに基いて
書き込まれるべきデータがそのデータ数だけインターフ
ェイス手段から取り出され、記憶手段に書き込まれるの
で、外部からのデータ転送が容易になる。
【0013】更に、デジタルデータ交換手段によって、
一対のデータバスに送出されたデジタルデータ、あるい
は、一対のデジタル処理手段の内部データを一命令の実
行によって互いに交換することが可能になる。また、制
御手段内に設けられたジャンプアドレスレジスタ手段に
インターフェイス手段を介してジャンプ先アドレスデー
タを外部からセットすることにより、ジャンプ命令や条
件分岐命令の実行時に、プログラムカウンタ手段にジャ
ンプアドレスレジスタ手段のアドレスデータが転送され
るため、プログラムの流れを外部から制御することが可
能となる。
【0014】更に、条件分岐制御手段内の条件設定レジ
スタ手段に設定されたデータにより、各々のデジタル処
理手段に接続されたフラグ手段の出力を選択し、ジャン
プ制御信号を発生するために、一方のデジタル処理手段
のみ、あるいは、他方のデジタル処理手段のみ条件が成
立した場合、あるいは、いずれか一方のデジタル処理手
段の条件が成立した場合、両方のデジタル処理手段の条
件が成立した場合をプログラムあるいは外部からのデー
タで選択することができる。
【0015】上述の作用により、機能の向上と共に動作
の効率化が図られ、デジタル信号処理装置のスループッ
トが向上するのである。
【0016】
【実施例】図1は、本発明の実施例を示すブロック図で
あり、一対のデータバス(BUS1)(BUS2)(1
1)と、該データバス(BUS1)(BUS2)(1
1)に接続されたデジタル処理回路(12)(13)
と、同様にデータバス(BUS1)(BUS2)(1
1)に接続されたデータ入出力回路(14)、インター
フェイス回路(15)、外部メモリインターフェイス回
路(16)、データ交換レジスタ(17)と、データバ
ス(BUS2)に接続された記憶制御レジスタ(1
8)、条件分岐制御回路(19)と、データバス(BU
S2)に接続され、前記各回路の動作を制御する制御回
路(20)とから構成されたオーディオ信号処理用のD
SPシステムであり、このDSPシステムはワンチップ
半導体素子上に集積されるものである。
【0017】データバス(11)は、各々8ビット×3
の24ビットで構成される。データ入出力回路(14)
は、入力端子INに外部から印加された16ビットの左
チャンネルと右チャンネルのサンプリングデータ(例え
ば、CDプレーヤの場合はサンプリング周波数が44.
1KHzでサンプリングされたデジタルデータ)をシリ
アルに入力し、右チャンネルのデータはデータバスBU
S1に、左チャンネルのデータはデータバスBUS2に
送出し、更に、データバスBUS1に送出された処理済
の右チャンネルのデータとデータバスBUS2に送出さ
れた処理済の左チャンネルのデータを受け取り、出力端
子OUTから交互にシリアル出力するものである。
【0018】データ処理回路(12)は右チャンネルの
データ処理用で、データ処理回路(13)は左チャンネ
ルのデータ処理用であり、各々全く同じ構成である。即
ち、データ処理回路(12)(13)は、データRAM
(21)、定数RAM(22)、定数ROM(23)、
アドレスポインタ(24)(25)(26)、乗算器
(MUL)(27)、ALU(28)、アキュームレー
タ(ACC)(29)、テンポラリーレジスタ(TMP
1〜TMP8)(30)を有している。データRAM
(21)は、データ入出力回路(14)から送出された
処理前のデータ、及び、演算処理後のデータを記憶する
24ビット×128の容量を有し、データバス(11)
及び乗算器(27)の入力に接続される。定数RAM
(22)は、インターフェイス回路(15)から送出さ
れるデジタルフィルタの係数、及び、外部メモリインタ
ーフェイス回路(16)を介して接続される外部メモリ
装置(図示せず)のアドレスデータ等を記憶する16ビ
ット×256の容量を有し、データバス(11)、乗算
器(27)の入力、及び、ALU(28)の入力に接続
される。また、定数ROM(23)は、外部メモリ装置
に設定された特定メモリ領域の先頭アドレスデータ、及
び、アドレス幅やデータ入出力回路(14)から送出さ
れたデジタルデータに乗算する係数を作成するための定
数「1」、「a」(例えばa=0.99)、「b」(例
えばb=1.01)や乗算あるいは演算結果がオーバー
フローしたときに設定される最大値及び最小値等を固定
記憶する24ビット×256のリードオンメモリであ
り、データバス(11)及び乗算器(27)の入力に接
続される。
【0019】アドレスポインタ(24)は、8ビットで
構成されデータRAM(21)のアドレス指定を行うも
のであり、制御回路(20)から出力されるマイクロコ
ードINC1及びDEC1で制御され、保持しているア
ドレスデータをインクリメント(+1)及びデクリメン
ト(−1)する機能、及び、アドレスデータ「0」と設
定値の間を循環する循環アドレス機能を有している。ま
た、アドレスポインタ(25)は定数RAM(22)の
アドレスを指定する10ビットのポインタであり、制御
回路(20)から出力されるマイクロコードINC2で
制御され、アドレスデータをインクリメントする機能
と、制御回路(20)から出力されるマイクロコードC
LEAR2によって「0」にクリアされる機能を有して
いる。更に、アドレスポインタ(26)は、定数ROM
(23)のアドレスを指定する8ビットのポインタであ
り、制御回路(20)から出力されるマイクロコードD
EC3によってアドレスデータをデクリメントする機能
を有している。
【0020】乗算器(27)は、24ビット×16ビッ
トの乗算をするものであり、A入力は24ビット、B入
力は16ビットで、その乗算結果は1サイクル後に確定
するものである。更に、乗算器(27)のA入力とB入
力には、入力選択回路MPXAとMPXBが設けられ、
入力選択回路MPXAは、制御回路(20)からのマイ
クロコードA−BUSによりデータバス(11)を選択
し、マイクロコードA−DRAMによりデータRAM
(21)を選択してA入力に印加し、入力選択回路MP
XBは、マイクロコードB−BUSによりデータバス
(11)を選択し、マイクロコードB−CRAMにより
定数RAM(22)を選択し、マイクロコードB−CR
OMにより定数ROM(23)を選択してB入力に印加
する。乗算結果は32ビットで出力される。
【0021】ALU(28)は32ビットの演算回路で
あり、一方に入力された32ビットの乗算結果と他方に
入力された32ビットのACC(29)のデータをマイ
クロコードADDによって加算処理して、その結果をA
CC(29)に転送する。ACC(29)の32ビット
のうち、上位24ビットはデータバス(11)と接続さ
れ、下位8ビットは補助バス(31)によってテンポラ
リーレジスタ(30)の下位8ビットと接続されてい
る。テンポラリーレジスタ(30)は、32ビットのレ
ジスタTMP1,TMP2……TMP8で構成され、3
2ビットのデータを最大8個保持するレジスタであり、
各々の上位24ビットはデータバス(11)と接続され
る。データバス(11)と補助バス(31)によって、
テンポラリーレジスタ(30)とACC(29)間で3
2ビットデータの転送が行われる。
【0022】制御回路(20)は、予めプログラムされ
た手順に従って、各部回路を制御するものであり、その
構成は図2に示される如く、命令コードの組み合わせか
ら成るプログラムを記憶するプログラムROM(32)
と、プログラムROM(32)のアドレスを指定するプ
ログラムカウンタ(PC)(33)と、プログラムRO
M(32)から読み出された命令を解読し、各種制御信
号を出力するインストラクションデコーダ(I−DE
C)(34)と、プログラムカウンタ(33)のアドレ
スデータをインクリメントするインクリメンタ(35)
と、割込み処理時の戻り先アドレスを記憶するスタック
(36)と、データバスBUS2に接続されジャンプ先
アドレスデータがプリセットされるジャンプアドレスレ
ジスタ(VAR1)(37)及び(VAR2)(38)
と、インクリメンタ(35)の出力、スタック(36)
の出力、ジャンプアドレスレジスタ(37)及び(3
8)の出力、及び、プログラムROM(32)に記憶さ
れたアドレスデータ出力を選択するマルチプレクサ(3
9)と、プログラムカウンタ(33)のデータをそのま
まにして同じ命令を実行させる回数が設定されるループ
カウンタ(LOOP)(40)とから成る。プログラム
ROM(32)は32ビット×512の容量を有し、デ
ジタルフィルタを実現するためのプログラム、外部接続
された外部メモリ装置のアドレス指定を行うプログラ
ム、インターフェイス回路(15)からデジタルデータ
を取り出すプログラム、及び、その他必要なプログラム
が格納される。また、プログラムROM(32)からは
読み出された命令コード中に含まれるデジタルデータや
アドレスデータがデータバス(11)に送出できるよう
にもなっている。インストラクションデコーダ(34)
からは、アドレスポインタ(24)(25)(26)を
制御するINC1,INC2,DEC1,CLEAR
2,DEC3や、入力選択回路MPXA,MPXBも制
御するA−BUS,A−DRAM,B−BUS,B−C
RAM,B−CROMや、ALU(28)を制御するA
DD,THR,MDや、データ交換レジスタ(17)を
制御するCHGや、条件分岐制御回路(19)を制御す
るOVFR,SIFR,CAFR,BOFRや、記憶制
御レジスタ(18)を制御するMBDL等が出力され
る。また、マルチプレクサ(39)は、条件分岐制御回
路(19)から出力されるジャンプ制御信号JMPとイ
ンストラクションデコーダ(34)からジャンプ命令、
スキップ命令、あるいはリターン命令等の実行時に出力
される制御信号PRGCによって、その選択動作が制御
される。ループカウンタ(40)は、データバスBUS
2に接続され、インターフェイス回路(15)からデー
タを取り出す際の最初の転送命令の実行時にインストラ
クションデコーダ(34)から出力される制御信号MB
DLにより、データバスBUS2に送出されたデータを
入力する。
【0023】インターフェイス回路(15)は、DSP
システムと外部の制御装置、例えば、マイクロコンピュ
ータ(不図示)の間のデータ送受を行うものであり、図
3に示される如く、入力レジスタ(SIPO)(41)
と、保持レジスタ(LIFO)(42)と、転送終了フ
ラグ(F)(43)と、出力レジスタ(44)とを備え
ている。入力レジスタ(41)は、マイクロコンピュー
タから印加されるシリアル入力データSINを同期クロ
ックSCLKによって順次入力する16ビットのシフト
レジスタであり、16ビットのデータ入力が終了すると
そのパラレル出力により、入力されたデジタルデータが
保持レジスタ(42)に保持される。保持レジスタ(4
2)は16ビット×8の容量を有するレジスタであり、
保持レジスタ(42)の8アドレスは、アドレスポイン
タ(45)によって指定される。アドレスポインタ(4
5)は、保持レジスタ(42)に書き込みが為される毎
にインクリメントされ、また、読み出しが為される毎に
デクリメントされるものであり、従って、保持レジスタ
(42)を読み出す際には、書き込まれた順序とは逆の
順序でデジタルデータの取り出しが為される。保持レジ
スタ(42)の読み出しの結果、アドレスポインタ(4
5)が「0」になると、読み出しが終了したことを示す
信号SEMPがマイクロコンピュータに出力される。一
方、マイクロコンピュータは、データの転送が終了する
と終了信号SRDYを印加し転送終了フラグ(43)を
セットする。出力レジスタ(44)は、データバスBU
S1及びBUS2に接続された16ビットのシフトレジ
スタであり、データバス(11)に転送されたデータを
パラレルに入力し、マイクロコンピュータからの転送ク
ロックSOCLKにより、シリアルデータSOUTを出
力する。
【0024】外部メモリインターフェイス回路(16)
は、DSPシステムに外部接続されるメモリとの間で、
アドレス指定及びデータの送受を行うための回路で、図
4の如く、データバス(11)に接続されたアドレス保
持レジスタ(RMAD)(46)(47)と、アドレス
保持レジスタ(46)(47)に接続された出力レジス
タ(48)と、外部メモリ装置(不図示)から取り出さ
れたデジタルデータを入力する入力レジスタ(49)
と、入力レジスタ(49)とデータバス(11)に接続
された入力データ保持レジスタ(RMRD)(50)
(51)と、データバス(11)に接続された出力デー
タ保持レジスタ(RMWR)(52)(53)と、出力
レジスタ(54)とから構成される。アドレス保持レジ
スタ(46)(47)は各々17ビットであり、出力レ
ジスタ(48)は、17ビットのアドレスデータを9ビ
ットと8ビットに分割して異なるタイミングで外部メモ
リ装置に印加するものである。入力レジスタ(49)
は、外部メモリ装置から読み出された16ビットのデー
タが8ビットに分割されて印加され、これらを16ビッ
トにまとめて、16ビットの入力データ保持レジスタ
(50)(51)に印加するものである。また、出力デ
ータ保持レジスタ(52)(53)は、16ビットで構
成され、データバス(11)に送出された出力データを
保持し、出力レジスタ(54)に出力する。出力レジス
タ(54)は、16ビットの出力データを8ビットに分
割して外部メモリ装置に出力する。
【0025】本実施例において、外部メモリ装置は、反
射音及び残響音の作成に使用されるものであり、例え
ば、図5に示される如く、領域が分けられている。図5
に於いて、外部メモリ装置のアドレス「0」から「A−
1」までは、1次反射音、2次反射音、3次反射音…m
次反射音を作成するための領域でオーディオ信号のデジ
タルデータを遅延するために使用され、「A」から「A
+n」までの領域は残響音を作成するための領域で、独
立したアドレスデータ「0」〜「n」で巡回してアクセ
スすることができるようになっている。そのための処理
については後に述べる。
【0026】データ交換レジスタ(17)は、データバ
スBUS1に送出されたデータを保持し、データバスB
US2に出力する24ビットのR→Lレジスタ(17
a)と、データバスBUS2に送出されたデータを保持
し、データバスBUS1に出力する24ビットのL→R
レジスタ(17b)から構成され、交換命令の実行時に
制御回路(20)から出力される制御信号CHGによ
り、1命令サイクル中に、データの保持と出力がR→L
レジスタ(17a)及びL→Rレジスタ(17b)で同
時に行われる。従って、右チャンネルのデジタルデータ
と左チャンネルのデジタルデータを互いに交換し、各々
相手チャンネルのデータに所定の係数を乗算し、自分の
デジタルデータに加算あるいは減算するといった信号操
作が行える。
【0027】記憶制御レジスタ(18)は、2ビットの
レジスタであり、インターフェイス回路(15)からデ
ータを取り出すための転送命令が実行されたとき、制御
回路(20)から出力される制御信号MBDLによっ
て、2ビットのデータがセットされる。記憶制御レジス
タ(18)の2ビット出力は、各々デジタル処理回路
(12)(13)のデータRAM(21)及び定数RA
M(22)に印加され、それらの書き込み動作を制御し
ている。即ち、インターフェイス回路(15)から取り
出したデータをデータRAM(21)あるいは定数RA
M(22)に転送する転送命令実行時に、その書き込み
動作の制御が為される。例えば、定数RAM(22)に
書き込まれたデジタルフィルタの定数を変える場合、右
チャンネル及び左チャンネルを一度に変えるには、予め
記憶制御レジスタ(18)の2ビット共に「1」をセッ
トすれば良く、右チャンネルと左チャンネルを独立して
変えるには、変えたい方のチャンネルに対応するビット
を「1」、他方のビットを「0」とすれば良い。この記
憶制御レジスタ(18)へのデータセットは、制御回路
(20)のループカウンタ(40)(図2)とアドレス
ポインタ(24)(25)へのデータセットと同時に行
われる。即ち、マイクロコンピュータは、インターフェ
イス回路(15)の保持レジスタ(42)(図3)にデ
ータを転送する際に、そのデータ数を示すデータとその
データを書き込む先頭アドレスを示すアドレスデータと
右チャンネルあるいは左チャンネルを示すデータから成
る複合データを最後に転送する。複合データの割当て
は、図6に示す如く、16ビットのデータのうち、下位
10ビットがアドレスデータを示し、上位4ビットがデ
ータ数を示し、残り2ビットが右チャンネルと左チャン
ネルを指定するデータである。従って、インターフェイ
ス回路(15)からデータを取り出す際に、最初ループ
カウンタ(40)、アドレスポインタ(25)、記憶制
御レジスタ(18)への転送命令を実行することによ
り、複合データが取り出され、各々のセットが為される
のであり、次の転送命令の実行では複合データの内容に
基いた転送が為されるのである。
【0028】条件分岐制御回路(19)は、各々のデジ
タル処理回路(12)(13)のALU(28)のデジ
タル処理出力が所定の状態になったときに出力される信
号を、データバスBUS2から印加されたデータに基い
て選択しジャンプ制御信号JMPを発生するものであ
り、図7に示される如く、2ビットの条件設定レジスタ
(55)と、各々のALU(28)から出力されるボロ
ー信号BOR(R),(L)でセットされるボローフラ
グ(R),(L)(56)と、キャリー信号CAY
(R),(L)でセットされるキャリーフラグ(R),
(L)(57)と、ALU(28)で処理した結果のデ
ータが負であることを示すサイン信号SIN(R),
(L)でセットされるサインフラグ(R),(L)(5
8)と、デジタルデータがオーバーフロー、即ち、「7
FFFFFFF」(36ビット)以上になったとき、及
び、「80000000」(36ビット)以下(負のオ
ーバーフロー)になったとき出力されるオーバーフロー
信号OVF(R),(L)でセットされるオーバーフロ
ーフラグ(R),(L)(59)と、条件設定レジスタ
(55)の2ビット出力及びその反転出力で制御され、
各々のフラグ(56)(57)(58)(59)の
(R)と(L)の出力を選択する選択回路(60)とか
ら構成される。この選択回路(60)は、ANDゲート
(61)とORゲート(62)で構成され、条件設定レ
ジスタ(55)のB1,B2が各々「1」「1」の場合に
は、各々のフラグ(56)(57)(58)(59)の
(R)あるいは(L)のいずれか一方がセットされれば
ジャンプ制御信号JMPが出力され、B1,B2が各々
「1」「0」の場合には各々のフラグ(56)(57)
(58)(59)の(R)側のみ、即ち、デジタル処理
回路(12)の条件のみでジャンプ制御信号JMPが出
力され、逆にB1,B2が各々「0」「1」の場合には、
各々のフラグ(56)(57)(58)(59)の
(L)側のみ、即ち、デジタル処理回路(13)の条件
のみでジャンプ制御信号JMPが出力され、B1,B2が
共に「0」の場合には、各々のフラグ(56)(57)
(58)(59)の(R)及び(L)の両方が共にセッ
トされたときだけにジャンプ制御信号JMPが出力され
るのである。従って、条件設定レジスタ(55)にセッ
トするデータの内容により、ジャンプの条件を設定でき
るのである。また、ボローフラグ(56)、キャリーフ
ラグ(57)、及びサインフラグ(58)は、条件分岐
命令の実行サイクルにおける最後のタイミングで制御回
路(20)のインストラクションデコーダ(34)から
出力されるリセット信号BOFR,CAFR,及び、S
IFRによって各々リセットされるが、オーバーフロー
フラグ(59)は、オーバーフローフラグに基く条件分
岐命令の実行サイクルではリセットされず、単独のオー
バーフローフラグリセット命令の実行によってインスト
ラクションデコーダ(34)から出力される制御信号O
VFRによってリセットされる。
【0029】次に、図1に示されたDSPシステムを用
いて各種機能を実現するための動作を説明する。例え
ば、オーディオの信号処理に於いて、グラフィックイコ
ライザを実現する場合、 yi=xiA+xi-1B+xi-2C+yi-1D+yi-2E (A,B,C,D,Eはフィルタ定数)で表わされる積
和演算によって実現される帯域デジタルフィルタを複数
段接続することによって得られる。
【0030】図8は、2次の直接型IIRフィルタの帯
域デジタルフィルタを2段縦続接続することによって2
バンドのグラフィックイコライザを実現するものであ
る。図8に於いて、Z-1(63)は単位時間(ここでは
サンプリング周期)の遅延素子であり、(64)は定数
A〜Jの乗算素子、(65)は加算素子である。図9
は、図8のデジタルフィルタを実現するプログラムを示
す図であり、図10は、データRAM(21)と定数R
AM(22)に記憶されるデータの割り付け図である。
図9のプログラムは、定数の乗算をC,B,A,E,
D,H,G,F,J,Iの順で行うために、定数RAM
(22)のアドレス「0」から「9」までには同一順序
で定数が格納される。一方、データRAM(21)に
は、xi,yi,ziのデータが3アドレスおきに書き込
まれるが、サンプリング周期、即ち、一つの入力データ
xi+1に対するフィルタ処理期間毎に、1アドレスずら
してxi+1,yi+1,zi+1を書き込むことにより、遅延
素子(63)による遅延データを作成している。よっ
て、アドレスポインタ(24)は「0」〜「7」の循環
アドレス指定、及び、アドレスポインタ(25)は
「0」〜「9」の循環アドレス指定となるように予めプ
ログラムによって設定しておく。
【0031】ここで、入力データxiに対して図9のプ
ログラムのステップ「0」を実行する時点に於いて、デ
ータRAM(21)の内容が図10(イ)の如くであ
り、アドレスポインタ(24)(25)が共にアドレス
「0」であるとき、ステップ「0」が実行されると、乗
算器(27)の入力A及びBには、データRAM(2
1)のアドレス「0」に記憶されているデータxi-2
(2サンプル前の入力データ)と定数RAM(22)の
アドレス「0」に記憶されている係数Cが印加される
が、その乗算結果は、次のステップで確定し出力され
る。また、ステップ「0」の最後に、命令AP1IN
C,AP2INCにより、アドレスポインタ(24)
(25)が共にインクリメントされ、その内容が「1」
となる。
【0032】ステップ「1」が実行されると、ステップ
「0」と同様にデータRAM(21)と定数RAM(2
2)が乗算器(27)の入力として選択され、各々、ア
ドレス「1」に記憶されたデータxi-1と定数Bが乗算
器(27)に印加される。また、前回のステップ「0」
で乗算された結果は、命令ALUTHRにより、ALU
(28)を素通りしてACC(29)に最初の乗算結果
C・xi-2がストアされる。ステップ「1」の最後に、
命令AP1INC,AP2INCにより、アドレスポイ
ンタ(24)(25)がインクリメントされ、その内容
はアドレス「2」となる。
【0033】次に、ステップ「2」が実行されると、命
令MULA−BUS,B−CRAMにより、乗算器(2
7)の入力Aにはデータバス(11)、入力Bには定数
RAM(22)が選択される。一方、命令TMP1Sに
より、テンポラリーレジスタTMP1の内容がデータバ
ス(11)に送出され、命令RAM1Dにより、データ
バス(11)に送出されたデータが、アドレスポインタ
(24)で指定されるデータRAM(21)のアドレス
「2」にストアされる。このとき、テンポラリーレジス
タTMP1には、サンプリング周期毎にデータ入力回路
(14)に外部から印加された入力データxiが予めス
トアされている。従って、入力データxiは、乗算器
(27)によって定数RAM(22)から読み出された
定数Aと乗算されると共に、データRAM(21)のア
ドレス「2」にストアされる。一方、命令ALUADD
により、ACC(29)にストアされているC・xi-2
とステップ「1」の乗算結果B・xi-1の加算が行わ
れ、その結果B・xi-1+C・xi-2がACC(29)に
ストアされる。ステップ「2」の最後に、アドレスポイ
ンタ(24)(25)がインクリメントされ、その内容
はアドレス「3」となる。
【0034】ステップ「3」が実行されると、乗算器
(27)の入力A及びBには、データRAM(21)と
定数RAM(22)のアドレス「3」にストアされてい
るデータyi-2と定数Eが印加され、命令ALUADD
により、ステップ「2」の乗算結果A・xiとACC
(29)の内容B・xi-1+C・xi-2がALU(28)
に於いて加算され、加算結果A・xi+B・xi-1+C・
xi-2がACC(29)にストアされる。ステップ
「3」の最後にアドレスポインタ(24)(25)がイ
ンクリメントされ、アドレス「4」となる。
【0035】ステップ「4」が実行されると、乗算器
(27)の入力A及びBには、データRAM(21)と
定数RAM(22)のアドレス「4」にストアされてい
るデータyi-1と定数Dが印加され、命令ALUADD
により、ステップ「3」の乗算結果E・yi-2とACC
(29)の内容A・xi+B・xi-1+C・xi-2がAL
U(28)に於いて加算され、加算結果A・xi+B・
xi-1+C・xi-2+E・yi-2がACC(29)にスト
アされる。ステップ「4」の最後に、命令AP1DE
C,AP2INCにより、アドレスポインタ(24)は
デクリメントされて、アドレス「3」となり、アドレス
ポインタ(25)はインクリメントされて、アドレス
「5」となる。
【0036】ステップ「5」が実行されると、乗算器
(27)の入力A及びBには、データRAM(21)の
アドレス「3」にストアされたデータyi-2と定数RA
M(22)のアドレス「5」にストアされた定数Hが印
加される。即ち、乗算器(27)は、このステップ
「5」から図8に示されたデジタルフィルタの2段目の
乗算を行う。一方、命令ALUADDにより、ステップ
「4」の乗算結果D・yi-1とACC(29)の内容A
・xi+B・xi-1+C・xi-2+E・yi-2がALU(2
8)に於いて加算され、加算結果A・xi+B・xi-1+
C・xi-2+D・yi-1+E・yi-2がACC(29)に
ストアされる。このときのACC(29)の内容は、1
段目のデジタルフィルタの出力yiとなる。ステップ
「5」の最後にアドレスポインタ(24)はインクリメ
ントされてアドレス「4」となり、アドレスポインタ
(25)はインクリメントされてアドレス「6」とな
る。
【0037】以下ステップ「6」〜「11」までを実行
することにより、入力データxiに対するフィルタ処理
が行われ、データRAM(21)の内容が図10(ロ)
の如く変化し、フィルタ処理ziが得られる。そして、
スタートアドレスを1アドレス先に進めて同様の動作を
繰り返えすことにより、図10(ハ)(ニ)の如くデー
タRAM(21)が変化し、フィルタ出力zi+1,zi+2
…が得られる。この動作は、デジタル処理回路(12)
(13)の両方に対して同時に行われるため、右チャン
ネルと左チャンネルのフィルタ処理が同時に行われるの
である。
【0038】次に、外部メモリ装置の巡回メモリ領域を
巡回アクセスする動作について説明する。図5に示され
た如く、巡回メモリ領域は、独立したメモリとして
「0」〜「n」までのアドレスデータでアクセス可能で
あり、前回のアドレスデータXは、定数RAM(22)
の所定アドレスに保持されている。そこで、アドレス
「n」からアドレス「0」の方向に1アドレスづつアク
セスする場合について述べる。先ず、アドレスポインタ
(25)にアドレスデータXの記憶されているアドレス
をセットし、MD命令を実行する。このMD命令は、定
数RAM(22)からアドレスデータXを読み出し、制
御信号MDによりALU(28)に於いてデクリメント
を行って、その結果X−1をACC(29)に保持させ
るが、X−1の結果ボローが生じた場合には、定数RO
M(23)の所定アドレスに記憶されている巡回メモリ
領域の終了アドレス「n」を読み出し、ACC(29)
にX−1の代りに保持させる。これらの動作は、MD命
令の実行サイクル内にすべて行われる。次に、転送命令
により、今までアドレスデータ「X」の記憶されていた
定数RAM(22)のアドレスに、ACC(29)のデ
ータを転送し保持させる。更に、加算命令ADDを実行
して、定数ROM(23)内に記憶されている巡回メモ
リ領域の先頭アドレス「A」を読み出し、ACC(2
9)に保持されているデータと加算し、その加算結果、
即ち、「X−1+A」を再びACC(29)に保持す
る。これにより、ACC(29)に保持されたアドレス
データは、外部メモリ装置の実アドレスデータとなる。
これを、外部メモリ装置に印加するために、転送命令を
実行し、ACC(29)内のアドレスデータを外部メモ
リインターフェイス回路(16)のアドレス保持レジス
タRMAD(図4)のいずれか一方に転送する。これに
より、アドレスデータ「X−1+A」は、出力レジスタ
(48)により外部メモリ装置に印加される。
【0039】ここで、外部メモリ装置にD−RAM(ダ
イナミック・ランダム・アクセス・メモリ)を使用した
場合、巡回メモリ領域を巡回アクセスすることで、D−
RAMのリフレッシュが行われるようになっている。即
ち、実際のアドレスデータ「X−1+A」が16ビット
であるとき、巡回メモリ領域をアドレス指定する「X」
は「0」〜「n」であるから、巡回アクセスによって変
化するビットは16ビットのアドレスデータのうちの一
部である。従って、図4に示された出力レジスタ(4
8)は、その変化するビットをD−RAMのローアドレ
スデータとして出力するように構成される。また、アド
レスデータが16ビットであるのに対し、アドレス保持
レジスタ(46)(47)及び出力レジスタ(48)が
17ビットで構成されているのは、変化するビットがD
−RAMのローアドレスデータのビット数に満たない場
合に、残り1ビットをローアドレスデータの1ビットと
して出力し、この1ビットを操作することにより、すべ
てのリフレッシュを行うためでる。
【0040】実アドレスデータ「X−1+A」の出力に
より、読み出されたデータは、入力レジスタ(49)及
び入力データ保持レジスタRMRD(50)又は(5
1)を介してデータバス(11)に取り込まれ、また、
書き込むデータは、出力データ保持レジスタRMWR
(52)又は(53)と出力レジスタ(54)を介して
外部メモリ装置に書き込まれる。
【0041】このように、MD命令の実行サイクル内
で、デクリメントとその結果に基く転送動作を行うの
で、アドレスデータを作成するプログラムステップが短
かくなるのである。次に、入力データのレベル調整の機
能について説明する。サンプリング周期毎に入力される
デジタルデータは、前述した如くデジタルフィルタによ
って処理されるが、入力データのレベルが大きすぎた
り、小さすぎると、乗算及び演算時にオーバーフローが
発生する。このオーバーフローが発生した状態のフィル
タ出力をアナログ変換してオーディオ信号とするとノイ
ズとして再生されることになる。
【0042】そこで、図1に示されたDSPシステムで
は、オーバーフローを検出して、フィルタ出力を制御す
ると共に入力データのレベルを調整できるようになって
いる。その動作の例を図11に示し説明する。サンプリ
ング周期毎に入力されるデジタルデータをそのままフィ
ルタ処理するのではなく係数Kを乗算し、その乗算結果
を入力デジタルデータxiとしてフィルタ処理を行う。
図11に於いて、先ず、データ入出力回路(14)から
デジタルデータを入力し、データRAM(21)内の所
定アドレスに一時保持しておく。そして、乗算命令MU
Lにより、データRAM(21)から読み出した未処理
のデジタルデータとテンポラリーレジスタTMP3に保
持されている係数Kとの乗算を行う。このテンポラリー
レジスタTMP3は、係数Kの保持用として利用され、
初期状態では、定数ROM(23)に記憶されている定
数「1」が予め転送されている。乗算後に、条件分岐制
御回路(19)内のオーバーフローフラグ(R),
(L)(59)をリセットするための命令を実行し、オ
ーバーフローフラグ(R),(L)(59)をリセット
し、そして、係数Kの乗算結果が保持されているデジタ
ルデータxiをテンポラリーレジスタTMP1に転送す
る。このテンポラリーレジスタTMP1は、前述した如
く、フィルタ処理を行う際の入力デジタルデータxiの
保持用として利用され、入力デジタルデータxiは、前
述した如くフィルタ処理される。フィルタ処理が終了す
ると、そのフィルタ処理中の乗算あるいは演算によって
オーバーフローが発生したか否かをオーバーフローフラ
グの判定命令によって判定する。このとき、条件分岐制
御回路(19)の条件設定レジスタ(55)(図7)に
は、「1」「1」を設定し、左右いずれのオーバーフロ
ーも判定できるようにしておく。判定の結果、オーバー
フローが発生していなければそのまま次のフィルタ処理
を続けるが、オーバーフローが発生した場合には、フィ
ルタ処理の出力データを見て、そのオーバーフローが正
のオーバーフローであるか負のオーバーフローであるか
を判別する。正のオーバーフローである場合には、定数
ROM(23)の所定アドレスに記憶されている最大値
「7FFFFFFF」を取り出して、フィルタ出力zi
としてデータRAM(21)に設定し、負のオーバーフ
ローである場合には定数ROM(23)に記憶されてい
る最小値「80000000」を取り出して、フィルタ
出力ziとしてデータRAM(21)に記憶させる。そ
して、フィルタ処理がすべて終了したら、データRAM
(21)内に記憶された出力データziを処理済デジタ
ルデータとしてデータ入出力回路(14)に転送し出力
する。ここで、次の入力データの処理に移る前に、再び
オーバーフローがあったか否かを判定する。図7に示さ
れたオーバーフローフラグ(R),(L)(59)は、
オーバーフローフラグの判定命令の実行時にはリセット
されないので、前のフィルタ処理でオーバーフローがあ
ればセットされたままとなっている。判定の結果、オー
バーフローがあった場合には、入力されたデジタルデー
タのレベルが大きすぎるのであるから係数Kを小さくす
べく、定数ROM(23)に記憶されている定数「a」
(a=0.99)のアドレスをアドレスポインタ(2
6)に設定する。一方、オーバーフローが無かった場合
には、テンポラリーレジスタTMP3に保持されている
係数Kが「1」であるか否かを判定する。係数Kが
「1」である場合には、係数Kを変える必要がないの
で、定数ROM(23)の定数「1」の記憶されたアド
レスをアドレスポインタ(26)に設定し、係数Kが
「1」でない場合には、K>1であるかK<1であるか
を判定する。係数K>1のときには、「1」に近づける
ため定数「a」を選択し、係数K<1のときには定数
「b」を選択する。そして、乗算命令により、定数RO
M(23)からアドレスポインタ(26)でアドレスさ
れた定数を読み出し、テンポラリーレジスタTMP3に
保持された係数Kと乗算し、その結果をテンポラリーレ
ジスタTMP3に新しい係数Kとして転送する。そし
て、再び次の入力されたデジタルデータと係数Kの乗算
を行うのである。セットされたオーバーフローフラグ
(R),(L)(59)は、乗算後のリセット命令によ
ってリセットされる。
【0043】このように、乗算あるいは演算時にオーバ
ーフローが発生した場合には、サンプリング周期毎に係
数Kが徐々に増減されるため、入力されたデジタルデー
タのレベルがなだらかに変化する。また、オーバーフロ
ーが無くなった場合にも、係数Kが「1」となるように
なだらかに変化するので、出力されたデジタルデータを
アナログ変換して再生したときに急激な音の変化が無く
なるのである。
【0044】次に、定数RAM(22)に記憶されたデ
ジタルフィルタを構成するためのフィルタ係数を変更あ
るいは書き込む場合の動作を説明する。デジタルフィル
タの係数を変更する場合、外部に接続されたマイクロコ
ンピュータが係数を送出して来る。デジタルフィルタは
図8に示される構成であるが、係数の変更は、各段一度
に変更しなければならない。例えば、一段目のフィルタ
動作中に係数を変えてしまうと、一段目のフィルタ出力
yiは、正しくフィルタされない否んだものとなってし
まう。そこで、一段目のフィルタ係数A,B,C,D,
Eの5個の係数を変更する場合を説明する。
【0045】定数RAM(22)には、図10に示した
如く、アドレス「0」から「4」までの間にフィルタ係
数がC,B,A,E,Dの順に記憶されている。図3に
示されたインターフェイス回路(15)の保持レジスタ
(42)は、書き込まれる順次とは逆の順序で読み出し
が為されるため、マイクロコンピュータは、フィルタ係
数をD,E,A,B,Cの順序で転送し、更に、係数C
の後に、図6に示された複合データを送って来る。この
場合、複合データの下位10ビットは、定数RAM(2
2)の係数Cが記憶されるアドレス、即ち、「0」とな
っており、また、上位4ビットは、係数の個数、即ち、
「5」を示すデータである。係数A,B,C,D,Eを
右チャンネル及び左チャンネル共に変える場合には、複
合データの残り2ビットは共に「1」であり、独立して
変える場合には変更するチャンネルに対応するビットの
みを「1」とする。
【0046】マイクロコンピュータが係数D,E,A,
B,C及び複合データを転送し終わると、転送終了フラ
グ(43)をセットするため、DSPシステムは、転送
終了フラグ(43)の判定命令により、転送終了を検出
し、先ず、インターフェイス回路(15)からループカ
ウンタ(40)、記憶制御レジスタ(18)、及び、ア
ドレスポインタ(25)への転送命令を実行する。これ
により、ループカウンタ(40)には「5」、アドレス
ポインタ(25)には「0」、記憶制御レジスタ(1
8)には、例えば、「11」がセットされる。次に、イ
ンターフェイス回路(15)から定数RAM(22)へ
の転送命令がループカウンタ(40)に設定された回
数、即ち、5回実行され、保持レジスタ(42)から取
り出された定数はC,B,A,E,Dの順序で定数RA
M(22)に転送される。アドレスポインタ(25)は
転送命令の実行毎にインクリメントされるため、定数
C,B,A,E,Dは、図10に示される如く、各々の
アドレスに記憶されることになる。
【0047】従って、インターフェイス回路(15)か
らデータを転送するためのプログラムは、2つの転送命
令のみで実現できるので、プログラムステップ数の短縮
化が図れるのである。
【0048】
【発明の効果】上述の如く、本発明によれば、多機能で
スループットの高いDSPシステムが実現できるもので
あり、また、ワンチップ半導体素子上に集積化し易く、
外部装置との接続も容易となる利点を有する。特に、オ
ーディオ信号処理に利用した場合、オーディオ装置の機
能向上に多大なる効果を奏するものである。
【図面の簡単な説明】
【図1】本発明の実施例を示すブロック図である。
【図2】図1に示されたブロックの更に詳細なブロック
図である。
【図3】図1に示されたブロックの更に詳細なブロック
図である。
【図4】図1に示されたブロックの更に詳細なブロック
図である。
【図5】外部メモリ装置の領域を示す図である。
【図6】図1に示されたDSPシステムに外部から印加
する複合データを示す図である。
【図7】図1に示されたブロックの内部回路である。
【図8】デジタルフィルタを示す図である。
【図9】図8のデジタルフィルタを実現するプログラム
を示す図である。
【図10】図8のデジタルフィルタを実現する際のデー
タRAM及び定数RAMのアドレス割り付け図である。
【図11】図1の実施例の一機能の動作を示すフロー図
である。
【図12】従来例を示す図である。
【符号の説明】
(11) データバス (12)(13) デジタル処理回路 (14) データ入出力回路 (15) インターフェイス回路 (16) 外部メモリインターフェイス回路 (17) データ交換レジスタ (18) 記憶制御レジスタ (19) 条件分岐制御回路 (20) 制御回路 (21) データRAM (22) 定数RAM (23) 定数ROM (24)(25)(26) アドレスポインタ (27) 乗算器 (28) ALU (29) ACC (30) テンポラリーレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川口 正樹 大阪府守口市京阪本通2丁目5番5号 三洋電機株式会社内 (56)参考文献 特開 昭56−8935(JP,A) 特開 昭57−24113(JP,A) 特開 昭60−5339(JP,A) 特開 昭61−172428(JP,A)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 デジタルデータを転送するためのデータ
    バスと、該データバスに接続されたデジタル処理手段
    と、該デジタル処理手段の動作を予めプログラムされた
    手順に従って制御する制御手段とを備え、入力されたデ
    ジタルデータに所定の係数を乗算し該乗算結果に対して
    所定の処理を行うデジタル信号処理装置に於いて、前記
    デジタル処理手段は、定数「1」、「1」より小さい定
    数、「a」、及び「1」より大きい定数「b」を記憶す
    る記憶手段と、該記憶手段及び前記データバスに接続さ
    れた乗算手段及び演算手段とを備え、更に、前記デジタ
    ル処理手段の乗算及び演算の結果、オーバーフローが生
    じたことを保持するオーバーフローフラグ手段を設け、
    前記入力されるデジタルデータを処理する毎に、前記オ
    ーバーフローフラグ手段の内容に応じて前記定数
    「1」、「a」あるいは、「b」を選択し、該選択され
    た定数を前記係数に乗算して新たな係数を生成し、次に
    入力されるデジタルデータに対して前記新たな係数を乗
    算するようにしたことを特徴とするデジタル信号処理装
    置。
  2. 【請求項2】 請求項第1項に於いて、前記オーバーフ
    ローフラグがセットされているときは定数「a」を選択
    し、オーバーフローフラグがセットされておらず、前記
    係数が1より小さいときは定数「b」を選択することを
    特徴とするデジタル信号処理装置。
  3. 【請求項3】 請求項第1項に於いて、前記データバス
    に入力されるデジタルデータは、所定周波数でサンプリ
    ングされA−D変換されたオーディオ信号であり、前記
    デジタルデータと前記係数の乗算により入力レベルの調
    整を行うことを特徴とするデジタル信号処理装置。
  4. 【請求項4】 外部から入力されたデジタルデータと所
    定の係数を乗算する第1ステップと、該第1ステップの
    乗算結果を用いて所定の乗算あるいは演算を行い、該乗
    算あるいは演算でオーバーフローフラグがセットされた
    とき最大値あるいは最小値を出力データとして設定する
    第2ステップと、前記オーバーフローフラグに基いて定
    数「1」、「1」より小さい定数「a」、あるいは、
    「1」より大きい定数「b」を選択し、該選択した定数
    を前記係数に乗算して新しい係数を計算する第3ステッ
    プとを備え、前記第1ステップから第3ステップまでを
    外部からデジタルデータを取り込む毎に実行し、前記新
    しい係数を次に入力されるデジタルデータに乗算して、
    入力デジタルデータのレベル調整を行うことを特徴とす
    るデジタル信号処理方法。
  5. 【請求項5】 請求項第4項に於いて、前記第3ステッ
    プでは、オーバーフローフラグがセットされているとき
    は定数「a」を選択し、オーバーフローフラグがセット
    されておらず、前記係数が1より小さいときは定数
    「b」を選択することを特徴とするデジタル信号処理方
    法。
  6. 【請求項6】 請求項第4項に於いて、外部から入力さ
    れたデジタルデータは、所定周波数でサンプリングされ
    A−D変換されたオーディオ信号であることを特徴とす
    るデジタル信号処理方法。
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