JPS6259408A - デジタル・グラフイツク・イコライザ - Google Patents
デジタル・グラフイツク・イコライザInfo
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- JPS6259408A JPS6259408A JP60198957A JP19895785A JPS6259408A JP S6259408 A JPS6259408 A JP S6259408A JP 60198957 A JP60198957 A JP 60198957A JP 19895785 A JP19895785 A JP 19895785A JP S6259408 A JPS6259408 A JP S6259408A
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- equalizer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル・グラフィック・イコライザに係り、
例えばＰＣＭオーディオ信号等のデジタルオーディオ信
号を各周波数帯域別にレベル可変して取出すグラフィッ
ク・イコライザに関する。
例えばＰＣＭオーディオ信号等のデジタルオーディオ信
号を各周波数帯域別にレベル可変して取出すグラフィッ
ク・イコライザに関する。
従来の技術
近年、デジタル・シグナル・プロセッサ（以下、ＤＳＰ
という）を用いたデジタル・グラフィック・イコライザ
が開発されている。ＤＳＰのようなプログラマブルな演
算プロセッサを用いれば、高速演算が可能であり、又、
乗算機能が充実している点等から高精度演算が可能であ
る。
という）を用いたデジタル・グラフィック・イコライザ
が開発されている。ＤＳＰのようなプログラマブルな演
算プロセッサを用いれば、高速演算が可能であり、又、
乗算機能が充実している点等から高精度演算が可能であ
る。
ＤＳＰを用いた従来のデジタル・グラフィック・イコラ
イザは、イコライザ特性可変操作に伴い、例えばＣＰＵ
によってｔＡｗＪされるメモリのページ切換えによりプ
ログラム全体、又は、デジタル・フィルタの係数全体を
一度に切換える構成とされていた。
イザは、イコライザ特性可変操作に伴い、例えばＣＰＵ
によってｔＡｗＪされるメモリのページ切換えによりプ
ログラム全体、又は、デジタル・フィルタの係数全体を
一度に切換える構成とされていた。
発明が解決しようとする問題点
上記従来のものは、プログラムＦＪＪＪＩＡえ時又は係
数切換え時にデータ初期化を行なうのでデータがなくな
り、これにより、音が途切れて不自然な感じになる問題
点があった。又、上記切換えを夫々一度に行なうのでバ
ズノイズを生じ、耳障りである問題点があった。更に、
ページ切換えを行なっているので、プログラムの長さ又
は係数メモリの長さとして実質的に２倍必要であり、不
経済である問題点があった。
数切換え時にデータ初期化を行なうのでデータがなくな
り、これにより、音が途切れて不自然な感じになる問題
点があった。又、上記切換えを夫々一度に行なうのでバ
ズノイズを生じ、耳障りである問題点があった。更に、
ページ切換えを行なっているので、プログラムの長さ又
は係数メモリの長さとして実質的に２倍必要であり、不
経済である問題点があった。
本発明は、イコライザ特性可変操作に伴ってデジタル・
フィルタの複数の係数を所定周期で順次切換え、音の途
切れやバズノイズを生じることなく、又、プログラムや
係数メモリが短かくて済むデジタル・グラフィック・イ
コライザを提供することを目的とする。
フィルタの複数の係数を所定周期で順次切換え、音の途
切れやバズノイズを生じることなく、又、プログラムや
係数メモリが短かくて済むデジタル・グラフィック・イ
コライザを提供することを目的とする。
問題点を解決するための手段
第１図において、係数設定部６Ｌ、６Ｒは該特性入力部
１２からの情報に応じてデジタル・フィルタの複数の係
数ａ１〜ａＴｌに夫々対応した係数データを設定する係
数設定手段、ＤＳＰ３Ｌ 。
１２からの情報に応じてデジタル・フィルタの複数の係
数ａ１〜ａＴｌに夫々対応した係数データを設定する係
数設定手段、ＤＳＰ３Ｌ 。
３Ｒはデジタル・フィルタの複数の係数に対応した書換
え可能な係数メモリ１３Ｌ、１３Ｒを設けられており、
入来するデジタル信号を係数メモリ１３Ｌ、１３Ｒの係
数にて演算して取出すデジタル信号演算手段、ＣＰｔＪ
９、メモリ制御部５Ｌ。
え可能な係数メモリ１３Ｌ、１３Ｒを設けられており、
入来するデジタル信号を係数メモリ１３Ｌ、１３Ｒの係
数にて演算して取出すデジタル信号演算手段、ＣＰｔＪ
９、メモリ制御部５Ｌ。
５ｔは特性入力部１２にて指定されたイコライザ特性に
対応して係数設定手段からの複数の係数データを係数メ
モリ１３Ｌ 、 １３Ｒに所定周期で順次書換える書換
え制御手段の各−実施例である。
対応して係数設定手段からの複数の係数データを係数メ
モリ１３Ｌ 、 １３Ｒに所定周期で順次書換える書換
え制御手段の各−実施例である。
作用
特性入力部１２にて指定されたイコライザ特性に対応し
て係数設定部６Ｌ、６Ｒからの複数の係数データをＤＳ
Ｐ３Ｌ 、３Ｒの係数メモリ１３Ｌ。
て係数設定部６Ｌ、６Ｒからの複数の係数データをＤＳ
Ｐ３Ｌ 、３Ｒの係数メモリ１３Ｌ。
１３Ｒに所定周期で順次書換える。
実施例
第１図は本発明イコライザの一実施例のブロック系統図
を示す。同図中、１２は特性入力部、１５は表示部で、
第２図に示す如く、特性可変用スイッチＳＷ＋ 、ＳＷ
２ 、・・・ＳＷＭ、及びフラットスイッチＳＷＯ、表
示素子群１５１，１５２゜・・・１５Ｍが設けられてい
る。３１．３Ｒは夫々Ｌチャンネル用ＤＳＰ、Ｒチャン
ネル用ＤＳＰで、特性入力部１２にて設定されたイコラ
イザ特性を実′現すべくデジタル・フィルタ演算を行な
うもので、内部に係数メモリ１３Ｌ、１３Ｒ、プログラ
ムＲＯＭ１４Ｌ、１３Ｒ等を有する。
を示す。同図中、１２は特性入力部、１５は表示部で、
第２図に示す如く、特性可変用スイッチＳＷ＋ 、ＳＷ
２ 、・・・ＳＷＭ、及びフラットスイッチＳＷＯ、表
示素子群１５１，１５２゜・・・１５Ｍが設けられてい
る。３１．３Ｒは夫々Ｌチャンネル用ＤＳＰ、Ｒチャン
ネル用ＤＳＰで、特性入力部１２にて設定されたイコラ
イザ特性を実′現すべくデジタル・フィルタ演算を行な
うもので、内部に係数メモリ１３Ｌ、１３Ｒ、プログラ
ムＲＯＭ１４Ｌ、１３Ｒ等を有する。
第３図はＤＳＰ３Ｌ 、３Ｒの具体的ブロック系統図を
示す。同図中、マルチプレクサ（ＭＵＸ）。
示す。同図中、マルチプレクサ（ＭＵＸ）。
プログラムカウンタ（ＰＣ）、スタック、データ・メモ
リ・ページ・ポインタ（ＯＰ）、補助レジスタ、補助レ
ジスタ・ポインタ（ＡＲＰ）、シフト回路等は本発明に
は直接関係しないので、これらの説明を省略する。ＤＳ
Ｐは乗算器２４をハードｌフェアとして内部に有してお
り、その演算速度はＣＰＵの約１０倍〜１００倍にも達
する。一般に、ＦＩＲデジタル・フィルタによる演算は
２０〜１００ステップ程度あり、かつ、サンプリング周
期（１／４４．１ ｋＨｚ ＝２３ｇ＞に行なわれなけ
ればならず、高速演算が可能なりＳＰは例えば第４図に
示す構成の固定タップのＦＩＲデジタル・フィルタとし
て有効に利用できる。
リ・ページ・ポインタ（ＯＰ）、補助レジスタ、補助レ
ジスタ・ポインタ（ＡＲＰ）、シフト回路等は本発明に
は直接関係しないので、これらの説明を省略する。ＤＳ
Ｐは乗算器２４をハードｌフェアとして内部に有してお
り、その演算速度はＣＰＵの約１０倍〜１００倍にも達
する。一般に、ＦＩＲデジタル・フィルタによる演算は
２０〜１００ステップ程度あり、かつ、サンプリング周
期（１／４４．１ ｋＨｚ ＝２３ｇ＞に行なわれなけ
ればならず、高速演算が可能なりＳＰは例えば第４図に
示す構成の固定タップのＦＩＲデジタル・フィルタとし
て有効に利用できる。
第３図において、プログラムＲＯＭ１４はＤＳＰが実行
するプログラム及び前記乗算係数ａｔ〜ａ、等のデータ
を予め記憶しており、これらのデータをプログラムバス
２６を介してコントローラ２７等やプログラムバス２６
及びデータバス２８を介して乗算器２４等に供給する。
するプログラム及び前記乗算係数ａｔ〜ａ、等のデータ
を予め記憶しており、これらのデータをプログラムバス
２６を介してコントローラ２７等やプログラムバス２６
及びデータバス２８を介して乗算器２４等に供給する。
また、コントローラ２７には外部発振器（図示せず）か
らクロック信号（ＣＬＫｒＮ）が供給されている。
らクロック信号（ＣＬＫｒＮ）が供給されている。
再び第１図に戻って説明するに、Ｌ及びＲの各チャンネ
ルのデジタル音声信号に対して同じ信号処理が行なわれ
るので、主としてＬチャンネルについて説明する。入力
端子１に入来したサンプリング周期毎に交互に配置され
たり、Ｒの各チャンネルのデジタル音声信号ａ（第５図
（Ａ））はラッチ回路２Ｌ、２Ｒ（第６図）に供給され
る一方、タイミング制ｗＪｃ、 ｄ （同図（Ｃ）、（
Ｄ））がラッチ回路２Ｌ、２Ｒに供給される。これによ
り、ラッチ回路２Ｌ（２Ｒ）はデジタル音声信号ａから
しくＲ）チャンネルのデジタル音声信号のみを抜取って
出力する。
ルのデジタル音声信号に対して同じ信号処理が行なわれ
るので、主としてＬチャンネルについて説明する。入力
端子１に入来したサンプリング周期毎に交互に配置され
たり、Ｒの各チャンネルのデジタル音声信号ａ（第５図
（Ａ））はラッチ回路２Ｌ、２Ｒ（第６図）に供給され
る一方、タイミング制ｗＪｃ、 ｄ （同図（Ｃ）、（
Ｄ））がラッチ回路２Ｌ、２Ｒに供給される。これによ
り、ラッチ回路２Ｌ（２Ｒ）はデジタル音声信号ａから
しくＲ）チャンネルのデジタル音声信号のみを抜取って
出力する。
一方、割込み回路１６Ｌ、１６Ｒ（第７図）はＤＳＰ３
１−．３Ｒへのデータ転送タイミングを設定するための
回路である。即ち、ＤＳＰ３Ｌ 。
１−．３Ｒへのデータ転送タイミングを設定するための
回路である。即ち、ＤＳＰ３Ｌ 。
３Ｒへ取込まれるデジタル音声信号のサンプリング周波
数は４４．１ ｋＨ７であり、一方、ＤＳＰ３Ｌ 。
数は４４．１ ｋＨ７であり、一方、ＤＳＰ３Ｌ 。
３Ｒのマシンサイクルは約２０Ｍ）−ｔｚであるため、
割り込み回路１６Ｌ、１６ＲによりＤＳＰ３Ｌ 。
割り込み回路１６Ｌ、１６ＲによりＤＳＰ３Ｌ 。
３Ｒにとって都合の良いタイミングでＤＳＰ３Ｌ 。
３Ｒにデータを取り込ませている。
上記割り込み回路１６Ｌ、１６Ｒは第７図に示す如く、
ＮＯＲ回路２９及びＤフリップフロップ３０．３１より
構成される。ここで、ＮＯＲ回路２９の一方の入力端子
には、図示されないリセットスイッチ（通常は電源スィ
ッチと共用されている）がオンされることにより発生す
るリセット信号（Ｒ８信号）が端子３２を介して供給さ
れる。
ＮＯＲ回路２９及びＤフリップフロップ３０．３１より
構成される。ここで、ＮＯＲ回路２９の一方の入力端子
には、図示されないリセットスイッチ（通常は電源スィ
ッチと共用されている）がオンされることにより発生す
るリセット信号（Ｒ８信号）が端子３２を介して供給さ
れる。
このリセット信号はＤフリップフロップ３０を初期状態
に戻すための信号である。また、ＮＯＲ回路２９の他方
の入力端子にはＤＳＰ３Ｌ 、３Ｒ内の第３図示のコン
トローラ２７より出力される第５図（Ｅ）又は（Ｆ）に
示す如きデータ・イネーブル信号（ＤＥＮ信号）ｅ、ｆ
が供給される。
に戻すための信号である。また、ＮＯＲ回路２９の他方
の入力端子にはＤＳＰ３Ｌ 、３Ｒ内の第３図示のコン
トローラ２７より出力される第５図（Ｅ）又は（Ｆ）に
示す如きデータ・イネーブル信号（ＤＥＮ信号）ｅ、ｆ
が供給される。
Ｄフリップフロップ３０は、そのデータ入力端子（Ｄｉ
子）が接地され、一方そのクリア（ＣＬ）端子には上記
ＮＯＲ回路２９の出力信号が供給される。また、クロッ
ク（ＣＫ）端子には前記信号Ｃ又はｄが供給されている
。従って、フリップ７０ツブ３０のＱ端子より信号Ｃ又
はｄに同期した信号が出力され、フリップ７０ツブ３１
のデータ入力端子（Ｄ端子）に供給される。
子）が接地され、一方そのクリア（ＣＬ）端子には上記
ＮＯＲ回路２９の出力信号が供給される。また、クロッ
ク（ＣＫ）端子には前記信号Ｃ又はｄが供給されている
。従って、フリップ７０ツブ３０のＱ端子より信号Ｃ又
はｄに同期した信号が出力され、フリップ７０ツブ３１
のデータ入力端子（Ｄ端子）に供給される。
Ｄフリップフロップ３１は、そのＣＫ ｍ了に前記コン
トローラ２７より周波数５Ｍｔ−１２のクロック信号（
ＣＬＫＯＵＴ信号）が供給される。従って、Ｄフリップ
７０ツブ３１のＱｉ子よりＤＳＰ３ヒ、３Ｒ内のコント
ローラ２７へ出力されるＩ１０ブランチコン１〜ロール
信号（８１０信号）は、上記ＣＬＫＯＵＴ信号に同期し
ており、その立下り時刻で割込みが発生し、一方ＤＥＮ
ｆｆ１号の立下り時刻でＢＩＯ信号がリセットされる（
すなわちハイレベルとなる）。
トローラ２７より周波数５Ｍｔ−１２のクロック信号（
ＣＬＫＯＵＴ信号）が供給される。従って、Ｄフリップ
７０ツブ３１のＱｉ子よりＤＳＰ３ヒ、３Ｒ内のコント
ローラ２７へ出力されるＩ１０ブランチコン１〜ロール
信号（８１０信号）は、上記ＣＬＫＯＵＴ信号に同期し
ており、その立下り時刻で割込みが発生し、一方ＤＥＮ
ｆｆ１号の立下り時刻でＢＩＯ信号がリセットされる（
すなわちハイレベルとなる）。
ラッチ回路２Ｌ、２Ｒは第６図に示す如く、Ｄフリップ
フロップＦＩ＋〜Ｆ Ｉ ＋ｓ 、インバータ１＋、［
２及びゲート回路ＧＩ＋〜ＧＴＩ６より構成される。こ
こで、前記入力端子１から供給される１６ビツトのデジ
タル音声信号ａの各ビットは上記ＤフリップフロップＦ
Ｉ＋−ＦＩ＋ｓのＤ端子に別々に供給される。一方、前
記信号Ｃ又はｄがインバータＩ＋を介してＤフリップフ
ロップＦＩ＋〜ＦＩＩ６の夫々のＧ１１ｔｉ子に入力さ
れる。これにより、ＤフリップフロップＦＩ＋のＱ出力
端子とＦｉｚ〜Ｆｌｙｓの夫々のσ出力端子より前記の
如くし又はＲどちらか一方のチャンネルのデジタル音声
信号のみが扱き取られてゲート回路ＧＩ＋〜ＧＩ＋ｓの
入力端子へ供給される。
フロップＦＩ＋〜Ｆ Ｉ ＋ｓ 、インバータ１＋、［
２及びゲート回路ＧＩ＋〜ＧＴＩ６より構成される。こ
こで、前記入力端子１から供給される１６ビツトのデジ
タル音声信号ａの各ビットは上記ＤフリップフロップＦ
Ｉ＋−ＦＩ＋ｓのＤ端子に別々に供給される。一方、前
記信号Ｃ又はｄがインバータＩ＋を介してＤフリップフ
ロップＦＩ＋〜ＦＩＩ６の夫々のＧ１１ｔｉ子に入力さ
れる。これにより、ＤフリップフロップＦＩ＋のＱ出力
端子とＦｉｚ〜Ｆｌｙｓの夫々のσ出力端子より前記の
如くし又はＲどちらか一方のチャンネルのデジタル音声
信号のみが扱き取られてゲート回路ＧＩ＋〜ＧＩ＋ｓの
入力端子へ供給される。
上記ゲート回路ＧＩ＋〜Ｇ Ｉ ＋ｓの他方の入力端子
に、は前記ＤＥＮ信号ｅ又はｆがインバータＩ２を介し
てゲート信号として供給される。従って、ＤＥＮ信号信
号室下り時刻ｔ＋ 、ｔｓ等でラッチ回路２しからＤＳ
Ｐ３Ｌ−へしチャンネルのデジタル音声信号が出力され
、一方ＤＥＮ信号ｆの立下り時刻ｊ３．ｊ７等でラッチ
回路２ＲからＤＳＰ３ＲへＲチャンネルのデジタル音声
信号が出力される。なお、上記１６ビツトのデジタル音
声信号のうち最上位ビット（ＭＳＢ）のみが反転されて
、２の補数の形式に変換され、出力される。
に、は前記ＤＥＮ信号ｅ又はｆがインバータＩ２を介し
てゲート信号として供給される。従って、ＤＥＮ信号信
号室下り時刻ｔ＋ 、ｔｓ等でラッチ回路２しからＤＳ
Ｐ３Ｌ−へしチャンネルのデジタル音声信号が出力され
、一方ＤＥＮ信号ｆの立下り時刻ｊ３．ｊ７等でラッチ
回路２ＲからＤＳＰ３ＲへＲチャンネルのデジタル音声
信号が出力される。なお、上記１６ビツトのデジタル音
声信号のうち最上位ビット（ＭＳＢ）のみが反転されて
、２の補数の形式に変換され、出力される。
上記１−チャンネルのデジタル音声信号は時刻ｔ１にて
第３図に示す係数メモリ１３の所定のアドレスへ取り込
まれて記憶される。その後乗算器２４にてデジタル音声
データと館記係数メモリ１３に設定された乗算係数ａ１
〜ａＴｌとが乗口計算されて、その結果が第３図示の論
理演算回路（ＡＬＵ＞３３及びアキュムレータ（ＡＣＣ
＞３４にて加算される。
第３図に示す係数メモリ１３の所定のアドレスへ取り込
まれて記憶される。その後乗算器２４にてデジタル音声
データと館記係数メモリ１３に設定された乗算係数ａ１
〜ａＴｌとが乗口計算されて、その結果が第３図示の論
理演算回路（ＡＬＵ＞３３及びアキュムレータ（ＡＣＣ
＞３４にて加算される。
次に、イコライザ特性の切換えについて説明する。イコ
ライザ特性を切換えるに際してＤＳＰ３１−．３Ｒを実
質上構成するデジタル・フィルタの係数ａ１〜ａＴｌに
対応した係数データを切換えるのであるが、この切換え
動作を制御するのは制御部８内のＣＰＵ９であり、ＣＰ
ＬＩ９はＲＯＭ１０、ＲＡＭ１１からの制御信号に基づ
き第８図に示すフローチャートに従って動作する構成と
されている。
ライザ特性を切換えるに際してＤＳＰ３１−．３Ｒを実
質上構成するデジタル・フィルタの係数ａ１〜ａＴｌに
対応した係数データを切換えるのであるが、この切換え
動作を制御するのは制御部８内のＣＰＵ９であり、ＣＰ
ＬＩ９はＲＯＭ１０、ＲＡＭ１１からの制御信号に基づ
き第８図に示すフローチャートに従って動作する構成と
されている。
特性入力部１２の所定のスイッチを操作することにより
、第９図に示すイコライザ特性に１からに２に可変する
場合について説明する。特性に１は第４図示のＦＩＲデ
ジタル・フィルタの係数で示すと第１０図（Ａ）、後述
の係数設定部６Ｌ。
、第９図に示すイコライザ特性に１からに２に可変する
場合について説明する。特性に１は第４図示のＦＩＲデ
ジタル・フィルタの係数で示すと第１０図（Ａ）、後述
の係数設定部６Ｌ。
６Ｒのメモリマツプで示すと第１１図（Ａ）に示す如く
であり、特性に２は第１０図（Ｂ）、第１１図（Ｂ）に
示す如くである。所定の周期を１サンプリング周期とす
ると、ＲＡＭで構成されている係数設定部６Ｌ、６ρに
設定されている第１１図（Ａ）に示すアドレスＯの係数
データａｌ（６−１）が最初のサンプリングで同図（Ｂ
）に示すアドレスＯの係数データａ＋ （１３−１＞
に書換えられてＤＳＰ３Ｌ、３Ｒの係数メモリ１３Ｌ。
であり、特性に２は第１０図（Ｂ）、第１１図（Ｂ）に
示す如くである。所定の周期を１サンプリング周期とす
ると、ＲＡＭで構成されている係数設定部６Ｌ、６ρに
設定されている第１１図（Ａ）に示すアドレスＯの係数
データａｌ（６−１）が最初のサンプリングで同図（Ｂ
）に示すアドレスＯの係数データａ＋ （１３−１＞
に書換えられてＤＳＰ３Ｌ、３Ｒの係数メモリ１３Ｌ。
１３Ｒに格納される。同様に、次のサンプリングで係数
データａ２ （６２）が係数データａ２（１３−２）に
書換えられ、以下、係数データａ１まで所定周期で順次
書換えられる。
データａ２ （６２）が係数データａ２（１３−２）に
書換えられ、以下、係数データａ１まで所定周期で順次
書換えられる。
この場合、第１２図において、メモリ制御部（アドレス
カウンタ）５Ｌ、５ＲがＣｕＦ２及びＤＳＰ３Ｌ 、３
Ｒからデコーダ１７．１８、ゲート１９．２０（又は２
１）を介して供給される制御信号により自動インクリメ
ント（カウントアツプ）又は自動デクリメント（カウン
トダウン）され、これにより、上記のように係数データ
ａ＋。
カウンタ）５Ｌ、５ＲがＣｕＦ２及びＤＳＰ３Ｌ 、３
Ｒからデコーダ１７．１８、ゲート１９．２０（又は２
１）を介して供給される制御信号により自動インクリメ
ント（カウントアツプ）又は自動デクリメント（カウン
トダウン）され、これにより、上記のように係数データ
ａ＋。
ａ２．・・・ａｎが順次書換えられる。ゲート２０又は
２１はメモリ制御部５Ｌ（５Ｒ）のＭＳＢ出力にて選択
される。このように、係数メモリ１３Ｌ（１３Ｒ）に係
数データａ１〜ａｎが一度に書換えられるのではなく、
順次書換えられ、しかもプログラムが実行されている共
通の係数メモリ１３Ｌ（１３Ｒ）の領域１３−１〜１３
−ｎが書換えられる点に本発明の特徴がある。
２１はメモリ制御部５Ｌ（５Ｒ）のＭＳＢ出力にて選択
される。このように、係数メモリ１３Ｌ（１３Ｒ）に係
数データａ１〜ａｎが一度に書換えられるのではなく、
順次書換えられ、しかもプログラムが実行されている共
通の係数メモリ１３Ｌ（１３Ｒ）の領域１３−１〜１３
−ｎが書換えられる点に本発明の特徴がある。
サンプリング周波数を４４．１ ｋｌ−１ｚとすると、
１サンプルは約２２．７１Ｊｓであり、１００サンプル
では２２．７７ｘＸ １００＝ ２．２７ｍ５と速やか
に切換えが行なわれる。
１サンプルは約２２．７１Ｊｓであり、１００サンプル
では２２．７７ｘＸ １００＝ ２．２７ｍ５と速やか
に切換えが行なわれる。
そしてこの切換区間に特性が潜時切換えられる。
なお、この場合、特性入力部１２のフラットスイッチＳ
ＷＯ（レベル表示を零にする）が押されていないことが
検出され（第８図中ステップ１００）、バンドＩ（第２
図中、Ｉ＝１〜ＭのＭバンド構成）における係数設定値
がバンド１〜Ｍまで読取られて上記係数書換えが行なわ
れる（ステップ１０１〜１０４）。
ＷＯ（レベル表示を零にする）が押されていないことが
検出され（第８図中ステップ１００）、バンドＩ（第２
図中、Ｉ＝１〜ＭのＭバンド構成）における係数設定値
がバンド１〜Ｍまで読取られて上記係数書換えが行なわ
れる（ステップ１０１〜１０４）。
ここで、新たにスイッチＳ Ｗ ＋〜ＳＷＭを操作した
ことが検出されると（ステップ１０５）、これに対応し
た係数が計算され或いはＲＯＭ１０の中から選択され（
ステップ１０６）、上記の様に係数設定部６Ｌ、６Ｒに
係数が書込まれる（ステップ１０７）。一方、フラット
スイッチＳＷＯが押されている場合（ステップ１００．
１０８）、フラット係数が選択され（ステップ１０９）
、係数設定部６Ｌ、６Ｒに書込まれる（ステップ１１０
）このように、特性入力部１２でイコライザ特性を設定
するとデジタル・フィルタの係数ａ１〜 １
・ａＴｌが所定周期で順次切換えられ、ＤＳＰ３Ｌ。
ことが検出されると（ステップ１０５）、これに対応し
た係数が計算され或いはＲＯＭ１０の中から選択され（
ステップ１０６）、上記の様に係数設定部６Ｌ、６Ｒに
係数が書込まれる（ステップ１０７）。一方、フラット
スイッチＳＷＯが押されている場合（ステップ１００．
１０８）、フラット係数が選択され（ステップ１０９）
、係数設定部６Ｌ、６Ｒに書込まれる（ステップ１１０
）このように、特性入力部１２でイコライザ特性を設定
するとデジタル・フィルタの係数ａ１〜 １
・ａＴｌが所定周期で順次切換えられ、ＤＳＰ３Ｌ。
３Ｒにおける乗算鼎２４においてデジタル音声信号デー
タと係数ａ１〜ａＴｌとが乗算計算される。
タと係数ａ１〜ａＴｌとが乗算計算される。
演算結果データはラッチ回路４Ｌ、４Ｒ（第１３図）に
供給される。ランチ回路４Ｌ、、４Ｒは出力データ用メ
モリ２２Ｌ、２２Ｒ，出力タイミング調整用メモリ２３
Ｌ、２３Ｒにて構成されている。出力データ用メモリ２
２Ｌは第１３図に示す如く、Ｄフリップ７０ツブＦ Ｌ
、 ＋ −Ｆ Ｌ’ｓ及びインバータＩＬ＋より構成さ
れる。ここで、ＤフリップフロップＦＬ＋〜ＦＬ＋ｓの
Ｄ端子には上記１６ビツトの演算結果データの各ビット
が夫々供給され、一方ＣＫ端子にはＤＳＰ３Ｌ内の前記
コントローラ２７から第５図（Ｇ）に示す如ぎライト・
イネーブル信号（ＷＥ倍信号ｇがインバータＩＬ＋を介
して夫々供給される。このため、上記演算結果データは
ＷＥ信＠Ｑが立下る時刻ｔ６にてＤフリップフロップＦ
Ｌ＋〜ＦＬ１６に取り込まれて、そのＱ端子より出力さ
れる。
供給される。ランチ回路４Ｌ、、４Ｒは出力データ用メ
モリ２２Ｌ、２２Ｒ，出力タイミング調整用メモリ２３
Ｌ、２３Ｒにて構成されている。出力データ用メモリ２
２Ｌは第１３図に示す如く、Ｄフリップ７０ツブＦ Ｌ
、 ＋ −Ｆ Ｌ’ｓ及びインバータＩＬ＋より構成さ
れる。ここで、ＤフリップフロップＦＬ＋〜ＦＬ＋ｓの
Ｄ端子には上記１６ビツトの演算結果データの各ビット
が夫々供給され、一方ＣＫ端子にはＤＳＰ３Ｌ内の前記
コントローラ２７から第５図（Ｇ）に示す如ぎライト・
イネーブル信号（ＷＥ倍信号ｇがインバータＩＬ＋を介
して夫々供給される。このため、上記演算結果データは
ＷＥ信＠Ｑが立下る時刻ｔ６にてＤフリップフロップＦ
Ｌ＋〜ＦＬ１６に取り込まれて、そのＱ端子より出力さ
れる。
出力タイミング調整用メモリ２３ＬはＤフリップフロッ
プＦＯＬ＋〜ＦＯＬ１６．インバータＴＬｚ、ＩＬｘ及
びゲート回路ＧＬ＋〜Ｇ Ｌ １６より構成されている
。ここで、前記演算結果データはＤフリップフロップＦ
’ Ｌ Ｉ〜Ｆし１６の夫々のＱ端子からＤフリップフ
ロップＦ ＯＬ Ｉ−Ｆ ＯＬ ＋ｓの夫々のＤｒａ子
へ供給される。一方、第５図（Ｂ）に示す如き出力タイ
ミング調整パルスｂがインバータ１ｍ２を介してＤフリ
ップ７０ツブＦＯＬｔ〜Ｆ ＯＬ １６の夫々のＣＫ端
子に供給され、かつ、インバータＩＬｚを介してゲート
回路ＧＬ＋〜ＧＬ＋ｓの一方の入力端子に供給される。
プＦＯＬ＋〜ＦＯＬ１６．インバータＴＬｚ、ＩＬｘ及
びゲート回路ＧＬ＋〜Ｇ Ｌ １６より構成されている
。ここで、前記演算結果データはＤフリップフロップＦ
’ Ｌ Ｉ〜Ｆし１６の夫々のＱ端子からＤフリップフ
ロップＦ ＯＬ Ｉ−Ｆ ＯＬ ＋ｓの夫々のＤｒａ子
へ供給される。一方、第５図（Ｂ）に示す如き出力タイ
ミング調整パルスｂがインバータ１ｍ２を介してＤフリ
ップ７０ツブＦＯＬｔ〜Ｆ ＯＬ １６の夫々のＣＫ端
子に供給され、かつ、インバータＩＬｚを介してゲート
回路ＧＬ＋〜ＧＬ＋ｓの一方の入力端子に供給される。
上記演算結果データｉ（第５図（Ｉ））は信号すの立ｒ
つ時刻（第５図に示す時刻ｔｓ＞以降、Ｄフリップ７０
ツブＧＬ＋のＱ端子及びＧ Ｌ ２〜Ｇ Ｌ １６のＧ
端子よりゲート回路ＧＬ＋〜Ｇし１６を夫々介して出力
端子７より出力される。
つ時刻（第５図に示す時刻ｔｓ＞以降、Ｄフリップ７０
ツブＧＬ＋のＱ端子及びＧ Ｌ ２〜Ｇ Ｌ １６のＧ
端子よりゲート回路ＧＬ＋〜Ｇし１６を夫々介して出力
端子７より出力される。
このようにして、ＤＳＰ３Ｌは時刻１．にてデータを取
り込み、その直後の時刻ｔ２にて前のデータの演算結果
を出りし、次の時刻ｔ５にて次のデータを取り込み、Ｗ
Ｅ信号ｑの立下り時刻ｔ６にて時刻ｔ１に取り込んだデ
ータの演算結果を出力データ用メモリ２２Ｌに書き込み
、その後の信号ａに同期したタイミング時刻ｔ９にて上
記演算結果データが端子７より出力される。
り込み、その直後の時刻ｔ２にて前のデータの演算結果
を出りし、次の時刻ｔ５にて次のデータを取り込み、Ｗ
Ｅ信号ｑの立下り時刻ｔ６にて時刻ｔ１に取り込んだデ
ータの演算結果を出力データ用メモリ２２Ｌに書き込み
、その後の信号ａに同期したタイミング時刻ｔ９にて上
記演算結果データが端子７より出力される。
一方、Ｒチャンネルのディジタル音声信号も上記と同様
の処理がＤＳＰ３Ｒ、出力データ用メモリ２２Ｒ及び出
力タイミング調整用メモリ２３１１にて行なわれる。こ
の動作は上記しチャンネルのｆＪ＋作より容易に理解し
得るので、その説明を省略する。
の処理がＤＳＰ３Ｒ、出力データ用メモリ２２Ｒ及び出
力タイミング調整用メモリ２３１１にて行なわれる。こ
の動作は上記しチャンネルのｆＪ＋作より容易に理解し
得るので、その説明を省略する。
なお、ＤＳＰはプログラマブルなデジタル信号演痺手段
の一実施態様である。
の一実施態様である。
又、デジタル・フィルタとしては、Ｆ（Ｒデジタル・フ
ィルタに限定されるものではなく、Ｉ（Ｒデジタル・フ
ィルタや、ＦＩＲデジタル・フィルタと［ｒＲデジタル
・フィルタとの合成フィルタでもよい。
ィルタに限定されるものではなく、Ｉ（Ｒデジタル・フ
ィルタや、ＦＩＲデジタル・フィルタと［ｒＲデジタル
・フィルタとの合成フィルタでもよい。
又、チャンネル構成は２チヤンネルに限定されるもので
はない。
はない。
又、デジタル入力及びデジタル出力のシステムについて
説明したが、これに限定されるものではなく、入力にへ
〇コンバータ、出力にＤ△コンバータを用いれば、アナ
ログ入力及びアナログ出力のシステムを構成し得るのは
勿論である。
説明したが、これに限定されるものではなく、入力にへ
〇コンバータ、出力にＤ△コンバータを用いれば、アナ
ログ入力及びアナログ出力のシステムを構成し得るのは
勿論である。
発明の効果
本発明になるデジタル・グラフィック・イコライザによ
れば、イコライザ特性可変操作に伴ってデジタル・フィ
ルタの複数の係数を所定周期で順次切換えているので、
ページ切換えによってプログラム全体又は係数全体を一
度に切換えていた従来のものに比して音の途切れやバズ
ノイズを生じることはなく、自然な聴感を得ることがで
き、又、プログラムや係数メモリが短かくて済み、経済
的である等の特長を有する。
れば、イコライザ特性可変操作に伴ってデジタル・フィ
ルタの複数の係数を所定周期で順次切換えているので、
ページ切換えによってプログラム全体又は係数全体を一
度に切換えていた従来のものに比して音の途切れやバズ
ノイズを生じることはなく、自然な聴感を得ることがで
き、又、プログラムや係数メモリが短かくて済み、経済
的である等の特長を有する。
第１図及び第２図は夫々本発明イコライザの一実施例の
ブロック系統図及びその一部の概略図、第３図は本発明
イコライザに用いるＤＳＰのブロック系統図、第４図は
ＦＩＲデジタル・フィルタの概略図、第５図は本発明イ
コライザの動作説明用フローチャート、第６図及び第７
図は本発明イコライザの一部の具体的回路図、第８図は
本発明イコライザに用いるＣＰＵの動作説明用フローチ
ャー１−１第９図はイコライザ特性図、第１０図はＦＩ
Ｒデジタル・フィルタの係数を説明するための図、第１
１図は係数設定部及び係数メモリのメモリマツプ、第１
２図は係数設定部及びメモリ制御部近傍の具体的ブロッ
ク系統図、第１３図は本発明イコライザの一部の具体的
回路図である。 １・・・デジタル音声信号入力端子、２Ｌ、２Ｒ。 ４Ｌ、４Ｒ・・・ラッチ回路、３Ｌ、３Ｒ・・・ＤＳＰ
。 ５Ｌ、５Ｒ・・・メモリ制御部、６Ｌ、６Ｒ・・・係数
設定部、７・・・出力端子、８・−・制御部、９・・・
ＣＰＬＩ、１２・・・特性入力部、Ｓ Ｗ ＋〜Ｓ Ｗ
Ｍ 、 Ｓ Ｗ ｏ・・・スイッチ、１３Ｌ、１３Ｒ
・・・係数メモリ、１４Ｌ。 １４Ｒ・・・プログラムＲＯＭ、１５・・・表示部。 特許出願人 日本ビクター株式会社 第３図 鈎４− 第５図 一一巻一関 第７図１６Ｌ（１６Ｒ） 可夜収（セ）鴫 第１２図 手続補正書
ブロック系統図及びその一部の概略図、第３図は本発明
イコライザに用いるＤＳＰのブロック系統図、第４図は
ＦＩＲデジタル・フィルタの概略図、第５図は本発明イ
コライザの動作説明用フローチャート、第６図及び第７
図は本発明イコライザの一部の具体的回路図、第８図は
本発明イコライザに用いるＣＰＵの動作説明用フローチ
ャー１−１第９図はイコライザ特性図、第１０図はＦＩ
Ｒデジタル・フィルタの係数を説明するための図、第１
１図は係数設定部及び係数メモリのメモリマツプ、第１
２図は係数設定部及びメモリ制御部近傍の具体的ブロッ
ク系統図、第１３図は本発明イコライザの一部の具体的
回路図である。 １・・・デジタル音声信号入力端子、２Ｌ、２Ｒ。 ４Ｌ、４Ｒ・・・ラッチ回路、３Ｌ、３Ｒ・・・ＤＳＰ
。 ５Ｌ、５Ｒ・・・メモリ制御部、６Ｌ、６Ｒ・・・係数
設定部、７・・・出力端子、８・−・制御部、９・・・
ＣＰＬＩ、１２・・・特性入力部、Ｓ Ｗ ＋〜Ｓ Ｗ
Ｍ 、 Ｓ Ｗ ｏ・・・スイッチ、１３Ｌ、１３Ｒ
・・・係数メモリ、１４Ｌ。 １４Ｒ・・・プログラムＲＯＭ、１５・・・表示部。 特許出願人 日本ビクター株式会社 第３図 鈎４− 第５図 一一巻一関 第７図１６Ｌ（１６Ｒ） 可夜収（セ）鴫 第１２図 手続補正書
Claims (5)
- （１）所望のイコライザ特性を指定する特性入力部と、
該特性入力部からの情報に応じてデジタル・フィルタの
複数の係数に夫々対応した係数データを設定する係数設
定手段と、該デジタル・フィルタの複数の係数に対応し
た書換え可能な係数メモリを設けられており、入来する
デジタル信号を該係数メモリの係数にて演算して取出す
デジタル信号演算手段と、上記特性入力部にて指定され
たイコライザ特性に対応して上記係数設定手段からの上
記複数の係数データを上記係数メモリに所定周期で順次
書換える書換え制御手段とよりなることを特徴とするデ
ジタル・グラフィック・イコライザ。 - （２）該複数の係数データを入力側から出力側に順にａ
＿１、ａ＿２、ａ＿３、・・・、ａ＿ｎとすると、該書
換えの順序は、ａ＿１、ａ＿２、ａ＿３、・・・、ａ＿
ｎであることを特徴とする特許請求の範囲第１項記載の
デジタル・グラフィック・イコライザ。 - （３）該複数の係数データの書換えの周期は、該デジタ
ル信号演算手段に入来するデジタル信号のサンプリング
周期に等しく、該係数メモリの１係数データずつ書換え
ることを特徴とする特許請求の範囲第１項又は第２項記
載のデジタル・グラフィック・イコライザ。 - （４）該デジタル・フィルタは、固定タップのＦＩＲデ
ジタル・フィルタであることを特徴とする特許請求の範
囲第１項乃至第３項のうちいずれか一項記載のデジタル
・グラフィック・イコライザ。 - （５）該特性入力部は、複数の周波数帯域別にその振幅
を増強及び減衰し得るスイッチを設けられてなることを
特徴とする特許請求の範囲第１項乃至第４項のうちいず
れか一項記載のデジタル・グラフィック・イコライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198957A JPS6259408A (ja) | 1985-09-09 | 1985-09-09 | デジタル・グラフイツク・イコライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198957A JPS6259408A (ja) | 1985-09-09 | 1985-09-09 | デジタル・グラフイツク・イコライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6259408A true JPS6259408A (ja) | 1987-03-16 |
Family
ID=16399748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198957A Pending JPS6259408A (ja) | 1985-09-09 | 1985-09-09 | デジタル・グラフイツク・イコライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6259408A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240313A (ja) * | 1987-03-26 | 1988-10-06 | 株式会社日立製作所 | デイジタル演算処理装置 |
| JPS63266345A (ja) * | 1987-04-23 | 1988-11-02 | Nec Corp | 基板表面の検査装置 |
| JPS63178912U (ja) * | 1987-05-09 | 1988-11-18 | ||
| JPS63187417U (ja) * | 1987-05-25 | 1988-11-30 | ||
| JPS6441511A (en) * | 1987-08-07 | 1989-02-13 | Victor Company Of Japan | Digital audio tone controller |
| JPS6442623U (ja) * | 1987-09-09 | 1989-03-14 | ||
| JPH01227612A (ja) * | 1988-03-07 | 1989-09-11 | Hitachi Ltd | デジタル保護リレー装置 |
| JPH02155417A (ja) * | 1988-12-07 | 1990-06-14 | Hitachi Ltd | デジタル保護リレーの入力処理装置、その入力処理装置を備えたデジタル保護リレー装置 |
| JPH0321997A (ja) * | 1989-06-19 | 1991-01-30 | Pioneer Electron Corp | オーディオ信号データ処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178808A (ja) * | 1983-03-30 | 1984-10-11 | Oki Electric Ind Co Ltd | オ−デイオ用デジタルイコライザアンプ |
-
1985
- 1985-09-09 JP JP60198957A patent/JPS6259408A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178808A (ja) * | 1983-03-30 | 1984-10-11 | Oki Electric Ind Co Ltd | オ−デイオ用デジタルイコライザアンプ |
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| JPS6442623U (ja) * | 1987-09-09 | 1989-03-14 | ||
| JPH01227612A (ja) * | 1988-03-07 | 1989-09-11 | Hitachi Ltd | デジタル保護リレー装置 |
| JPH02155417A (ja) * | 1988-12-07 | 1990-06-14 | Hitachi Ltd | デジタル保護リレーの入力処理装置、その入力処理装置を備えたデジタル保護リレー装置 |
| JPH0321997A (ja) * | 1989-06-19 | 1991-01-30 | Pioneer Electron Corp | オーディオ信号データ処理装置 |
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