JP2610428B2 - ２チヤンネル立体再生音場調整装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は２チャンネル立体音場内の音像の定位を自然
な状態に調整できるようにした２チャンネル立体再生音
場調整装置に関する。

（従来の技術） 受聴者の両耳に与えられる音のレベル差と時間差（位
相差）などが、立体再生音場内における受聴者の左右の
方向感と音像の定位とに大きく関係していることは良く
知られており、従来から電気音響変換器を用いて形成さ
せる立体再生音場において受聴者が感じる立体感や音像
の定位感を変化させるのに、電気音響変換器に供給する
オーディオ信号の振幅や位相を変化させるようにするこ
とが行われて来ている。

ところで、受聴者の前面に配置された２つの再生音源
（スピーカ）により立体再生音場を形成させた２チャン
ネル立体再生音場における音像の定位は、前記した２つ
のスピーカに囲まれた平面内だけで可能なのであり、受
聴者には２つのスピーカよりも外側に定位した音像を感
じさせることはできない。

それで、２チャンネル立体再生音場を形成させるべく
配置される２個のスピーカの配置間隔が、何らかの原因
によって大きくできない場合、例えばリスニングルーム
の状態、あるいはスピーカが再生装置に固着状態になさ
れている場合などには、２つのスピーカによって形成さ
れる２チャンネルステレオ再生音場における音像定位の
範囲が狭いものになってしまう。

そのため、前記のような場合でも音像定位の範囲を拡
げるようにすることのできる立体音場拡大装置も従来か
ら各種形式のものが提案されている他、受聴者と音源と
の距離を変化させた場合に受聴者が感じるのと同様な聴
感を受聴者に感じさせることのできる装置についての各
種の提案もなされている（例えば、特開昭52−11602号
公報参照）。

（発明が解決しようとする問題点） ところが、従来の前記したような装置においては、抵
抗、コンデンサ、コイル等の回路素子の組合わせによっ
て構成された移送器や、抵抗、コンデンサ、コイル等の
回路素子の組合わせによって構成されたフィルタなどを
用いて、アナログ信号形態のオーディオ信号の位相や周
波数特性を変化させるようにしていたから、装置の構成
が複雑で高価であるという欠点があり、前記のような問
題点を生じさせることのない装置の出現が待望された。

（問題点を解決するための手段） 本発明は上記問題に鑑みてなされたものであり、音場
定位位置をX,Y座標軸で設定し、該X,Y座標軸上のX,Y位
置情報に応じて格納したメモリから所望の２チャンネル
立体再生音場が得られるような左チャンネル信号の信号
レベルと分割された帯域の周波数に依存した位相推移に
よる群遅延量及び右チャンネル信号の信号レベルと分割
された帯域の周波数に依存した位相推移による群遅延量
を夫々指示入力する特性設定入力部と、 複数の周波数帯域に分割され、且つ、各周波数帯域ご
とに設定したフィルタ係数により左右チャンネル信号の
全周波数帯域で群遅延特性が略平坦になるような複数の
全域通過型デジタル・フィルタを備えた全帯域通過型デ
ジタル・フィルタと、 前記特性設定入力部によって設定された左右チャンネ
ル信号の分割された帯域の周波数に依存した位相推移に
よる群遅延量と対応する群遅延量を、前記全帯域通過型
デジタル・フィルタの演算によって左右チャンネル信号
に与えるとともに、前記特性設定入力部によって設定さ
れた左右チャンネル信号の信号レベルと対応する信号レ
ベルを左右チャンネル信号に与えるようにするデジタル
・フィルタ演算手段とを備えてなる２チャンネル立体再
生音場調整装置を提供するものである。

（実施例） 以下、添付図面を参照して本発明の２チャンネル立体
再生音場調整装置の具体的な内容を詳細に説明する。

第１図は本発明の２チャンネル立体再生音場調整装置
の一実施例のブロック図、第２図は所望の２チャンネル
立体再生音場が得られるような左チャンネル信号の信号
レベルと群遅延量及び右チャンネル信号の信号レベルと
群遅延量とを指示入力する特性設定入力部の平面図、第
３図はデジタル・シグナル・プロセッサ（DSP）の一例
構成を示すブロック図、第４図はデジタル・シグナル・
プロセッサ（DSP）の動作によって得られるべきフィル
タの構成を示すブロック図、第５図は本発明の２チャン
ネル立体再生音場調整装置の動作説明用のタイミングチ
ャート、第６図は中央処理装置（CPU）の動作説明用の
フローチャート、第７図は全域通過型デジタルフィルタ
の特性を説明するための図、第８図は全域通過型デジタ
ルフィルタの極と零（ミラー）とを説明するためのＺ平
面図、第９図は係数設定部と係数メモリにおけるメモリ
マップの一例図、第10図は特性設定入力部における位置
情報の発生部の一例構成を示すブロック図である。

本発明の２チャンネル立体再生音場調整装置の一実施
例のブロック図を示している第１図において、１はデジ
タル信号の入力端子であって、この入力端子１には２チ
ャンネル立体再生音場調整装置において所定量の群遅延
が与えられるとともに、所定の信号レベルになされるべ
き所定の信号フォーマットのデジタル信号となされた２
チャンネル立体音響信号（以下、単にデジタル信号と記
載する）が供給される。

前記した入力端子１に供給されたデジタル信号は受信
部RDで復調される。PLLはフェーズ・ロックド・ループ
であり、このフェーズ・ロックド・ループPLLは受信部R
Dで復調して得たデジタル・データ中のクロックと、受
信部RD中で発生されたクロックとの位相を同期させるた
めに用いられる。なお、装置の構成に応じて、入力信号
がシリアル信号となされたり、あるいはパラレル信号と
なされたりされるものであることはいうまでもない。

前記の受信部RDで復調された信号、例えば、NRZ信号
は、デジタル・シグナル・プロセッサDSPl,DSPrに供給
される。デジタル・シグナル・プロセッサDSPl,DSPrと
しては、例えば第３図に示されているような構成態様の
ものを使用することができる。なお、第１図中に示され
ているデジタル・シグナル・プロセッサDSPl,DSPrと、
第３図に具体的に示されているデジタル・シグナル・プ
ロセッサDSPl,DSPrとは、両者の対応関係が明らかとな
るように、両者における対応する入出力端子について、
同一の符号ａ〜ｈを付してある。

デジタル・シグナル・プロセッサDSPlは、ステレオ信
号における左チャンネル信号に対して特性設定入力部CI
Dに設定された群遅延特性及び振幅特性を実現すべく全
域通過型デジタル・フィルタ演算を行って全域通過型デ
ジタル・フィルタとして機能するような動作を行い、ま
た、デジタル・シグナル・プロセッサDSPrは、ステレオ
信号における右チャンネル信号に対して特性設定入力部
CIDに設定された群遅延特性及び振幅特性を実現すべく
全域通過型デジタル・フィルタ演算を行って全域通過型
デジタル・フィルタとして機能するように動作するもの
である。

前記した２つのデジタル・シグナル・プロセッサDSP
l,DSPrは同じ構成で、かつ、動作態様も同じものが使用
されるから、以下の説明においては、前記した２つのデ
ジタル・シグナル・プロセッサDSPl,DSPrに共通な事項
について記述される場合には、両者の区別をしないで単
に、デジタル・シグナル・プロセッサDSPのように添字
のl,rを省いた状態で説明が行われている。

所望の２チャンネル立体再生音場が得られるような左
チャンネル信号の信号レベルと群遅延量及び右チャンネ
ル信号の信号レベルと群遅延量とを指示入力する特性設
定入力部CIDは、第２図に示されているような摘み８を
図中の点線枠Ｚの範囲内で移動させることにより、その
摘み８の位置と対応して予め定められている左チャンネ
ル信号の信号レベルと群遅延量及び右チャンネル信号の
信号レベルと群遅延量などを指示するデジタル・データ
が出力されるようなものとして構成されている。

第10図は前記した特性設定入力部CIDにおける位置情
報の発生部の一例構成を示すブロック図であり、この第
10図において、８は前記した第２図中に示されている摘
み８に対応しており、この摘み８は連結棒９によって球
体10に連結されている。前記の球体10はそれの周囲の複
数個所が図示されていない支承部によって回転自在に支
持されている。

それで、前記した球体10は前記した摘み８が第２図中
における点線枠Ｚで示されている領域Ｚ中で移動される
のに伴って支承部に支承された状態で回動される。11,1
4は前記した球体10の表面に圧接されているローラであ
り、前記のローラ11は可変抵抗器13の回転軸12に固着さ
れており、また、ローラ14は可変抵抗器16の回転軸15に
固着されている。

そして、前記の回転軸12と回転軸15とは、前記した球
体10の中心を含む一つの平面内で直交している状態に配
置されている。それで前記した摘み８によって球体10が
回動されると、前記した球体10の表面に圧接されている
ローラ11,14は、球体10の回動方向と回動量とに対応し
て回動し、可変抵抗器13,16の抵抗値が可変される。

前記した可変抵抗器13,16は、それのぞれのものの両
端に一定の電圧が供給されていて、前記した回転軸12,1
5の回動によって回動する摺動子の位置に対応した電圧
をアナログ・デジタル変換器ADCx,ADCyに供給する。そ
れで、前記したデジタル・アナログ変換器ADCxからは、
前記した摘み８のＸ軸方向における位置の情報がデジタ
ル信号として出力端子17に送出され、また前記したデジ
タル・アナログ変換器ADCyからは、前記した摘み８のＹ
軸方向における位置の情報がデジタル信号として出力端
子18に送出される。

第２図中の点線枠Ｚの外側に示されているR,L,REAR,F
RONT等の表示は、２チャンネル再生音場における右方，
左方，後方，前方等に対応しているものであり、２チャ
ンネル立体再生音場における音像定位の調整に際しての
特性設定入力部CIDにおける摘み８の操作は、例えば、
再生音像を２チャンネル再生音場の右に移動させようと
した場合には、摘み８が右方に位置する状態となるよう
に摘み８を移動させ、また、例えば、再生音像を２チャ
ンネル再生音場の左後方に移動させようとした場合に
は、摘み８が左後方に位置する状態となるように摘み８
を移動させる、というような態様で行われる。

そして、前記のように操作された摘み８の位置と対応
して、２チャンネル立体再生音場内の受聴者に対して、
それぞれ所望の音像の定位感を与えるようにするため
に、第２図中の領域Ｚ中の個々の各点におけるＸ座標と
Ｙ座標とにそれぞれ対応して、左右チャンネル信号に必
要とされる群遅延量と信号レベルとが特性設定入力部CI
Dによって設定されるようになされるのである。

すなわち、前記したデジタル・アナログ変換器ADCxか
ら出力端子17に出力された摘み８のＸ軸方向における位
置の情報と、前記したデジタル・アナログ変換器ADCyか
ら出力端子18に出力された摘み８のＹ軸方向における位
置の情報とに対応して、それぞれ予め定められた群遅延
量と信号レベルとが後述のデジタル・シグナル・プロセ
ッサDSPにおけるデジタル・フイルタ演算によって左右
チャンネル信号に与えられるように、特性設定入力部CI
Dは、例えば、前記した摘み８のそれぞれの位置の情報
をアドレスとして、摘み８のそれぞれの位置毎に予め定
められた左右チャンネル信号のそれぞれの群遅延量を指
定する情報と左右チャンネル信号のそれぞれの信号レベ
ルを指定する情報とがリード・オンリー・メモリから読
出されて送出できるように構成されている。

第１図においてDPAは表示部であり、この表示部DPAで
は中央処理装置CPUから供給される信号に従って所定の
表示を行うのであり、例えば、受信部RDから中央処理装
置CPUに供給された情報の内のサブコードの表示が表示
部DPAで行われるようにするのである。

中央演算処理装置CPUはリード・オンリー・メモリROM
とランダム・アクセス・メモリRAMとを備えており、前
記した特性設定入力部CIDで設定された摘み８のそれぞ
れの位置毎に予め定められた左右チャンネル信号のそれ
ぞれの群遅延量を指定する情報と左右チャンネル信号の
それぞれの信号レベルを指定する情報とによって、２チ
ャンネル立体再生音場調整装置に供給された入力デジタ
ル信号に前記した特性設定入力部CIDに設定された左右
チャンネル信号毎の群遅延量と信号レベルとを生じさせ
るように、前記したデジタル・シグナル・プロセッサDS
Pにおいてデジタル・フィルタ演算が行われるように制
御したり、表示部DPAに所定の表示がなされるようにし
たり、その他、２チャンネル立体再生音場調整装置の各
部の動作を制御を行う。

また、第１図においてSTDはシリアルコードの転送
部、SCGはクロック信号の発生回路、MPXはマルチプレク
サ、TDは送信部、２は出力端子である。

デジタル・シグナル・プロセッサDSPの具体的な構成
例を示している第３図において、SDIはシリアル・デー
タの入力回路、IBは入力バッフア、NC−RAMは係数RAM、
TBは転送バッファ、PCDはパラメータ制御部、Ｐ−RAMは
プログラムRAM、SDOはシリアルデータの出力回路、SCI
はシリアル・コード・インターフェース、Ｄ−RAMはデ
ータRAMである。

また、FN−ROMは定数のメモリ用ROM、MULは乗算器、A
CCはアキュムレータ、REGはシフタ付レジスタ、OBは出
力バッファである。

前記した第３図示のデジタル・シグナル・プロセッサ
DSPにおける定数のメモリ用ROM（FN−ROM）と乗算器MUL
と、アキュムレータACCと、シフタ付レジスタREG、及び
出力バッファOBなどからなる構成部分は、良く知られた
回路構成であるとともに、本発明の説明には直接に関係
しないから、それの詳細な説明な省略する。

前記したプログラムRAM（Ｐ−RAM）は、デジタル・シ
グナル・プロセッサDSPが実行すべきプログラムを予め
記憶していて、乗算係数a10〜bn2等のデータを記憶する
ことにより係数メモリとして機能する係数RAM（NC−RA
M）から、これらのデータの乗算器MULに供給する。

シリアル・コード・インターフェースSCIはシリアル
コード入力端子ｃおよびシリアルコード出力端子ｄを備
えており、シリアルコードタイミング入力端子ｅから供
給されるクロック信号及び同期信号（LRCK,LRCKバー）
によってシリアルコード入力端子ｃからデータ（SD,S
D′）を入力したりシリアルコード出力端子ｄからデー
タ（SD,SD′）を出力したりする。

前記したパラメータ制御部PCDは、シリアルコード・
インターフエースSCIからのデータをプログラムRAM（Ｐ
−RAM）および転送バッファTBに識別して送るととも
に、転送バッファTBから転送タイミングと転送数とを指
定する制御信号Ts,Twを出力する。ｇはパラメータ制御
部PCDのトリガ入力端子である。

前記のパラメータ制御部PCDは前記したトリガ入力端
子ｇに対して外部からトリガ（同期信号）入力が供給さ
れたときに、そのトリガ入力によって転送タイミングが
決定された制御信号Tsを発生することができるような構
成になされているが、パラメータ制御部PCDは前記した
端子ｇに対して外部からトリガ入力が供給されなくて
も、データ（SD,SD′）によってもトリガされうるよう
な機能を備えている。

そして第１図に示されている２チャンネル立体再生音
場調整装置中で使用されている２つのデジタル・シグナ
ル・プロセッサDSPl,DSPrは、それのパラメータ制御部P
CDがデータ（SD,SD′）によってトリガされて動作する
ようにされているので、前記した端子ｇは使用されてい
ない。

シリアル・データの入力回路SDIはシリアルデータ入
力端子ａからのオーディオ入力データを直並列変換し
て、入力バッファIBを介してデータRAM（Ｄ−RAM）に供
給する。図中のｆはシリアルデータ入力およびシリアル
データ出力のタイミングをきめるために、シリアル・デ
ータの入力回路SDIとシリアル・データの出力回路SDOと
に供給するデータクロック信号BCLKとチャンネル識別信
号LRCKとの入力端子である。

第４図は、第１図に示されている本発明の２チャンネ
ル立体再生音場調整装置におけるデジタル・シグナル・
プロセッサDSPの演算動作によって得ようとしているフ
ィルタ特性を得ることのできるデジタル・フィルタを具
体的な回路構成の形で表わした図であって、この第４図
において３は入力端子、４は単位遅延演算子、５は乗算
回路、６は加算回路、７は出力端子であり、第４図に示
されているフィルタは同一構成のｎ個のバイクワッドフ
ィルタ部FLT1〜FLTnをｎ段縦続接続した全域通過型のフ
ィルタ構成になっている。

第４図に示されるような全域通過型デジタル・フィル
タの伝達関数ＨA（Ｚ）は良く知られているように次式
によって表わされる。

そして、全域通過型デジタル・フィルタの場合には、
デジタル・フィルタの係数の内と係数ai2を１とするこ
とができ、また、全域通過型デジタル・フィルタでは、
第８図中に示されているようにＺ平面図上のP1,P2,P3…
Pn−1,Pnの各極が零（ミラー）とそれぞれ重なっている
とともに、第７図の（ｂ）に示されているようにように
位相特性θ（ω）が周波数（規格化周波数ω）に対して
各バイクワッドフィルタ部（単位フィルタ）で単調減少
することが知られている。

また、前記した群遅延特性τｇ（ω）は τｇ（ω）＝−ｄθ（ω）/dωとして定義されるの
で、第７図の（ａ）においてGd1,Gd2…Gdnで示される群
遅延特性が各バイクワッドフィルタ部FLT1〜FLTnについ
て得られる。すなわち、バイクワッドフィルタ部FLT1の
極P1の角周波数θp1は、それを第７図の（ａ）に示され
ている群遅延特性の第１の帯域周波数の中心周波数f1に
対応させることができ、同様に各バイクワッドフィルタ
部FLT2〜FLTnのそれぞれの極P2〜Pnの角周波数θp2〜θ
pnを第２〜第ｎの帯域周波数の中心周波数f2〜fnに対応
させることができる。

今、複数の周波数帯域における中心角周波数θp1,θp
2…θpnを、互に隣接する角周波数の差が等しくなるよ
うに、すなわち、次式 θp2−θp1＝θp3−θp2＝θp4−θp3＝…… ＝θpn−θｐ（ｎ−１） を満足するように選定するとともに、それぞれの極P1,P
2… …Pnと中心とを結ぶ距離r1,r2…rnを次式 r1＝r2＝r3＝… …＝rn で示されるようにすべて等しくして、各極P1,P2… …P
nが同心円上に配置された状態にさせながら、複数の全
域通過型デジタル・フィルタの群遅延量がすべて同一に
なるように、複数の全域通過型デジタル・フィルタにお
けるデジタル・フィルタ係数を設定すると、群遅延量τ
ｇは第７図中のτgtに示されるように一定の状態にな
り、Ｎ個の全域通過型デジタル・フィルタの総合の群遅
延特性は略々平坦な状態となされて全周波数帯域につい
て凹凸のない状態の群遅延特性が得られるものである。

第４図示のような構成となされている全域通過型デジ
タル・フィルタについて、前記したように全周波数帯域
について凹凸のない状態の群遅延特性を得ることのでき
る各バイクワッドフィルタ部FLT1〜FLTnのフィルタ係数
の一例として、ｎ＝10の場合を示すと次のとおりであ
る。

FLT フィルタ係数 なお、信号レベルの増幅率や減衰率を特性設定入力部
CIDから求めて、前記したフィルタ係数a10,0、a10,1に
乗算すれば、所望の信号レベルが得られるのである。

次に、第６図を参照して群遅延特性の切換えと信号レ
ベルの変更とについて説明する。群遅延特性の切換えと
信号レベルの変更とは、デジタル・シグナル・プロセッ
サDSPを実質上構成しているフィルタのプログラムを切
換えたり、あるいはデジタル・シグナル・プロセッサDS
Pを実質上構成しているフィルタの係数a10〜bn2と対応
する係数データを切換えることによって行うことができ
るのであり、前記の群遅延特性の切換動作の制御は中央
演算処理装置CPUによって行われる。

以下の記述では群遅延特性の切換えと信号レベルの変
更とが、デジタル・シグナル・プロセッサDSPを実質上
構成しているフィルタの係数a10〜bn2に対応した係数デ
ータの切換えによって行われる場合を例に挙げて説明さ
れている。

さて、前記した中央演算処理装置CPUはリード・オン
リー・メモリROM及びランダム・アクセス・メモリRAMか
らの制御信号に基づいて、第６図に示すフローチャート
に従って動作する構成とされている。

第６図のフローチャートにおいて、スタートすると、
Ｘ軸の設定値を読み（ステップ100）、次にＹ軸の設定
値を読む（ステップ101）。次いで、変更が行われてい
るかどうかを判断し（ステップ102）、YESならば、その
特性係数を選択し（ステップ103）、係数設定部に書込
み（ステップ104）、切換パルスを発生（ステップ105）
した後にステップ100に戻り、NOならば待ち（ステップ1
06）を経てステップ100に戻る。

このようにして各周波数帯域毎に設けられた単位フィ
ルタ毎にデジタル・フィルタの係数が書換えられる。特
性設定入力部CIDにおける特性の設定により単位フィル
タの個数ｎの数を増加して行けば群遅延量を増加するこ
とができ、また、特性設定入力部CIDにおける特性の設
定により単位フィルタの個数ｎの数を減少して行けば群
遅延量を減少することができる。また、同一のプログラ
ムによって、単位フィルタの個数ｎを減少させるのに
は、ｎ段を越える単位フィルタFLTiを、それの入出力に
おける群遅延量を等しくすればよく、単位フィルタFLTi
のデジタル・フィルタ係数が、 aio＝1,ai1＝0,ai1＝0,ai2＝0,bi1＝0,bi2＝０ のようになされると、その単位フィルタは入出力におけ
る群遅延量が等しいようなフィルタ特性となされる。

前記した中央演算処理装置CPUが例えばRS232Cのシリ
アルフォーマットにより第１図のシリアル転送部STDを
介してデジタル・シグナル・プロセッサDSPのシリアル
コード入力端子ｃからデジタル・フィルタの係数データ
を送ると、そのデジタル・フィルタの係数データは第３
図中のシリアルコード・インターフェースSCIとパラメ
ータ制御部PCDとを介して転送バッファTBに送られる。

第９図の（ａ）は転送バッファTBのマップを例示した
ものであって、この第９図の（ａ）ではアドレス０〜３
の記憶部分にデジタル・フィルタの係数データa10が格
納され、また、アドレス４〜７の記憶部分にデジタル・
フィルタの係数データa11が格納されるというように、
順次のアドレスで指定される記憶部分にデジタル・フィ
ルタの係数データが順次に格納され、アドレス｛４×
（5n−１）｝〜｛４×（5n−１）＋３｝で指定された記
憶部分にはデジタル・フィルタの係数データbn2が格納
されている例を示している。

また第９図の（ｂ）は係数RAM（NC−RAM）のマップを
例示したものであって、この第９図の（ｂ）ではアドレ
ス０〜１の記憶部分にデジタル・フィルタの係数データ
a10が格納され、また、アドレス２〜３の記憶部分にデ
ジタル・フィルタの係数データa11が格納されるという
ように、順次のアドレスで指定される記憶部分にデジタ
ル・フィルタの係数データが順次に格納され、アドレス
｛２×（5n−１）｝〜｛２×（5n−１）＋１｝で指定さ
れた記憶部分にはデジタル・フィルタの係数データbn2
が格納されている例を示している。

前記した第９図の（ａ）に例示した転送バッファTBの
マップと、第９図の（ｂ）に例示した係数RAM（NC−RA
M）のマップとにおいて、同じデジタル・フィルタの係
数データが格納されるべき記憶部分のアドレスが異なっ
ているのは、各デジタル・フィルタの係数データが32ビ
ット（８ビット×４）である場合に、転送バッファTBは
１番地当り８ビット、係数RAM（NC−RAM）は１番地当り
16ビットと記憶容量のものが使用されていたとした場合
に例を挙げて図示したものだからである。

前記したアドレスは第５図（ｉ）に示されているよう
な４バイト命令セットのシリアルデータの３番目で指定
し、また、前記したデジタル・フィルタの係数データは
第５図の（ｉ）に示されているような４バイト命令セッ
トのシリアルデータの４番目で指定する。

前記したデジタル・フィルタの係数データの語長が前
述の例のように32ビットの場合には、デジタル・フィル
タの係数データを８ビットづつ４回に分けて送る。な
お、第５図の（ｉ）に示されているような４バイト命令
セットのシリアルデータの第１番目のコード１と第２番
目のコード２とはチップイネーブル用のものであり、こ
れはどのデジタル・シグナル・プロセッサDSPを選択す
るのか等を区別するために用いられる。

第５図の（ｈ）のCRSバーはシリアルコードの転送開
始を知らせるスタート信号であり、このシリアルコード
の転送開始のスタート信号CRSバーはシリアルコードの
転送部STDからシリアルコード・インターフェースSCIの
入力端子ｈに印加される。

第１図示の２チャンネル立体再生音場調整装置中に示
されている２つのデジタル・シグナル・プロセッサDS
P、すなわち、ステレオ信号における左チャンネル信号
に対して特性設定入力部CIDに設定された群遅延量と信
号レベルとを与えるような全域通過型デジタル・フィル
タ演算を行って全域通過型デジタル・フィルタとして機
能するような動作を行うデジタル・シグナル・プロセッ
サDSPlと、ステレオ信号における右チャンネル信号に対
して特性設定入力部CIDに設定された群遅延量と信号レ
ベルとを与えるような全域通過型デジタル・フィルタ演
算を行って全域通過型デジタル・フィルタとして機能す
るような動作を行うデジタル・シグナル・プロセッサDS
Prとは、それぞれ前述したような動作態様での動作を行
う。

そして、第１図示の２チャンネル立体再生音場調整装
置中に示されている前記したデジタル・シグナル・プロ
セッサDSPlのシリアルコード・インターフェース出力端
子ｄには、デジタル・シグナル・プロセッサDSPrにおけ
るシリアルコード・インターフェースSCIの入力端子ｃ
が接続されているから、デジタル・シグナル・プロセッ
サDSPl,DSPrにおけるそれぞれの転送バッファTBに送ら
れたデジタル・フィルタの係数データは、それまでに既
に送られているデジタル・フィルタの係数データととも
に、外部同期信号によりトリガーされて係数RAM（NC−R
AM）に単位フィルタ毎である５ワードづつ送られる。

なお、前記したデジタル・シグナル・プロセッサDSP
l,DSPrのプログラム命令サイクルを決定するクロック信
号は、受信部RDにおいて発生するサンプリングパルスの
周波数の128倍の周波数のクロック信号fg｛第５図の
（ｇ）｝が用いられ、そのクロック信号fgはクロック入
力端子ｆに供給される。

第１図中のSCGはシリアル転送部STDの転送速度に対応
した周波数のクロック信号を発生するクロック信号の発
生回路であり、前記したクロック信号の発生回路SCGで
発生されたクロック信号はデジタル・シグナル・プロセ
ッサDSPのシリアルコード・インターフェースSCIのシリ
アルコードタイミング信号の入力端子ｅに供給される。

さて、第１図示の２チャンネル立体再生音場調整装置
（システム）のタイミングチャートを示す第５図におい
て、デジタル・シグナル・プロセッサDSPlは時刻t1でデ
ジタル・フィルタの係数データを取込むと同時に、それ
以前のデジタル・フィルタの係数データの演算結果を出
力し、デジタル・シグナル・プロセッサDSPrからの出力
とともに第１図中のマルチプレクサMPXで左右２チャン
ネルの時分割信号｛第５図の（ａ）の形式｝とされた後
に、送信部TDにおいてオーディオデータ変調機能と、送
信機能を有する送信部TDにおいてデジタル・オーディオ
・インターフェース・フォーマットに変換されてから出
力端子２に送出される。

なお、入力端子１からデジタル・オーディオ・インタ
ーフェース・フォーマットで伝送されてきたデジタル・
データは、受信部RDでNRZに復調されたシリアル・デジ
タル・オーディオ・データ｛第５図の（ａ）｝とされ
て、２つのデジタル・シグナル・プロセッサDSPl,DSPr
の各入力端子ａに印加されるとともに、前記した受信部
RDにおいてはチャンネル識別信号LRCK,ワード識別信号W
CK等のタイミング信号を復調して、それを、２つのデジ
タル・シグナル・プロセッサDSPl,DSPrと送信部TDとに
供給して、前記の各構成部分が相互に同期して動作でき
るようにする。

前記したマルチプレクサMPXは、左チャンネル信号用
の切換スイッチと、右チャンネル信号用の切換スイッチ
とを備えており、その２つの切換スイッチがチャンネル
識別信号LRCKによって順次交互にオン，オフすることに
よって左チャンネルの信号と右チャンネルの信号とは時
間軸上に順次交互に送信部TDに供給される。

これまでの実施例の記述では、全域通過型デジタルフ
ィルタとして、第４図示のように同一構成のｎ個のバイ
クワッドフィルタ部を縦続接続した構成のものが使用さ
れるとして説明したが、本発明の実施に当っては、全域
通過型デジタルフィルタとして、同一構成のｎ個のバイ
クワッドフィルタ部を並列接続した構成のものが使用さ
れてもよく、前記のように同一構成のｎ個のバイクワッ
ドフィルタ部を並列接続した構成のものとする場合に
は、オーバーフローに注意してデジタル・フィルタ係数
データのスケーリングを行なえば全域通過型デジタルフ
ィルタが実現できる。

また、これまでの実施例の記述では２次のIIRを単位
フィルタとして構成した全域通過型デジタルフィルタを
例に挙げて説明したが、それに限らず、１次のIIRを単
位フィルタとして構成した全域通過型デジタルフィルタ
が用いられてもよいし、また、１次のIIRと２次のIIRと
を単位フィルタとする混合構成のものとするなど、帯域
幅や周波数によって全域通過型デジタルフィルタの構成
態様と変形して使用できることはいうまでもない。

さらに、これまでの実施例の記載においては、デジタ
ル・フィルタとして、再生の対象にされる周波数帯域の
全域について一定の群遅延量を信号に与えるようなもの
が使用されるとしていたが、再生の対象にされる周波数
帯域内における群遅延量が一定でないデジタル・フィル
タを使用して本発明が実施されてもよいのであり、ま
た、デジタル・フィルタとして、それの一部または全部
が、位相とともに振幅についても周波数特性をもつよう
なものが使用された場合に、立体再生音場の定位感と立
体感とにより一層好ましい結果が得られることもある。

なお、使用されるべきデジタル・シグナル・プロセッ
サDSPとしても、既述したような構成態様のものに限ら
れるものではなく、要するにデジタル・シグナル・プロ
セッサDSPはプログラマブルなデジタル信号演算手段の
一実施態様に過ぎないのである。また、これまでの実施
例においてはデジタル信号入力及びデジタル信号出力の
システムについて説明したが、本発明の実施はそのよう
なシステム形態のものに限定されるものではなく、例え
ば入力側にADコンバータ、出力側にDAコンバータを用い
て、アナログ信号入力及びアナログ信号出力としたシス
テムについても本発明が適用できることは勿論である。

（発明の効果） 以上、詳細に説明したところから明らかなように、本
願発明に係わる２チャンネル立体再生音場調整装置によ
ると、音場定位位置を設定するX,Y座標軸上のX,Y位置情
報に応じて、左右チャンネル信号の信号レベルと群遅延
量とを夫々独立して可変制御でき、この際とくに、左右
チャンネル信号の群遅延量はX,Y位置に応じて群遅延量
が異なるものの、複数の全域通過型デジタル・フィルタ
を備えた全帯域通過型デジタル・フィルタの効果によ
り、左右チャンネル信号の全周波数帯域で群遅延特性が
略平坦になるため、奥行き方向における音像の移動を良
好に再現でき、且つ、音像の定位感が自然なものとなる
ほど本願発明特有の効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の２チャンネル立体再生音場調整装置の
一実施例のブロック図、第２図は特性設定入力部の正面
図、第３図はデジタル・シグナル・プロセッサの一例構
成を示すブロック図、第４図はデジタル・シグナル・プ
ロセッサの動作によって得られるべきフィルタの構成を
示すブロック図、第５図は本発明の２チャンネル立体再
生音場調整装置の動作説明用のタイミングチャート、第
６図は中央演算処理装置（CPU）の動作説明用のフロー
チャート、第７図は全域通過型デジタルフィルタの特性
を説明するための図、第８図は全域通過型デジタルフィ
ルタの極と零（ミラー）とを説明するためのＺ平面図、
第９図は係数設定部と係数メモリにおけるメモリマップ
の一例図、第10図は特性設定入力部における位置情報の
発生部の一例構成を示すブロック図である。 １……デジタル信号の入力端子、2,7……出力端子、３
……入力端子、４……単位遅延演算子、５……乗算回
路、６……加算回路、８……摘み、９……連結棒、10…
…球体、11,14……ローラ、12,15……回転軸、13,16…
…可変抵抗器、ADCx,ADCy……アナログ・デジタル変換
器、RD……受信部、PLL……フェーズ・ロックド・ルー
プ、DSPl,DSPr……デジタル・シグナル・プロセッサ、C
ID……特性設定入力部、DPA……表示部、CPU……中央演
算処理装置、ROM……リード・オンリー・メモリ、RAM…
…ランダム・アクセス・メモリ、STD……シリアルコー
ドの転送部、SCG……クロック信号の発生回路、MPX……
マルチプレクサ、TD……送信部、SDI……シリアル・デ
ータの入力回路、IB……入力バッファ、NC−RAM……係
数RAM、TB……転送バッファ、PCD……パラメータ制御
部、Ｐ−RAM……プログラムRAM、SDO……シリアルデー
タの出力回路、SCI……シリアルコード・インターフェ
ース、Ｄ−RAM……データRAM、FN−ROM……定数のメモ
リ用ROM、MUL……乗算器、ACC……アキュムレータ、REG
……シフタ付レジスタ、OB……出力バッファ、BCLK……
データクロック信号、LRCK……チャンネル識別信号、FL
T1〜FLTn……同一構成のｎ個のバイクワッドフィルタ
部、

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】音場定位位置をX,Y座標軸で設定し、該X,Y
   座標軸上のX,Y位置情報に応じて格納したメモリから所
   望の２チャンネル立体再生音場が得られるような左チャ
   ンネル信号の信号レベルと分割された帯域の周波数に依
   存した位相推移による群遅延量及び右チャンネル信号の
   信号レベルと分割された帯域の周波数に依存した位相推
   移による群遅延量を夫々指示入力する特性設定入力部
   と、 複数の周波数帯域に分割され、且つ、各周波数帯域ごと
   に設定したフィルタ係数により左右チャンネル信号の全
   周波数帯域で群遅延特性が略平坦になるような複数の全
   域通過型デジタル・フィルタを備えた全帯域通過型デジ
   タル・フィルタと、 前記特性設定入力部によって設定された左右チャンネル
   信号の分割された帯域の周波数に依存した位相推移によ
   る群遅延量と対応する群遅延量を、前記全帯域通過型デ
   ジタル・フィルタの演算によって左右チャンネル信号に
   与えるとともに、前記特性設定入力部によって設定され
   た左右チャンネル信号の信号レベルと対応する信号レベ
   ルを左右チャンネル信号に与えるようにするデジタル・
   フィルタ演算手段とを備えてなる２チャンネル立体再生
   音場調整装置。