JP2542616Y2

JP2542616Y2 - 残響付加装置

Info

Publication number: JP2542616Y2
Application number: JP1987126804U
Authority: JP
Inventors: 吾朗坂田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1987-08-20
Filing date: 1987-08-20
Publication date: 1997-07-30
Anticipated expiration: 2002-08-20
Also published as: JPS6432599U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は、複数の遅延回路よりなるステレオ出力の残
響付加装置に関するものである。

〔従来の技術〕

従来、音響機器の高性能化に対応してより良い音響効
果を得るために、楽音信号等に電子的に残響音を付加す
る残響付加装置が種々開発されている。この残響付加装
置には、BBD等のアナログ遅延素子を用いたものがある
が、S/N比の低下が顕著で自然な残響音が得られない等
の欠点があった。また、近年ではデジタル信号処理技術
の向上と論理素子の高速化、高密度化によって実時間処
理で残響音の合成が可能となっている。

このような残響付加装置として、例えば、特開昭58−
14898号公報には、遅延素子としてデジタルメモリを使
用し、このデジタルメモリに入力楽音を所定周期でサン
プリングした振幅データを順次記憶させ、この記憶させ
た振幅データのうち所望の遅延時間に相当する振幅デー
タを読み出し、これをアナログ化したのち残響音として
発生させるようにしたものが開示されている。

このような残響付加装置においてステレオで出力する
場合には、全く同じ残響付加回路を２組設け、音色パラ
メータを異なる設定にすることによりステレオ化してい
た。

第８図は単一入力でステレオの残響付加を行う従来の
残響付加装置の一例である。同図において、残響付加装
置は、入力を等しく接続した２つの残響付加回路1,2を
有し、それぞれの出力が右出力及び左出力となるよう構
成されている。

第９図は第８図の残響付加回路の一例を示すブロック
図である。同図において、残響付加回路１（または２）
は、フィードバックループを持つ複数（図では４つ）の
遅延回路（ディレイ）３−1,3−2,3−3,3−４を有し、
それぞれ独自に遅延時間（t₁〜t₄）が設定される。各フ
ィードバックループ上には、フィードバック乗数（g₁〜
g₄）をそれぞれ乗算するための乗算器４−1,4−2,4−3,
4−４が設けられており、各フィードバック信号データ
は、各々共通な入力信号データと各遅延回路３−1,3−
2,3−3,3−４の入力側に設けられた加算器５−1,5−2,5
−3,5−４で加算される。そして、各遅延回路３−1,3−
2,3−3,3−４の出力は加算器６で加算し出力される。

〔考案が解決しようとする問題点〕

しかしながら、従来のステレオ出力の残響付加装置で
は、そのステレオ出力をハードウェアで実現した場合に
は、残響付加回路がモノラルの場合に比べ２倍の回路が
必要となり、また、ソフトウェアによりハードウェアを
時分割で使用するように構成した場合にも、プログラム
量、処理時間ともにモノラルに比べ２倍必要であった。
そのため、ハードウェアで実現した場合には回路が多く
なり複雑化し、またソフトウェアによりハードウェアを
時分割で使用した場合には、プログラム量が増加すると
ともに、演算処理に時間を要し、実時間処理上の問題点
を生じることがあった。

こうした問題を解決するために、従来からモノラル信
号を２つのチャンネルに分岐し、各チャンネルの出力信
号の遅延時間あるいは出力レベルを制御することにより
擬似的にステレオ出力を得る方式が提案されている。

しかしながら、この方式で得られたステレオオンを試
聴すると、いまひとつ明確なステレオ感が得られない。
これは人間の耳に対してステレオ感を得るには、基準と
なる位置から発する音に対してどの程度遅延してあるい
は出力レベルが変化しているかが認識されねばならず、
単に遅延時間又は出力レベルの異なる２つの音を聞いた
だけでは、明確なステレオ感は得られないのは当然であ
る。

本考案の課題は、比較的簡単な構成により明確なステ
レオ感のある残響出力を得ることができ、コスト低減を
図った残響付加装置を提供することにある。

〔問題点を解決するための手段〕

本考案は、モノラル信号を共通に入力する複数の遅延
手段を含む残響付加手段と、該残響付加手段の出力を共
通入力とし、該入力信号を遅延させて出力する２つの遅
延手段と、該２つの遅延手段の出力をそれぞれの入力側
に帰還させる２つの帰還手段と、前記２つの遅延手段夫
々の遅延時間と出力レベル、及び前記２つの帰還手段夫
々の帰還量を夫々異なる値に設定する設定手段と、前記
２つの遅延手段から出力される信号の夫々に対して前記
残響付加手段からの出力信号を加算してステレオ出力と
して出力する加算手段と、を備えたことを特徴とする。

〔作用〕

本考案の作用は次のとおりである。モノラルの入力信
号は入力側の残響付加手段により残響付加され、この残
響付加された出力を入力として２組設けた遅延手段によ
り残響付加される。この２つの遅延手段は設定手段によ
り夫々遅延時間及び出力レベルが各チャンネル毎に異な
るように設定されている。そしてさらに夫々の残響出力
は入力側の残響付加手段からの出力と加算されて各々独
立にステレオ出力とされる。そして各遅延手段の遅延時
間、帰還量及び遅延音量を設定手段により各々異なる値
に設定することにより好ましい残響が付加されたステレ
オ出力を得ることができる。したがって、２組の遅延手
段からの夫々のステレオ出力には、入力側の残響付加手
段からの出力、つまり基準の位置（中央）から発する音
の出力が加算されているため、人間の耳には夫々のステ
レオ出力がこの基準となる音と比べて遅延されているこ
とが明確に認識でき、より明確にステレオ感が認識でき
るようになる。また従来のように複数の遅延回路よりな
る残響付加手段を２つ設ける必要がなくなり、全体とし
て遅延回路を少なくでき、ハードウェアで実現した場合
には回路が少なくなり、ソフトウェアでハードウェアを
時分割で使用するようにした場合もプログラム量が少な
く処理時間も短かくなる。

〔実施例〕

以下、本考案の実施例について、図面を参照しながら
詳細に説明する。

原理ブロック第１図は、本考案の一実施例に係る残響付加装置の原
理ブロック図である。同図において、残響付加装置は、
入力側の残響付加回路11と出力側のステレオ化回路12と
から構成されている。

上記入力側の残響付加回路11は、従来例と同様フィー
ドバックループを持つ複数（実施例では４つ）の遅延回
路（ディレイ）13−1,13−2,13−3,13−４を有し、それ
ぞれ独自に遅延時間（t₁〜t₄）が設定される。この遅延
回13−１〜13−４及び後述の遅延回路13−5,13−６は、
例えばシフトレジスタにて構成でき、シフトレジスタの
出力シフト段の選択によって、遅延時間の設定ができ
る。つまり各シフト段から任意に出力信号として記憶内
容を取り出す構成をとれば、遅延時間の可変設定が可能
となる。各フィードバックループ上には、フィードバッ
ク乗数（g₁〜g₄）をそれぞれ乗算するための乗算器14−
1,14−2,14−3,14−４が設けられており、各フィードバ
ック信号データは、各々共通な入力信号データと各遅延
回路13−1,13−2,13−3,13−４の入力側に設けられた加
算器15−1,15−2,15−3,15−４で加算される。この遅延
時間（t₁〜t₄）とフィードバック乗数（g₁〜g₄）とは、
残響時間を同一とすべくt_i×g_i＝一定（ｉ＝１〜４）と
なるように設定するのが望ましい。そして、各t_i（従っ
てg_i）は、それぞれランダムに設定するのが良い残響特
性を得る条件である。そして、各遅延回路13−1,13−2,
13−3,13−４の出力は加算器16で加算しステレオ化回路
12へ出力される。

上記ステレオ化回路12は、入力側の残響付加回路11で
得られた出力をステレオ化するものであり、フィードバ
ックループを持つ２つの右出力用及び左出力用の遅延回
路13−5,13−６を有し、それぞれ独自に遅延時間（t₅，
t₆）が設定される。各フィードバックループ上には、フ
ィードバック乗数（g₅，g₆）をそれそれ乗算するための
乗算器14−5,14−６が設けられており、各フィードバッ
ク信号は、各々共通な加算器16からの出力と各遅延回路
13−5,13−６の入力側に設けられた加算器15−5,15−６
で加算される。そして、各遅延回路13−5,13−６の出力
側には、それぞれ右出力及び左出力の音量（RDV,LDV）
調整用の乗算器17,18が設けられている。また、音量調
整用の乗算器17,18の出力側には、該乗算器17,18の出力
データと加算器16の出力データとをそれぞれ加算出力す
る加算器19,20が設けられている。すなわち、乗算器17,
18及び加算器19,20により遅延回路13−5,13−６の出力
をそれぞれ独立してステレオ出力する手段を構成してい
る。

上記構成の残響付加装置の動作を説明する。

入力信号データは、加算器15−１〜15−４に与えら
れ、ここで遅延回路13−１〜13−４の出力に各乗算器14
−１〜14−４でフィードバック乗数g₁〜g₄を乗算したフ
ィードバック信号と加算される。そして、加算器15−１
〜15−４の出力は、遅延回路13−１〜13−４に入力し、
そこでそれぞれ遅延時間t₁〜t₄だけ遅延され、加算器16
で加算される。この加算器16からの加算出力は、モノラ
ルの残響音である。

さらに、このモノラルの残響音は、ステレオ化回路の
12の加算器15−5,15−６に入力し、遅延回路13−5,13−
６の出力に各乗算器14−5,14−６でフィードバック乗数
g₅，g₆を乗算したフィードバック信号と加算される。そ
して、各加算器15−5,15−６の出力は、遅延回路13−5,
13−６に入力し、ここでそれぞれ遅延時間t₅，t₆だけ遅
延され、それぞれ乗算器17,18でそれぞれ音量RDV,LDVと
乗算され、さらに加算器19,20で加算器16の出力と加算
され、それぞれステレオの残響音として出力される。こ
の残響音は周波数特性、パルス応答とも違ったステレオ
信号である。

このような動作を行うことにより、遅延回路の数を全
体として少なくしてステレオ出力の残響を得ることがで
きる。従って、ハードウェアで実現した場合でも従来に
比べ回路が少なくなり、またソフトウェアによりハード
ウェアを時分割で使用するように構成した場合にも、プ
ログラム量を少なくし、処理時間も短くなる。

具体的構成第２図は、上記原理に基づいた残響付加装置の具体的
構成を示すブロック図である。この具体的構成はデジタ
ル信号処理用LSI（DSP）等により上述した原理ブロック
図に相当する機能を実行する残響付加装置を実現したも
のである。同図において、プログラムメモリ21は、所定
のプログラムを格納するメモリであり、図示しないクロ
ック発生部より供給されるクロック信号CK2によりイン
クリメントするプログラムカウンタ22の出力をアドレス
として、出力を制御回路23に供給する。上記制御回路23
は、プログラムメモリ21の出力内容により、後述する各
レジスタ、メモリ間のデータ転送及び演算、フリップフ
ロップ24によるプログラムカウンタ22へのデータの供給
の各タイミングと実行を制御する。上記フリップフロッ
プ24は、外部サンプリングクロックCK1によりセットさ
れ、セット信号Ｆを制御回路23へ供給し、また制御回路
23からはリセット信号がフリップフロップ24へ与えられ
る。なお、プログラムカウンタ22へ供給されるクロック
信号CK2は、フリップフロップ24へ供給される外部サン
プリングクロックCK1に比べ充分速いクロックが与えら
れている。

音色パラメータメモリ25,26は、後に詳細に説明する
ように残響効果付加の音色パラメータ、演算に使用する
定数及び波形データの一部が格納される。

レジスタA27及びレジスタB28は、音色パラメータメモ
リ25,26あるいは各レジスタから与えられ、加減算を行
う演算回路29及び乗算回路30に供給するデータを格納す
る。上記演算回路29及び乗算回路30の演算結果はレジス
タC31へ与えられ、該レジスタC31の出力は演算回路29あ
るいは内部バス32を介して各部へ供給される。

波形データメモリ33は、波形データを記憶するメモリ
であり、アドレスレジスタ34により書き込み及び読み出
しアドレスが供給され、データレジスタ35に書き込み及
び読み出しデータが格納される。なお、この波形データ
メモリ33はRAMなどから成り、上述した第１図の原理ブ
ロック図の遅延回路13−１〜13−６に機能的には対応す
る。上記データレジスタ35は双方向になっており、それ
ぞれ内部バス32を通じてデータ転送が行われる。

入力レジスタ36は、モノラルのデジタル入力信号デー
タの入力に用いられる。また、右及び左出力レジスタ3
7,38は、それぞれ右及び左出力用に用いられる。この右
及び左出力レジスタ37,38の出力信号データは、図示し
ないデジタルアナログ変換器、ローパスフィルタ、出力
アンプ等を介してステレオ出力の残響音として出力され
る。

次に、前述した音色パラメータメモリ25,26の内部構
成を第３図及び第４図を参照しながら説明する。

第３図は、音色パラメータメモリ25の内部構成を示し
ており、アドレス０〜５にそれぞれ１サンプリング周期
前の上記第１図の原理ブロック図の遅延回路13−１〜13
−６の出力内容に対応するRD1〜RD6、アドレス６に加算
器16の出力に対応するRV、アドレス７に１つの遅延回路
が使用する波形データメモリの大きさに対応するDW具体
的にはFFFh（ｈは16進表現を示す、以下同じ）、アドレ
ス８〜13にそれぞれ遅延回路13−１〜13−６が使用する
波形データメモリ33の先頭アドレス0000h〜5000hの内容
に対応するDS1〜DS6、アドレス14に定数0001hに対応す
るONEをそれぞれ記憶する。

第４図は、音色パラメータメモリ26の内部構成を示し
ており、音色パラメータとしてアドレス０〜５に遅延回
路13−１〜13−６のフィードバック乗数の内容に対応す
るg₁〜g₆及びアドレス６〜11にそれぞれ遅延回路13−１
〜13−６の遅延時間の内容に対応するt₁〜t₆、アドレス
12,13に遅延回路13−5,13−６の音量の内容に対応するR
DV,LDV、アドレス14〜19にそれぞれ遅延回路13−１〜13
−６に相当する波形データメモリ33への書き込みアドレ
スカウンタの内容に対応するAD1〜AD6をそれぞれ記憶す
る。なおここで遅延時間（t₁〜t₆）は、第１図の原理ブ
ロックの場合のシフトレジスタの出力段数の制御等によ
る遅延時間とは異なり、波形データメモリ33上のアドレ
スの差、つまり、現在波形を書込むアドレスと過去に書
込んだ波形を読み出すアドレス読出アドレスとの差を示
し、１つの遅延回路が使用する波形データメモリ33の大
きさ（DW）から本来の遅延時間を引いた値を示す。その
詳細は、更に後述する。

第５図は、波形データメモリ33の内部構成を示してお
り、アドレス0000h〜0FFFh,1000h〜1FFFh,2000h〜2FFF
h,3000h〜3FFFh,4000h〜4FFFh,5000h〜5FFFhのそれぞれ
に遅延回路13−1,13−2,13−3,13−4,13−5,13−６の波
形データを格納する領域を有する。

次に、上記のように構成された残響付加装置の動作に
ついて図面を参照しながら詳細に説明する。

第６図に示すフローチャートは、残響付加装置の全体
の処理動作を示すものである。第６図のステップS₁にお
いて、フリップフロップ24の状態（Ｆ）が「１」か否か
の判断がなされる。すなわち外部サンプリングクロック
CK1の立上りでＦ＝１になったとき、その信号が制御回
路23へ与えられ、これにより制御回路23からプログラム
カウンタ22へカウントの開始信号が供給される。プログ
ラムカウンタ22はクロック信号CK2に同期してカウント
の増加を始め、アドレスをプログラムメモリ21に供給す
る。プログラムメモリ21の内容は制御回路23に供給さ
れ、これにより各部の制御が行われる。次にステップS₂
において、制御回路23からリセット信号がフリップフロ
ップ24に供給され、フリップフロップ24がリセット（Ｆ
＝０）される。すなわち、外部サンプリングクロックCK
1に同期して、各部の処理が実行される。次に、ステッ
プS₃においてAD1の内容をインクリメントした値とDWと
のビット毎のアンドをとり、その値とDSIとのビット毎
のオアをとった値をAD1にセットし、このAD1の内容をア
ドレスレジスタ34にセットする（アドレスレジスタ、AD
1←（（AD1＋ONE）∩DW）∪DS1）。すなわち、第７図に
示す如く波形データメモリ33において、AD1の内容をイ
ンクリメントした値が1000h〜1FFFhの範囲にあるときに
は、そのインクリメントした値がAD1の内容となり、ま
た2000hになったときには先頭アドレス1000hになる。例
えば、AD1の内容をインクリメントした値が1100hのとき
には、0FFFhと各ビット毎のアンドをとることにより010
0hとなり、この値と先頭アドレス1000hとのオアをとる
ことにより元の1100hとなる。また、AD1の内容をインク
リメントした値が2000hのときには、0FFFhと各ビット毎
のアンドをとることにより0000hとなり、この値と1000h
とのオアをとることにより1000hとなる。次に、ステッ
プS₄において、RD1にg₁を乗算した値に入力レジスタ36
の値を加算したものをデータレジスタ35にセットする。
そして、上記ステップS₃において、アドレスレジスタ34
で指示される波形データメモリ33のアドレスにデータレ
ジスタ35の値を書き込む。すなち、第１図に示す如く１
サンプリング周期前の遅延回路13−１の出力にフィード
バック乗数g₁を乗算した値と入力データを加算器15−１
で加算して遅延回路13−１に書き込む演算が行われる。
次に第６図のステップS₅において、AD1の内容にt₁を加
算した値とDWとのビット毎のアンドをとり、その値とDS
1とのオアをとった値をアドレスレジスタ34にセットす
る（アドレスレジスタ←（AD1＋t₁）∩DW∪DS1）。この
ステップS₅の論理演算はステップS₃と同様に処理され
る。すなわち、AD₁＋t₁の値が波形データメモリ33の遅
延回路13−１の最終アドレス（1FFFh）を越えないとき
には、その値に、越えるときにはその越えた値だけ先頭
アドレスに加えた値になる。このステップS₅ではt₁に相
当するアドレスだけ加算された領域の波形データを読み
出すためのアドレス指定が行われる。なお、本実施例に
おいてはDW−t₁の値が本来の遅延時間に相当する。これ
は、第７図において、t₁後のアドレスに入っている波形
は、実はDW−t₁の過去の波形であることから理解できよ
う。そして、ステップS₆において、アドレスレジスタ34
で指示される波形データメモリ33のアドレスから読み出
してデータレジスタ35にセットされた値をRD1に格納す
る（RD1←データレジスタの値）。

次に、ステップS₇、ステップS₈、ステップS₉におい
て、上記ステップS₃〜ステップS₆と同様の処理を遅延回
路13−2,13−3,13−４について実行する。次に、ステッ
プS₉において、RD₁〜RD₄の合計値を求め、その合計値を
RVに格納する。すなわち、第１図において、入力側の残
響付加回路11の各遅延回路13−１〜13−４の出力を加算
器16で合計することに対応する。

次に、ステップS₁₀及びステップS₁₁において、上記ス
テップS₃〜ステップS₆と同様の処理を遅延回路13−5,13
−６について実行する。次にステップS₁₂において、RD5
に遅延回路13−５の音量RDVを乗算した値にRVを加算し
た値を右出力レジスタ37に格納する。また、次のステッ
プS₁₃において、RD6に遅延回路13−６の音量LDVを乗算
した値にRVを加算した値を左出力レジスタ38に格納す
る。すなわち、第１図において、ステレオ化回路12の遅
延回路13−5,13−６の出力をそれぞれ乗算器17,18で音
量RDV,LDVと乗算し、それぞれの値に加算器19,20で残響
付加回路11の加算器16の出力を加算することに対応す
る。次に、再び上記ステップS₁に戻り、以上の動作がサ
ンプリング周期毎に行われる。

以上のようにしてモノラルの入力信号はステップS₃〜
ステップS₉において、入力側の複数の遅延回路13−１〜
13−４により残響付加され、この残響付加された出力を
ステップS₁₀及びステップS₁₁において、共通の入力とし
て並列に設けた遅延回路13−5,13−６により残響付加さ
れ、さらにステップS₁₂及びS₁₃において、遅延回路13−
5,13−６の出力をそれぞれ独自の音量にして入力側の遅
延回路13−１〜13−４の出力に加え、それぞれ右及び左
の残響付加されたステレオ出力が得られる。従って、従
来のように全く同じ残響回路を２組設ける場合より遅延
回路の数を少なくでき、その分プログラム量、処理時間
も少なくなる。また、本実施例では、ステレオ化回路12
側の２つの遅延回路13−5,13−６の音色パラメータ（遅
延時間t₅，t₆及びフィードバック乗数g₅，g₆）の設定に
より、入力側の残響付加回路11の残響音出力のエンベロ
ープに、さらに変化をつけることができる。

尚、本考案においては、少なくとも入力側の残響付加
回路11の出力を共通の入力とする２組の遅延回路が設け
られていればよく、遅延回路の数は実施例に限定されな
い。

また、上記具体的実施例においては、ソフトウェアに
よりハードウェアの時分割使用により実現しているが、
例えば遅延回路をシフトレジスタ等によりハードウェア
で構成した場合にも同様に適用が可能である。

さらに、本実施例では従来よりも遅延回路を少なくで
きるが、実時間処理が可能な範囲において遅延回路の
数、波形データメモリの容量を増加することができ、こ
れにより残響音出力により変化を持たせることが可能に
なる。

〔考案の効果〕

以上説明したように本考案によれば、モノラル信号を
共通に受ける複数の遅延手段からから成る残響付加手段
の出力を共通入力とする２つの遅延手段及び帰還手段、
さらには２つの遅延手段夫々の遅延時間と出力レベル、
及び２つの帰還手段夫々の帰還量を夫々異なる値に設定
する設定手段を設け、この２つの遅延手段からの夫々の
出力に対して残響付加手段の出力を加算することによ
り、ステレオの残響音を得ることができるようになる。
この結果、人間の耳には夫々のステレオ出力がこの基準
となる音と比べて遅延されていることが明確に認識で
き、より明確にステレオ感が認識できるようになる。ま
たこうしたステレオの残響音を比較的簡単な構成により
実現し、かかる構成をハードウェアにより実現する場合
には、その回路が少なくなり、またソフトウェアによる
ハードウェアの時分割使用により実現する場合には、そ
のプログラム量及び実行時間を減少させコスト低減を図
ることができる。

【図面の簡単な説明】

第１図は本考案の一実施例に係る残響付加装置の原理ブ
ロック図、第２図は本考案の一実施例に係る残響付加装置の具体的
構成を示すブロック図、第３図は第２図の音色パラメータメモリ25の内部構成を
示す図、第４図は第２図の音色パラメータメモリ26の内部構成を
示す図、第５図は第２図の波形データメモリの内部構成を示す
図、第６図は残響付加装置の処理動作を示すフローチャー
ト、第７図は第２図の波形データメモリの書き込みアドレス
の説明図、第８図は従来のステレオの残響付加装置のブロック図、第９図は第８図の残響付加回路の一例を示すブロック図
である。 11…残響付加回路、12…ステレオ化回路、13−１〜13〜
６…遅延回路、14−１〜14−６…乗算回路、15−１〜15
−６…加算回路、17,18…乗算回路、19,20…加算回路、
21…プログラムメモリ、25,26…音色パラメータメモ
リ、29…演算回路、30…乗算回路、33…波形データメモ
リ．

Claims

(57)【実用新案登録請求の範囲】

【請求項１】モノラル信号を共通に入力する複数の遅延
手段を含む残響付加手段と、該残響付加手段の出力を共通入力とし、該入力信号を遅
延させて出力する２つの遅延手段と、該２つの遅延手段の出力をそれぞれの入力側に帰還させ
る２つの帰還手段と、前記２つの遅延手段夫々の遅延時間と出力レベル、及び
前記２つの帰還手段夫々の帰還量を夫々異なる値に設定
する設定手段と、前記２つの遅延手段から出力される信号の夫々に対して
前記残響付加手段からの出力信号を加算してステレオ出
力として出力する加算手段と、を有することを特徴とする残響付加装置。