JPS63240313A

JPS63240313A - デイジタル演算処理装置

Info

Publication number: JPS63240313A
Application number: JP62070318A
Authority: JP
Inventors: 千葉　富雄; 博之工藤; 三安城戸; 義明松井; 河合　忠雄
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-03-26
Filing date: 1987-03-26
Publication date: 1988-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル演算処理装置に係り、特に、高速処
理が可能であると共に、機能の拡張、適用の拡充が容易
で、ディジタル保護リレーとして用いるのに好適な、デ
ィジタル演算処理装置に関する。

〔従来の技術〕

ディジタル保護リレーに用いられるディジタル演算処理
装置は、例えば電気学会雑誌１０５巻。

１２号１２頁に記載のように、マイコンを中心として、
入力部、処理部、整定部（係数部）、出力部、集中化し
た整定パネル（係数設定部）などより構成されていた。

〔発明が解決しようとする問題点〕

上記従来装置は、機能の拡張、適用の拡充、性能の向上
、さらには、装置の標準化の点については配ｔｌがされ
ておらず、以下に示すような問題点があった。

（１）入力部にはサンプリングに伴う折返し歪防止及び
高調波除去用のアナログフィルタが用いられており、そ
の特性変更が困慧であると共にハード量が多くコスト高
であった。

（２）処理部を高速化しようとした場合、同一の処理部
を複数並列に挿入した高速処理機構となっていないた。

め、装置の機能拡充及び性能向上が置皿である。

（３）整定パネル及び整定部は集中化して全ての装置に
対応できるようにしているため、小形の装置、安価な装
置には適用が固壁でコスト高になる。

本発明の目的は、上記した問題点を克服し、特注変更及
び機能の拡充、性能の向上が容易な、あらゆる機種にも
対応可能な標準化したディジタル演算処理装置を提供す
ることにある。

〔問題点を解決するための手段〕

上記の目的は以下のようにして達成される。

（１）入力部のフィルタ処理を、入力信号をディジタル
化した後に、高速のディジタル・シグナル・プロセッサ
を用いたディジタルフィルタにより行う。

（２）マルチパス構成とする。すなわち、各部間（例え
ばプリン１〜板間）を結ぶバス（以下システムバスとい
う）と各部内（例えばプリント板内）のバス（以下、ユ
ニットバスという）とを分離した構成とする。

（３）整−走部及び整定パネル、表示部を、分割した処
理部のそれぞれに独立に設ける。すなわち、分散配置と
する。

（４）処理部内には、高速演算素子（例えばディジタル
・シグナル・プロセッサなど）と従来と同様のマイクロ
コンピュータを備える。

（５）システムバスには、従来と同様のマイクロコンピ
ュータを管理用として備える。

（６）出力部及びディジタル入力部には、レベル変換回
路（例えば５ｖ←→ＬＩＯＶ）、補助リレーなども分散
配置する。

〔作用〕

（１）入力部のディジタル・シグナル・プロセッサは、
サンプリングされディジタル化された電力系統の電圧、
電流に対してフィルタリング処理を施すが、この特性の
変更は容易であると共に、小形化できる。またアナログ
フィルタで用いる抵抗コンデンサのように経年変化がな
いため。

この益視も容易であり、高信頼度化がはかれる。

（２）プリント板内のバスがプリント板単位に閉じてい
るので、プリント板内の演算処理が高速化でき、処理能
力の向上がはかれる。

（３）整定・表示部をプリント板単位に独立に設けてい
るので、形式が異る機種へも適用が可能である。すなわ
ち、適用範囲の拡充をはかることができる。

（４）ユニット（プリント板）単位での機能を独立させ
ているので、周辺補助回路が不要となり、例えば、保１
にリレー装置などは単体として扱えるなどの標準化がは
かれる。また、機能拡張への対応が非常に容易となる。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。第１
図は本発明の装置のブロック構成を示すもので補助変成
器ユニットＩＡ〜ＩＮ、ディジタルフィルタリング処理
ユニット２Ａ〜２Ｎ、高速演算処理ユニット３Ａ〜３Ｎ
、入出力ユニツト４Ａ〜４Ｎ、管理用処理ユニット５、
係数設定（整定）・表示ユニット６より成っており、こ
れらはシステムバス７によって図のように接続されてい
る。

第１図の装置を用いて、電力用保護リレーを構成する例
を以下に説明する。補助変成器ＩＡ〜１Ｎは電力系統よ
りの電圧及び電流を入力する。

ディジタルフィルタリング処理ユニット２Ａ〜２Ｎは、
入力されたアナログの電圧及び電流をディジタル量に変
換すると共にディジタル演算処理によりフィルタリング
を行う。すなわち、電圧及び電流に重畳した高調波を除
去する。演算処理ユニット３Ａ〜３Ｎは、フィルタリン
グされディジタル化された電圧及び電流値を入力とし、
保護演算アルゴリズムに従った高速演算処理を行う。管
理用処理ユニット５は、演算処理ユニット３Ａ〜３Ｎの
各出力を入力とし、保護リレーのシーケンス処理、再開
路処理の他、フィルタリング処理ユニット２Ａ〜２Ｎ、
演算処理ユニット３Ａ〜３Ｎ、入出力ユニツト４Ａ〜４
Ｎの盟視処理、整定２表示、及び入出力ユニツト４Ａ〜
４Ｎに対する入出力処理などを行う。この最後の入出力
処理は、保護リレー処理の結果によってしゃ断器に対す
るトリップ指令を発するものである。

次にそれぞれのユニットの具体例を示す。第２図はディ
ジタルフィルタリング処理ユニット２Ａ（他も同じ構成
）の構成を示すもので、入力バッファ回路２０Ａ〜２０
Ｍは第３［ｇ　（ａ）及び（ｂ）に例を示す回路である
。この回路はローパスフィルタでもあり、サンプリング
に伴う折返し歪を防止する機能ももっている。第４図に
はこのフィルタのゲイン特性例を示す。

第２図にもどって、入力バッファ回路２０Ａ〜２０Ｍか
らとり込まれた電圧・電流信号はマルチプレクサ２１で
１つにまとめられ、サンプルホールド回路２２でサンプ
リングされ、Ａ／Ｄ変換回路２３でディジタル化され、
ユニットバス２９経出でＲＡＭ２５へ格納される。これ
が−通り終ると、格納データは、プロセッサ２７の指示
により、高速ディジタル・シグナル・プロセッサ２４Ａ
〜２４Ｌ（以下ＤＳＰと略記する）へ転送される。

このプロセッサは、高速加減算器９乗除算器、命令ＲＯ
Ｍ、データＲＯＭ　、データＲＡＭ　（上記転送された
データはここへ入力される）などを備え、高速のディジ
タル信号処理を目的としたディジタル信号処理プロセッ
サである。高速の浮動小数点演算ユニットを内蔵してい
るので、浮動小数点演算（加減算２乗除算）を１インス
トラクシヨン（約５０〜１００ｎＳ）で行うことができ
る。またプロセッサ２７の実行する命令はＲＯＭ２６に
格納されている。

さて、ＤＳＰへデータ転送が終了したなら、ＤＳＰ２４
Ａ〜２４Ｎは、それぞれのデータに対しフィルタリング
処理を施す。この処理内容は周知のものであり、ここで
は省略する。フィルタリング処理が終了したなら、プロ
セッサ２７の指示により、処理結果をＲＡＭ２５へ転送
し、次のサンプルにそなえるように動作する。なお、こ
れらの動作中は、インターフェイス回路２８は閉状態を
保ち、ユニットバス２９とシステムバス７とは分離され
ており、ＤＳＰでの処理が終るごとにシステムバス７へ
ＲＡＭ２５から処理結果が出力される。

次に、第６図を用いて高速演算処理ユニット３Ａ（他も
同じ）の詳細を説明する。同ユニットは、整定機構及び
表示回路３０．第２図と同様のＤＳＰ３１Ａ〜３１Ｎ、
データ記憶用のＲＡＭ３２、命令記憶用のＲＯＭ３３．
マイクロプロセッサ３４．システムバス７とのインター
フェイス回路３５．およびユニットバス３６から成って
いる。

この高速演算処理ユニットの動作の概要を以下に述べる
。このユニットは、整定値及び電圧、電流値が記憶され
ているデータメモリ３２の内容を３４のプロセッサ３４
の指示によってＤＳＰ３１Ａ〜３１Ｎ内のデータＲＡＭ
に転送する。ＤＳＰ３１Ａ〜３１Ｎはこのデータを用い
て、保護演算アルゴリズムに従った保護リレー演算を実
行する。

この処理が終了したなら、プロセッサ３４の指示によっ
てリレー演算結果をデータメモリ３２に転送する。

このユニットの特長は、各ユニット毎にりＬ−演算に必
要な整定機構を有しており、表示機構も同様にユニット
毎に独立に有していることである。

なお整定値は、マイクロプロセッサ３４から直接ＤＳＰ
３１Ａ〜３１Ｎに設定するか、−たんデータメモリ３２
に転送して、電力系統の電圧、電流値と一緒にＤＳＰ３
１Ａ〜３１Ｎへ転送してもよい。

第７図は入出力ユニツト４Ａ（他も同様）の詳細を示す
ブロック図で、システムバスとのインク−フエイス回路
４０．ドライバー回路４１．補助リレー４２．電圧レベ
ル変換回路４３．バッファ回路４４から成っている。こ
のユニットの特長は、ユニット内に補助リレー４２、ｌ
ｌ０Ｖを５ｖへ変換する電圧レベル変換回路４３を備え
るようにして、ユニット単位での機能を独立させるよう
にした点にある。

第８図は管理用処理ユニット５の詳細を示すブロック図
で、マイクロプロセッサ５０．データメモリ（ＲＡＭ）
５１．命令用メモリ（ＲＯＭ）５２、システムバスとの
インターフェイス回路５３、上記した各ユニットのシス
テムバスとのインターフェイス回路を開閉制御するタイ
ミング発生制御回路５４．ユニットバス５７等から成る
。

このユニットに於ては、高速演算処理ユニットからのリ
レー演算結果をとり込み、保護リレーのシーケンス処理
、再開路処理を実行する。そして、保護リレーとしてし
ゃ断器にトリップ指令を発する条件が成立した場合には
、入出力ユニツト４Ａ〜４Ｎを介してしやｉ９？器に対
してトリップ指令を発する。また、上記の処理のほかに
も、整定に関する処理、表示に関する処理、自動点検及
び常時監視の処理を行う。自動監視を行う場合には、各
ユニットよりの情掲をとり込みチェックする。

以上の述べた各ユニットは、相互に同期して作動してお
り、そのタイミングチャートを第９図により説明する。

同図の（１）はサンプリングの時刻・・・Ｎ−Ｌ、Ｎ、
Ｎ＋１．・・・を示しており、間隔例を示す。（２）は
フィルタリング処理ユニツ１へ２Ａ〜２Ｎに於る複数チ
ャンネルのＡ／Ｄ変換のタイミング、（３）はフィルタ
リング処理ユニッ１〜２へ〜２Ｎに於るフィルタリング
演算処理のタイミングである。さらに（４）は高速演算
処理ユニッＩ−３Ａ〜３Ｎに於る保護リレー演算処理の
タイミング（５）は管理用処理ユニット５の処理タイミ
ングである。即ち、フィルタリング処理ユニットでのフ
ィルタリング演算処理、高速演算処理ユニットでの保護
リレー演算処理、および管理用処理ユニットでのシーケ
ンス処理は、サンプリング周期を１タイムスロツトとし
てパイプライン処理されており、これら３つの処理で合
計３サンプリング周期の処理により保護リレーの動作が
完了する。

最後に第１０図を用いて、本発明の装置の全体動作を説
明する。まずステップ１０１では、フィルタリング処理
ユニット２Ａ〜２Ｎによる全入力ナヤネルの１サンプリ
ング同期分のＡ／Ｄ変換が終了したかどうかのチェック
を行う。全入力チャネルのＡ／Ｄ変換が終了したなら、
ステップ１０２に進み、Ａ／Ｄ変換したデータをＤＳＰ
２４Ａ〜２４Ｌ内のデータＲＡＭに転送する。このデー
タ転送が終了したならステップ１０３Ａ〜１０３Ｎに進
み、それぞれのＤＳＰが独立にフィルタリンク処理を実
行し、この処理が終了したなら、ステップ１０４Ａ〜１
０４Ｎに進み、フィルタリングを終了したデータをユニ
ット２Ａ〜２Ｎ内のＲＡＭ２５に転送する。そして１次
のサンプルデータにそなえる。以上がフィルタリング処
理ユニット２Ａ〜２Ｎ内でのステップである６上記のス
テップ１０２でＡ／Ｄ変換されたデータがフィルタリン
グ処理用のＤＳＰ２４Ａ〜２４Ｌに・転送されると、管
理用処理ユニッ１〜５にてステップ１０５が起動され、
１サンプル周期前にフィルタリングを終了したＲＡＭ２
５内のデータを、高速演算処理ユニッ１〜３八〜３Ｎ内
のＤＳＰ３１Ａ〜３１Ｋ（第６図）に転送する。さらに
管理用処理ユニット５の制御により、ステップ１０６で
１サンプル前にリレー演算を終了し、高速演算処理ユニ
ッ１へ内のＲＡＭ３２に記憶されている演算結果（リレ
ー出力）を、管理用処理ユニット５内のデータＲＡＭ５
１（第８図）に転送する。

ここまでの処理が進むと、高速演算処理ユニット３Ａ〜
３Ｎと管理用処理ユニット５が並列にそれぞれのデータ
処理を開始できる。即ち高速度演算処理ユニット３Ａ〜
３Ｎは、ステップ１０５でデータが与えられているから
、ステップ１０７Ａ〜１０７Ｎで保護リレー演算をそれ
ぞれ実行する。

このリレー演算の結果は、ステップ１０８Ａ〜１０８Ｎ
でＲＡＭ３２へ格納され、次のサンプルデータにそなえ
る。

一方、管理用処理ユニット５では、ステップ１０９にお
いて各リレー出力をもとにシーケンス処理、再開路処理
、自動監視処理などを実行し。

ステップ１１０でこれらの結果の表示・出力処理を行い
、次のサンプルデータにそなえるように動作する。

なお、集積回路の集積度がより一層向上すれば、第１図
の高速演算処理ユニット３Ａ〜３Ｎと管理用処理ユニッ
ト５とを分離せずに１つのユニットとして実現できる。

この場合、特に、保護リレーの場合には、集中形の整定
方式を採用する。従って、ユニット内には第８図に示し
たように、整定値を記憶しておくための、電気的に書替
え可能な半導体不揮発生メモリ（ＥＥＰＲＯＭ）　５６
　、整定インターフェイス回路５５を設ける。

〔発明の効果〕

本発明によれば、（１）ユニットバスとシステムバスがユニット単位で分
離しているので、ユニット内のディジタル・シグナルプ
ロセッサやマイクロプロセッサは高速動作が可能となり
、処理能力の向上がはかれる。

（２）ユニット単位に機能を独立させているので。

周辺補助回路が不要となると共に、機能拡張は単なるユ
ニットの追加のみで対処できて容易になる。また、低圧
系統の保護リレーから超高圧系統の保護リレーまで１機
能、処理能力に合せてユニットの組合せにより容易にリ
レー装置を構成できる。

（３）装置の標準化、保守の省力化がはかれる。

（４）装置の構成がビルディングブロック構成となるた
めに高信頼度化が達成できる。

などの効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
フィルタリング処理ユニットのブロック図、第３図は入
力バッファアンプの回路例を示す図、第４図は入力バッ
ファアンプのゲイン特性例を示す図、第５図はディジタ
ル・シグナル・プロセッサのブロック図、第６図は高速
演算処理ユ二ツ１−のブロック図、第７図は入出力ユニ
ツトのブロック図、第８図は管理用処理ユニットのブロ
ック図、第９図は本発明の各ユニットの処理タイミング
を示す図、第１０図は本発明の動作フローの概要を示す
図である。２Ａ〜２Ｎ・・・ディジタルフィルタリングユニット、
３Ａ〜３Ｎ・・・高速演算処理ユニット、４Ａ〜４Ｎ・
・・入出力ユニツト、５・・・管理用処理ユニット、６
・・・係数設定表示ユニット、７・・・システムバス、
２４Ａ〜２４Ｌ・・・ディジタルシグナルプロセッサ。２９．３６．５７・・・ユニットバス、３１Ａ〜３１Ｋ
・・・ディジタルシグナルプロセッサ、３０・・・整定
・表示回路。

Claims

【特許請求の範囲】１、入力アナログ信号のデイジタル化及びノイズ除去の
フイルタリング処理を行う入力フイルタリングユニツト
と、該ユニツトから入力されたデータに所定の演算アル
ゴリズムに従つた処理を施す高速演算処理ユニツトと、
該ユニツトによる演算結果を出力しかつ外部よりの信号
をとり込む入出力ユニツトと、上記各ユニツトと動作を
管理し制御する管理ユニツトと、上記各ユニツトとは独
立な係数設定及び表示のためユニツトと、上記各ユニツ
トを接続するためのシステムバスとを有し、上記各ユニ
ツトの単位回路間をユニツトバスで接続するように構成
したことを特徴とするデイジタル演算処理装置。２、前記高速演算処理ユニツトにデイジタルシグナルプ
ロセツサを備えた事を特徴とする特許請求の範囲第１項
記載のデイジタル演算処理装置。３、前記入力フイルタリングユニツトにおけるフイルタ
リング処理を、入力アナログ信号をデイジタル変換した
後にデイジタルシグナルプロセツサで行うようにしたこ
とを特徴とする特許請求の範囲第１項記載のデイジタル
演算処理装置。