JPH04197019A - ディジタル保護継電装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル保護継電装置に係り、特に、ＤＳ
Ｐにおいて、同一の入力データに対し、複数の異なる特
性のディジタルフィルタ演算を行い、フィルタ処理を含
むアナログ入力部を共通化するのに好適なディジタル保
護リレー用入力データ変換回路に関する。

〔従来の技術〕

従来、ディジタル保護リレーは電気学会雑誌。

１０５巻、１２号、１２頁（昭６０）、特公昭６２−４
９８０９号において論じられているように、入力フィル
タはＲＣアクティブフィルタで構成され、フィルタリン
グ後にＳ／Ｈ，Ａ／Ｄ変換し保護リレー演算を行ってい
る。

このため、保護リレー装置の保護対象により、入力フィ
ルタも特性が異なるため、それぞれ別々のハードウェア
を用いてフィルタリングしていた。

〔発明が解決しようとする課題〕

上記従来技術は、入力フィルタをＲＣアクティブフィル
タにて構成しており、以下に示す問題点があった。

（１）フィルタを構成する素子精度、素子間のバラツキ
、温度特性及び経年変化があり高精度化ができず、メン
テナンスが必要であった。

（２）保護リレーの保護対象により、入力フィルタの特
性が異なるため、多種の入力フィルタ回路を開発・製作
する必要があり、入力部のハードウェアを共通化できず
、コスト高となっていた。

（３）素子の信頼性も低いため、多くの信頼性向上のた
めの付加ハードが必要なため小形化及び低消費電力化が
できない。

本発明の目的は、上記従来技術の欠点を克服し保護リレ
ー入力回路を共通化することにより、大幅な小形化、低
コスト化及び生産性の向上を図ると共に、入力回路の信
頼性の大幅向上及び低消費電力化が可能なディジタル保
護リレー用入力データ変換回路を提供することにある。

〔課題を解決するための手段〕

上記目的は、 （１）電力系統から取込んだアナログ信号を入力し、デ
ィジタル量に変換するＡ／Ｄ変換部及びディジタルフィ
ルタ演算を行うディジタルシグナルプロセッサを同一プ
リント基板に実装し、Ａ／Ｄ変換後に複数の異なる特性
のディジタルフィルタ演算を行う。

（２）上記したＤＳＰにおいて一つの入力信号に対し、
複数の異なる特性のフィルタ演算ができるようにして、
ＤＳＰ外部から、保護演算に必要なフィルタを選択し、
このフィルタ演算を実行し、出力するようにする。

以上より、上記目的を達成することができる。

〔作用〕

ＤＳＰは、Ａ／Ｄ変換したデータ及びディジタルフィル
タ係数を用いて、ディジタルフィルタ演算を行う。この
ときＤＳＰは、一つの入力信号に対し、ディジタルフィ
ルタの係数のみを変更して、複数の異なる特性のフィル
タ演算を行なえるように、あらかじめ、ディジタルフィ
ルタ演算プログラム、複数の特性を実現するフィルタ係
数及び外部からのフィルタ選択信号による選択部に設け
るようにする。

従って、ＤＳＰでは、外部から入力信号及びフィルタ選
択信号を入力し、保護演算に必要なフィルタ演算を行う
ようにする。このようにすることで保護リレー用入力デ
ータ変換部のハードウェア及びＤＳＰのプログラムが共
通化できる。

〔実施例〕

く第１実施例〉 以下、本発明の実施例を図面を用いて説明する。

第１図は、本発明を適用するディジタル保護リレー装置
のアナログ入力部のブロック構成を示す図である。

第１図において、１ａはバッファアンプ、１ｂは一定周
期ごとにアナログ入力信号をサンプルするサンプルアン
ドホールド（Ｓ／Ｈ）回路、１ｃは複数入力の中から１
人力を順次切換えて選択するマルチプレクサ（ＭＰＸ）
　、１　ｄはアナログデータをディジタル量に変換する
アナログ−ディジタル変換器（Ａ／Ｄ）、ｌｅはＡ／Ｄ
変換した入力データを記憶するバッファＲＡＭ、１ｆは
１ａ〜１ｅの動作の制御を行うためのタイミング発生部
、１ｇはアナログ入力部の内部バス（ローカルバス）、
１ｈは多方向からのアクセスが可能なデュアルポートＲ
ＡＭ、１１はアナログ入力部と外部バス（標準化バス）
とのインタフェース回路、１ｊはディジタルシグナルプ
ロセッサ（ＤＳＰ）、１にはＤＳＰのインストラクショ
ン用プログラムＲＯＭ、ＩＱは標準化バＸ　（ＶＭＥバ
ス、　ＭＵＬＴＩバスなど）である。また、第１図にお
いて、１ｎよ。

１ｎ２及びＩｎｓは電力系統から取込んだ電圧及非電流
の入力データである。

次に、第１図の１ｊに示したＤＳＰの概要について説明
する。第２図はＤＳＰの内部ブロック構成を示す。第２
図において、２ａはデータＲＡＭ、２ｂは高速並列乗算
器、２ｃはインストラクション用ＲＯＭ、２ｄはＡ　Ｌ
　Ｕ　（Ａｒｉｔｈｍｅｔｉｃ　ＬｏｇｉｃＵｎｉｔ）
　、　２　ｅはレジスタ、２ｆはデータレジスタ、２ｇ
は外部メモリのアドレス指定を行うアドレスレジスタ、
２ｈはＤＳＰの内部バスである。

ＤＳＰは高速並列乗算器を内蔵しているため、１インス
トラクシヨンサイクルの間に、積和演算（固定及び浮動
小数点演算）が可能であること、さらに、パイプライン
処理が可能であることにより、高速なディジタル演算（
数値演算）が可能であり、リアルタイムにディジタルフ
ィルタ演算処理が実現できるものである。

次に、前記したＤＳＰを用いたディジタルフィルタにつ
いて説明する。

第３図は、ディジタルフィルタの代表的な２種のブロッ
ク構成を示す。第３図において、（ａ）はＩ　Ｉ　Ｒ（
Ｉｎｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ
）形フィルタ、（ｂ）は、Ｆ　Ｉ　Ｒ（Ｆｉｎｉｔｅｅ
ｘｔｅｎｔ　ＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅ）形フィ
ルタの構成図である。

まず、ＩＩＲ形ディジタルフィルタについて説明する。

第３図（ａ）において、Ｘｎは入力信号、ＷＩｌは途中
の演算出力、Ｙｎは出力信号である。３ａ。

３ｂ、３ｃ、３ｄ及び３ｅはフィルタ係数Ｈ，Ｂ□。

Ｂ２．Ａ、及びＡ２を乗する乗算部、３ｆは演算出力Ｗ
ｒｌをサンプリング周期Ｔの一時刻分遅延させる遅延部
、３ｇは前記した遅延部３ｆの出力信号Ｗ　ｎ　−、を
サンプリング周期Ｔの一時刻分遅延させる遅延部、３ｈ
、３ｉ、３ｊ及び３には加算部である。

第３図（ａ）のブロック構成において、ＩＩＲ形ディジ
タルフィルタは以下に示す演算を行う。

Ｙｎ＝Ｗｎ＋Ａ、−Ｗ、、＋Ａ２−Ｗ、、　　　　−（
１）Ｗｎ＝Ｈ−Ｘｎ＋Ｂ、・Ｗ、１＋Ｂ２・Ｗｎ−２・
・・（２）但し、 Ｈ，Ａ、、Ａ２．Ｂ、、Ｂ２・・・フィルタ係数Ｗｎ−
□・・・Ｗｎの一時刻遅延テータＷｎ−２・・・Ｗｎ−
、の−時刻遅延データＸｎ　・・入力データ Ｙｎ　・・・出力データ である。

次に、第３図（ｂ）に示したＦｌＲ形ディジタルフィル
タについて説明する。

第３図（ｂ）において、Ｘｎは入力信号、Ｙｎ′は出力
信号である。３ｎ、３ｏ及び３ｐはフィルタ係数Ｈ□、
Ｈ２及びＨｌを乗する乗算部、３Ｑは入力信号Ｘｎをサ
ンプリング周期Ｔの一時刻分遅延させる遅延部、３ｍは
前記３Ｑの出力信号Ｘｎ−１を一時刻分遅延させる遅延
部、３ｑ及び３ｒは加算部である。

第３図（ｂ）のブロック構成において、ＦＩＲ形ディジ
タルフィルタは以下に示す演算を行う。

Ｙｎ’　＝Ｘ、−Ｈ，＋Ｘ、１・Ｈ２＋Ｘ、２・Ｈ３−
（３）但し、 Ｈｌ、Ｈ２及びＨｌ・・・フィルタ係数Ｘｎ−１・・・
入力Ｘ。の−時刻遅延データＸｒ＋−２・・・Ｘｎ−０
の一時刻遅延テータＸｎ　・・・入力データ Ｙｎ　・・・出力データ 以上、説明したＩＩＲ形及びＦＩＲ形ディジタルフィル
タはＤＳＰにおいて、上記した（１）、　（２）及び（
３）式をプログラミングし、このプログラムを実行させ
ることより容易に実現できる。

従って、ディジタルフィルタは、アナログフィルタに比
べて以下に示すように特長を有する。

■　調整（ゲイン及びオフセットなど）不要■　経年変
化がない ■　仕様及び特性変更が容易 ■　小形化、高精度化が可能 上記した特長の中から、■に示した仕様及び特性変更に
ついて、ＩＩＲ形ディジタルフィルタを例にとり、さら
に詳細に説明する。

第３図（ａ）に示したＩＩＲ形ディジタルフィルタの伝
達関数を次式に示す。

（４）式に示したフィルタ係数Ａ１及びＡ２　を次に示
すように変更すると、各種フィルタ（ローパス、バンド
パス、バイパス及びノツチフィルタ）が実現できる。以
下に各種フィルタの伝達関数を示す。

■　ローパスフィルタ Ａ、＝２．Ａ２＝１ ■　バンドパスフィルタ Ａ工＝Ｏ，Ａよ＝−１ ■　バイパスフィルタ Ａ、＝−２，Ａ、＝１ ■　ノツチフィルタ 八〇＝−ｒ、Ａ２＝１ 但し。

ｒ＝２ｅｏｓω、　Ｔ　　　　　　　　　　　−＝　（
８）ω０・・・伝送零点の周波数 Ｔ　・・・サンプリング周期 （５）〜（９）式から明らかなように、分母は、全て同
じであり、フィルタの零点を示す分子の係数Ａ１及びＡ
２を変更することで、タイプの異なるディジタルフィル
タが実現できる。

ディジタル保護リレーには、主保護用及び後備保護用が
あるが、保護の性質上、保護方式がそれぞれ異なる。こ
のため、保護リレーも、おのおの異なったリレー（距離
リレー及び電流差動リレー）を用いる。

一般に、距離リレーの入力フィルタは第４図（ａ）に示
す特性のフィルタを用い、電動差動リレーの入力フィル
タは第４図（ｂ）に示す特性のフィルタを用いる。

従って、先に説明したように、ＩＩＲ形フィルタの係数
Ａ１及びＡ２を、第４図の（ａ）及び（ｂ）に示したタ
イプのフィルタになるように変更すると共に、第４図の
（ａ）及び（ｂ）の特性となるようにフィルタ係数Ｈ，
Ｂ□及びＢ２変更することにより、同一のフィルタ構成
で距離リレー用フィルタ及び電流差動リレー用フィルタ
が実現ができる。

次に、本発明の動作について説明する。

第１図において、＠力系統からの入力信号Ｉｎよ。

Ｉｎ２及びＩｎＮを取込み１ａのバッファアンプに入力
する。バッファアンプでは、信号のレベル変換を行うと
共に、サンプリングによる折返し、誤差を防止するため
のローパスフィルタ（プレフィルタ）としても動作する
。レベル変換した入力データは、１ｂのＳ／Ｈ回路に入
力し、Ｓ／Ｈ回路では全チャネルの入力データを同一時
間にサンプリングする。

１ｂのＳ／Ｈ回路にて、サンプルホールドした入力デー
タを、ＩＣのＭＰＸにより、順次切換えて１ｄのＡ／Ｄ
変換器に入力する。Ａ／Ｄ変換器では、複数のアナログ
入力をディジタル量に順次切換え、１ｅのバッファＲＡ
Ｍに記憶する。

１ｊのＤＳＰは、１ｋに示したＲＯＭに記憶したインス
トラクションに基づき、１ｅのバッファＲＡＭに記憶し
た入力データ及び１ｈに示したデュアルポートＲＡＭに
記憶したフィルタ係数を入力する。

また、ＤＳＰでは、取込んだ入力データ、フィルタ係数
及び、（１）式と（２）式に示した演算式によりディジ
タルフィルタ演算を行う。このとき、先に述べた距離リ
レー用（例えばバンドパスフィルタ）フィルタ及び電流
差動リレー用（例えばノツチフィルタ）フィルタの二種
のフィルタについて、係数のみを変更し、演算するよう
にする。

従って、−人力に対し二呂力となるようにし、出力デー
タを、１ｈのデュアルポートＲＡＭに記憶する。このフ
ィルタの出力データを、保護リレーのシステムに応じて
、保護演算側が選択し、１１のＩＮＦ回路及び標準化バ
スを介して入力する。

第５図は、上記したＤＳＰの処理をフローチャート化し
たものである。以下に、第５図を用いて。

ＤＳＰの処理について詳細に説明する。

第５図において、まず５ａではＤＳＰ内部のメモリのク
リアなどのイニシャル処理を行う。

次に、５ｂにてＤＳＰ外部との同期化を図る同期化処理
を行う。

５ｃでは、デュアルポートＲＡＭに記憶しておいた主保
護リレー用及び後備保護リレー用の２種のフィルタ係数
を第２図の２ａに示したＤＳＰ内部ＲＡＭに入力する。

５ｄでは、第１図１ｅに示したバッファＲＡＭに記憶し
た入力データを、係数と同じく、ＤＳＰの内部ＲＡＭに
入力する。

５ｅでは、Ｉｎ、〜ＩｒＨの入力に対し、（１）及び（
２）式に基づき、主保護リレー用のフィルタ演算を行う
。

５ｆでは、５ｅで用いたフィルタ係数のみを後備保護リ
レー用に変更して、Ｉｎ、〜ＩｎＮの入力に対し、５ｅ
と同様にフィルタ演算を行う。

５ｇでは、主保護リレー用にフィルタ演算した出力デー
タを、第１図の１ｈに示したデュアルポートＲＡＭへ出
力する。同様に５ｈでも、後備保護リレー用にフィルタ
演算した出力データを、上記したデュアルポートＲＡＭ
へ出力する。

第６図は、上記した本発明のタイミング例を示した図で
ある。

第６図において、（ａ）に示すＳ／Ｈ指令によリ、全入
力（ＩｎＸ＝ＩｎＮ）を同時刻にサンプリングする。

次に、Ａ／Ｄ変換指令により、Ｉｎ、〜ＩｎＨのアナロ
グ入力データを順次ディジタルデータに変換し、バッフ
ァＲＡＭは記憶する。

（ｃ）ではＡ／Ｄ変換が全チャネル終了後、ＤＳＰに対
し、割込み信号を入力する。

割込み信号入力後、（ｄ）に示すＤＳＰでは、先に説明
した様に、Ｉｎ工〜ＩｎＮの入力データを取込み、主保
護リレー用及び後備保護リレー用のディジタル係数（ｋ
１〜ｋｎ及びに１′〜に、、′）も取込む。

その後、主保護リレー用フィルタ（Ｉ　ｎ、〜ＩｎＮ）
を順次演算し、そのあとに、同じ入力データを用いて後
備保護リレー用フィルタ（Ｉｎ工〜ＩｎＮ）を順次演算
する。

フィルタ演算が終了後、主保護リレー用フィルタ（Ｉｎ
□〜Ｉｎ５）の出力及び後備保護リレー用フィルタ（Ｉ
　ｎ１〜ＩｎＮ）の出力をＤＳＰ外部のデュアルポート
ＲＡＭに転送する。これら一連の動作を、周期Ｔごと繰
返す。

第７図は、ＤＳＰ及びＤＳＰ外部メモリ間のデータの流
れを示すものである。

第７図において、１ｅのバッファＲＡＭから入力データ
、１ｈのデュアルポートＲＡＭからフィルタ係数をそれ
ぞれ１ｊに示すＤＳＰに入力する。

ＤＳＰはフィルタ演算後、１ｈに示すデュアルポートＲ
ＡＭのそれぞれ異なるアドレスへ、主保護及び後備保護
リレー用のフィルタ出力データ（Ｉｎ□〜Ｉｎ＋ｖ）を
転送する、 第８図は、電力系統から取込んだ入力データに対する、
２種のフィルタの出力波形例を示すものである。第８図
において、（ａ）はフィルタの入力データ、（ｂ）は第
１のフィルタ出力（例えば主保護リレー用に適用するフ
ィルタ）、（ｃ）は第２のフィルタ８カ（例えば後備保
護リレー用に適用するフィルタ）の波形例を示す。

第９図は、第５図に示した処理フロー図の変形例を示す
ものである。すなわち、各処理ブロックの内容は第５図
と同じである。第９図の処理ブロックでは、処理の高速
化を図るために、フィルタ係数入力をイニシャル処理後
に１回行うようにしたものである。従って、毎サンプリ
ングごと入力するのは入力データのみであり、フィルタ
係数を入力する処理時間が省略できる。

第１０図は、ＤＳＰにて行うディジタルフィルタ演算の
入出力データのデータフォーマットを示すものである。

第１０図において、（ａ）は入力データフォーマット、
（ｂ）は出力データフォーマットを示す。

まず、１０ａは第１図１ｅに示したバッファＲＡＭから
、第１図１５に示したＤＳＰへ入力データを転送した際
のデータフォーマットを示す。

１０ａでは、ＤＳＰが浮動小数点型の場合について示し
ている。

まず、指数部は、全て１′○′″とし、仮数部の最も大
きい値となる位置（すなわち、仮数部の左端）からＡ／
Ｄ変換したデータを入力し、入力データがないところは
、全て′″０３１とする。

１０ｂは、ＤＳＰ内で演算したディジタルフィルタの出
力を示す。このように、出力データのファーマットは指
数部及び仮数部を全て用いて表わしている。

１０ｃは、フィルタ出力をＤＳＰ外部のメモリ（例えば
デュアルポートＲＡＭ）へ転送する際の、データフォー
マットを示す。すなわち、１０ｂに示したフィルタ出力
を正規化し、浮上小数点データ形式から、固定小数点デ
ータ形式に変換し、フィルタ出力の有効桁となる部分（
仮数部の左端から、必要精度分のデータ長）をＤＳＰ外
部のメモリへ転送する。

以上、説明した本発明の実施例では、１入力データに対
し、主保護リレー用及び後備保護リレー用のタイプの異
なる２種のフィルタについて、その演算出力をＤＳＰ外
部に出力するようにして、入力フィルタを共通に使用で
きるようにした例を示した。

上記した実施例より、多くのフィルタリングしたデータ
をＤＳＰ外部に出力することにより、ディジタルリレー
用フィルタとして、さらに汎用化（標準化）が図れるこ
とは言うまでもないことである。

第１１図は、本発明の応用実施例（１）を示す図である
。第１１図において、ｌａ、ｌｂ、ｌｃ。

ｌｄ、ｌｅ、ｉｆ、Ｉｇ、ｌｈ、ｌｉ及びＩＱは、第１
図に示したものと全く同一のものである。

１１ａは、インストラクションを、第２図２０に示した
ＤＳＰ内部のＲＯＭに書込むＤＳＰである。

すなわち、ＤＳＰのプログラムをマスクＲＯＭ化し、外
付のインストラクション用ＲＯＭを削除した例である。

このことにより１回路の小形化が図れると共に、低コス
ト化及び低消費電力が図れる。

このように、ｌｌａのＤＳＰ内のＲＯＭに、保護リレー
に用いる各種のフィルタ特性が得られるように、あらか
じめプログラミングして、マスクＲＯＭ化しておくこと
により、ディジタル保護リレー用のセミカスタムな専用
ＤＳＰとして用いることができる。

ディジタルフィルタの係数は、外部メモリから読込むこ
ともできるが、あらかじめＤＳＰ内部に、マスクＲＯＭ
化する際に書込むことにより、さらに、高信頼度化が図
れる。

第１２図は、本発明の応用実施例（２）を示す図である
。第１２図の、ｌａ〜ｌｉ、ｌｋ及びＩＱは、第１図に
示したものと同じである。

第１２図において、１２ａは汎用のＣＰＵ、１２ｂはＦ
　Ｐ　Ｕ　（Ｆｌｏａｔｉｎｇｐｏｉｎｔ　Ｐｒｏｃｅ
ｓｓｉｎｇＵｎｉｔ　：浮上小数点演算コプロセッサ）
である。半導体技術の進歩に供い、汎用のＣＰＵ及びＦ
ＰＵの演算処理速度も高速になって来ている。従って。

汎用ＤＳＰの替りに、汎用ＣＰＵ＋ＦＰＵの構成にてデ
ィジタルフィルタ演算も実現できる。

汎用のＣＰＵ＋ＦＰｔＪを用いることにより、プログラ
ミングの容易さから、開発時間を大幅に短縮でき、生産
性の向上が図れる。

第１３図は、本発明の応用実施例（３）を示す図である
。第１３図の、１８〜１１及びＩＱは第１図に示したも
のと同じである。

第１３図において、１３ａは専用のディジタルフィルタ
ＬＳＩである。これは、ディジタルフィルタの演算処理
をハードウェアのみで実現したものであり、量産化する
ことにより、大幅な低コスト化が達成できる。また、プ
ログラミング作業が介入しないため、開発時間が短縮で
きる。さらに、汎用のＤＳＰがＣＰＵでは、演算処理す
るビット長が決まっているが１１本発明では、ハードウ
ェア（すなわち演算処理するビット長）を任意に設計で
きるため、高精度化が可能である。

以上示した実施例は、１人力に対し、特性の異なった２
種のフィルタ演算を行い、それぞれの演算したデータを
出力する方法について述べた。

次に、前記した実施例をさらに応用した実施例について
説明する。

まず、第１４図は今まで説明した実施例のＤＳＰ内にお
ける処理フローを示すものである。

第１４図において、１４ａはディジタルフィルタプログ
ラム、１４ａ〜１４ｃはディジタルフィルタの係数群で
ある。各係数群は、主保護リレー（電流差動リレー）用
、後備保護リレー（距離リレー用）、事故検出リレー用
及び主検出リレー用フィルタなどの用途に用いる。

第１４図において、この方法は、今まで説明してきたた
め重複するが、まず、入力信号ｉｎを入力する。次に、
この入力信号に対し、１４ｄに示す共通に使用するフィ
ルタプログラム及び１４ａ〜１４ｃの各フィルタ係数群
を用いて、上記した各種リレー要素に用いるフィルタ演
算を行う。フィルタ演算終了後、出力データＯｕｔ工〜
Ｏｕｔｓを出力する。リレー演算部で、これら複数のフ
ィルタ出力の中から必要なフィルタ出力を選択し、保護
演算を行う。

従って、第１４図に示した例はフィルタプログラムは共
通に用い、複数のフィルタ係数群は、保護リレーの種類
ごと用いるケースである。

第１５図は第１４図の応用例である。

第１５図において、１４ａ〜１４ｃ及び１４ｄは第１４
図で説明したものと全く同じである。

１５ａは、選択情報信号により、フィルタ演算に用いる
フィルタ係数群を選択する選択部である。

実際は、各フィルタ係数群はＤＳＰ内メモリに記憶して
いるため、選択すべきフィルタ係数群を記憶しているメ
モリのアドレスを指定するものである。

第１５図において、まず、入力信号ｉｎ及びフィルタ選
択情報信号を入力する。次に、選択情報信号により、保
護演算側で必要なフィルタ特性を得るためのフィルタ係
数群を選択する。次に、このフィルタ係数群及び入力信
号を用いて、先に説明した１４ａのフィルタプログラム
を実行して、所望のフィルタ出力Ｏｕｔｓを出力するよ
うにする。

従って、第１５図は、１人力に対し、フィルタ演算を１
回行い、１８力となるため、フィルタ演算の処理時間が
短く、多数のチャネルの入力信号に対してフィルタ演算
を行う場合に非常に有効である。

また、フィルタプログラムに共通化できるため、プログ
ラム容量を小さくできる。

第１６図は、第１４図の変形例である。

第１６図において、１６ａはフィルタ係数群１４ａを含
んだフィルタプログラム、１６ｂはフィルタ係数群１４
ｂを含んだフィルタプログラム、１６ｃはフィルタ係数
１４ｃを含んだプログラムである。

第１６図において、まず、入力信号を入力し、１６ａ〜
１６ｃのプログラムを実行し、それぞれの出力信号○ｕ
ｔ１〜０ｕｔＮを出力するようにする。

従って、第１６図に示したフィルタは、それぞれのフィ
ルタ特性を独立に演算するもので、プログラムの追加及
び削除等が容易にできる。

第１７図は、第１６図の変形例である。第１７図におい
て、１６ａ〜１６ｃは、先に第１６図で説明したものと
同じであり、１５ａは第１５図で説明したものと同じで
ある。

第１７図において、まず、入力信号Ｉｎ及び選択情報信
号を入力する。次に、選択情報信号により、保護演算側
で必要なフィルタ特性を得るための、フィルタプログラ
ムを１６ａ〜１６ｃの中から選択する。次に、選択した
フィルタプログラムに入力信号を入力し、ディジタルフ
ィルタ演算を実行し、所望のフィルタ出力○ｕｔｓを出
力するようにする。

従って、第１７図では、保護演算側で必要なフィルタ演
算のみを実行するようにしており、第１５図に示した処
理方法と同様に、フィルタ演算の処理時間が短くできる
ので、多数のチャネルの入力信号に対してフィルタ演算
を行う場合に非常に有効である。

以上説明した実施例では、フィルタプログラムには触れ
なかったが、このプログラムは、（１）〜（３）式に示
したように、ＩＩＲ形及びＦＩＲ形のフィルタを実現す
るプログラムである。一般には、ＩＩＲ形もしくはＦＩ
Ｒ形のいずれかを用いるが、両者を組合せた方法でも十
分適用できることは言うまでもないことである。

半導体技術の進歩に伴い、ＤＳＰの処理能力も大幅に向
上する。従って、実際に処理するディジタルフィルタ処
理以外の機能が必要となる。

第１８図は、本発明の応用実施例を示すフロー図である
。

第１８図において、５ａ〜５ｈの処理ブロックは第５図
に示した処理ブロックと同じであるので、ここでは、処
理の内容の説明は省く。

第１８図において、１８ａは５ｅにて演算した主保護リ
レー用ディジタルフィルタの出力の絶対値を求める。

１８ｂも同様に、５ｆに演算した後備保護リレー用ディ
ジタルフィルタの出力の絶対値を求める。

１８ｃでは、１８ａ及び１８ｂにて求めた各フィルタの
絶対値の差を求める。

１８ｄでは、１８ｃで求めた絶対値の差が許容範囲Ｅ内
かどうかを判定する。もし、許容範囲外であれば、アナ
ログ入力部もしくはＤＳＰでの演算（例えば記憶してい
た係数が何らかの原因で変化）に故障及び重大な誤差が
生じたとして、１８ｅにて示すように、ディジタルフィ
ルタを含めたアナログ入力部の異常表示を行い、リレー
８力をロックする共に、ストップさせ、故障によるリレ
ーの誤動作が防止できる。

このように、本発明によれば、保護リレーのフエイルセ
ーフ機能が大幅に向上できる。

〔発明の効果〕

本発明によれば、電力系統から取込んだアナログ入力信
号に対し、ＤＳＰにおいて、フィルタ特性の異なる複数
のディジタルフィルタ８力を得ることができるので、以
下に示す効果がある。

（１）各種フィルタが同一のハードウェアで実現できる
ため、ハードウェアの標準化を図ることができ、低コス
ト化及び生産性が向上できる。

（２）ディジタルフィルタのフィルタ係数のみを変更す
ることにより、ソフトウェアを標準化でき、ソフトウェ
アの信頼性が向上できる。

（３）複数のフィルタプログラムの中から、選択情報信
号により選択して実行するため、フィルタ演算が高速に
行える。

（４）一つの入力に対し、複数のフィルタ出力を得るこ
とができるため、フィルタ出力の差を求めることにより
、フィルタの監視が容易にでき。

高信頼度化が図れる。

以上より、実用化のメリットが非常に大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック構成、第２図はＤ
ＳＰの内部ブロック構成、第３図はディジタルフィルタ
のフロー図、第４図はディジタルフィルタの特性例、第
５図は本発明の一実施例のフローチャート、第６図はデ
ィジタルフィルタのタイミング例、第７図はディジタル
フィルタのデータの流れ、第８図はディジタルフィルタ
の入出力波形例、第９図はディジタルフィルタ変形例の
実施例のフロー図、第１０図はディジタルフィルター実
施例のデータフォーマット、第１１図はディジタルフィ
ルタ変形例の実施例のブロック構成図（１）、第１２図
はディジタルフィルタ変形例の実施例のブロック構成図
（２）、第１３図はディジタルフィルタ変形例の実施例
のブロック構成図（３）、第１４図はディジタルフィル
タの処理フロー（１）、第１５図はディジタルフィルタ
の処理フロー（２）、第１６図はディジタルフィルタの
処理フロー（３）、第１７図はディジタルフィルタの処
理フロー（４）、第１８図は本発明の応用実施例を示す
。

Claims (1)

1. 【特許請求の範囲】 １、電力系統の電圧及び電流を一定周期でサンプリング
   し、前記サンプル値をディジタル量に変換した後、所定
   のフィルタ演算アルゴリズムに従って、前記サンプル周
   期毎に前記フィルタ演算アルゴリズムを繰返し演算し、
   前記ディジタルフィルタ演算結果を用いて、電力系統の
   事故検出演算を行うディジタル保護継電装置において、
   ディジタルシグナルプロセッサにディジタルフィルタ演
   算部、複数の異なるフィルタ係数群及びフィルタ係数群
   の選択部を設け、入力信号及びフィルタ係数群選択信号
   を入力し、該フィルタ係数群選択信号により選択したフ
   ィルタ係数群を用いて前記ディジタルフィルタ演算部に
   より所望のフィルタ演算を行い、演算結果を出力するよ
   うにしたことを特徴とするディジタル保護継電装置用入
   力データ変換回路。 ２、請求項１記載のディジタル保護継電置用入力データ
   変換回路において、入力信号を入力し、該フィルタ係数
   群を用いて、該ディジタルフィルタ演算部により、フィ
   ルタ演算を行い、複数の異なる特性のフィルタ出力信号
   を出力するようにしたことを特徴とするディジタル保護
   継電装置用入力データ変換回路。 ３、請求項１記載のディジタル保護継電装置用入力デー
   タ変換回路において、該フィルタ係数群を含んだディジ
   タルフィルタ演算部を複数設け、入力信号を入力し、該
   ディジタルフィルタ演算部により、フィルタ演算を行い
   、複数の異なる特性のフィルタ出力信号を出力するよう
   にしたことを特徴とするディジタル保護継電装置用入力
   データ変換回路。 ４、請求項３記載のディジタル保護継電装置用入力デー
   タ変換回路において、前記ディジタルフィルタ演算部を
   選択する選択部を設け、入力信号及び選択信号を入力し
   、前記フィルタ演算部の中から所望のフィルタ演算部を
   選択すると共に演算し、演算結果を出力するようにした
   ことを特徴とするディジタル保護継電装置用入力データ
   変換回路。 ５、請求項１記載のディジタル保護継電装置用入力デー
   タ変換回路において、該ディジタル演算部、該フィルタ
   係数群及び該フィルタ係数群選択部をディジタルシグナ
   ルプロセッサ内部のＲＯＭに記憶するようにしたことを
   特徴とするディジタル保護継電装置用入力データ変換回
   路。 ６、請求項１記載のディジタル保護継電装置用入力デー
   タ変換回路において、前記ディジタルフィルタ演算をマ
   イクロプロセッサ及びフローティングポイントプロセッ
   サにて行うことを特徴とするディジタル保護継電装置用
   入力データ変換回路。 ７、請求項１記載のディジタル保護継電装置用入力デー
   タ変換回路において、前記ディジタルフィルタ演算をデ
   ィジタルフィルタＬＳＩにて行うことを特徴とするディ
   ジタル保護継電装置用入力データ変換回路。 ８、請求項１記載のディジタル保護継電装置用入力デー
   タ変換回路において、特性の異なる複数の該ディジタル
   フィルタの演算データの差を常時求め、許容値との比較
   を行い、アナログ入力部の監視を行うようにしたことを
   特徴とするディジタル保護継電装置用入力データ変換回
   路。 ９、請求項１記載のディジタル保護継電装置用入力デー
   タ変換回路において、Ａ／Ｄ変換した入力データを、該
   ディジタルシグナルプロセッサの仮数部の最大値の位置
   からＡ／Ｄ変換したデータ長の位置の間に入力し高精度
   化を図ることを特徴としたディジタル保護継電装置用入
   力データ変換回路。 １０、請求項１記載のディジタル保護継電装置用入力デ
   ータ変換回路において、該ディジタルシグナルプロセッ
   サの該ディジタルフィルタ出力データを、正規化し固定
   小数点データに変換し、該ディジタルシグナルプロセッ
   サの仮数部の最大値の位置から有効桁分を出力するよう
   にして高精度化を図ることを特徴としたディジタル保護
   継電装置用入力データ変換回路。