JPH08125493A

JPH08125493A - サンプリングレートコンバータ

Info

Publication number: JPH08125493A
Application number: JP6253882A
Authority: JP
Inventors: Taketoshi Tsuda; 武利津田; Hidenori Minoda; 英徳蓑田; Satoji Nakamura; 里司中村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-10-19
Filing date: 1994-10-19
Publication date: 1996-05-17
Anticipated expiration: 2016-06-04
Also published as: JP3172046B2

Abstract

(57)【要約】【構成】サンプリング周波数４８ｋＨｚおよび３２ｋ
Ｈｚの入力デジタルデータをサンプリング周波数４４．
１ｋＨｚの出力デジタルデータにレート変換する際、入
力データのサンプリング周波数に関わらず、入力データ
に対して４４１倍オーバーサンプリングを行う。【効果】信号レベルの誤差が大きくならず、出力デー
タを高い精度で得ることができる。また、サンプリング
レートコンバータの回路の構成を簡略化することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルデータのサン
プリングレートを変換するサンプリングレートコンバー
タに関するものである。

【０００２】

【従来の技術】デジタルオーディオ機器などでは、デジ
タルオーディオ信号のサンプリング（標本化）周波数と
して、一般に４８ｋＨｚ、４４．１ｋＨｚ、３２ｋＨｚ
が使用されている。このようにサンプリング周波数の異
なる機器の間でデジタルオーディオ信号を受け渡しする
には、渡す側の機器でのサンプリング周波数を、受ける
側の機器に合うように変換するレート変換（サンプリン
グ周波数変換）を行う必要がある。

【０００３】このような変換を行うサンプリングレート
コンバータとしては例えば以下のものがある。なお、こ
こでは信号を渡す側のサンプリング周波数をｆ１、信号
を受ける側のサンプリング周波数をｆ２とする。

【０００４】（１）ＬＰＦ（低域通過フィルタ）での演
算による復調時に、ｆ１とｆ２の最小公倍数でサンプリ
ングする。次に、タイミング回路等によりｆ２相当の部
分だけを残してあとの部分を間引く。

【０００５】この場合、例えば４８ｋＨｚから４４．１
ｋＨｚに変換するには、最小公倍数が７０５６ｋＨｚな
ので、入力信号に対して１４７倍オーバーサンプリング
を行うことになる。また、３２ｋＨｚから４４．１ｋＨ
ｚに変換するには、最小公倍数が１４１１２ｋＨｚなの
で、入力信号に対して４４１倍オーバーサンプリングを
行うことになる。

【０００６】また、（２）特公昭６４−２２４３号公報
記載のサンプリングレートコンバータでは、変換前の２
つの信号から直線補間を行い、近似値として変換後のｆ
２相当分の信号を生成したのちにＬＰＦ演算し、次いで
ｆ２相当分以外のサンプリングデータを間引く。

【０００７】しかしながら、上記（２）では、出力に不
要なデータまで演算する必要があるため、演算量が多く
なり、演算時間がかかる。そこで、（３）特開平４−５
３３０７号公報記載のサンプリングレートコンバータで
は、（２）においてｆ２相当分のサンプリングデータの
みを演算する。

【０００８】また、（２）のサンプリングレートコンバ
ータでは上記のように近似値のため、変換による信号レ
ベルの誤差が大きくなる。そこで、（４）変換前の信号
のＬＰＦ演算時に２ｆ１、４ｆ１、８ｆ１、…のような
周波数でオーバーサンプリングを行ってサンプリングデ
ータを多くしてから（２）のように直線補間するものが
ある。また、上記（４）では上記のようにサンプリング
データが多くなるので、演算量が多くなり、やはり演算
時間がかかる。そこで、（５）特開平５−３２７４０９
号公報記載のサンプリングレートコンバータのように、
のちに直線補間するのに用いるデータの分だけをオーバ
ーサンプリングで得るようにするものがある。

【０００９】上記（５）のサンプリングレートコンバー
タ１０１においては、図６に示すように、入力インター
フェース１０２、デジタルフィルタ１０３、直線補間回
路１０４、および出力インターフェース１０５が順に接
続され、デジタルフィルタ１０３に係数用ＲＯＭ（リー
ドオンリーメモリ）１０６が接続されている。

【００１０】上記入力インターフェース１０２に入力さ
れる入力信号のうち、出力インターフェース１０５から
出力される出力信号を時間的に前後からはさむ２つの信
号においてのみ、デジタルフィルタ１０３においてｍ倍
オーバーサンプリングされる。そして、このオーバーサ
ンプリングの結果が直線補間回路１０４に入力されて直
線補間され、出力信号が取り出される。

【００１１】

【発明が解決しようとする課題】しかしながら、上記
（２）ないし（５）においては、いずれも直線補間を行
っているため、信号レベルの誤差が大きくなり、出力デ
ータを高い精度で得ることができないという問題があ
る。

【００１２】また、上記（１）においては、ｆ１とｆ２
の最小公倍数でサンプリングするため、ｆ１に応じてオ
ーバーサンプリングの倍数を変更しなければならず、回
路が複雑になるという問題がある。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
め、請求項１記載のサンプリングレートコンバータは、
第１のサンプリング周波数ｆ１でサンプリングされた入
力信号を第２のサンプリング周波数ｆ２のサンプリング
周波数で出力するサンプリングレートコンバータにおい
て、ｆ１／ｋおよびｆ２／ｋがいずれも整数になるよう
な所定の整数をｋとするとき、第１のサンプリングデー
タをｆ２／ｋ倍オーバーサンプリングするオーバーサン
プリング手段と、上記オーバーサンプリングの結果から
ｆ１／ｋ個ごとにデータを取り出すデータ取り出し手段
とを備えていることを特徴としている。

【００１４】請求項２記載のサンプリングレートコンバ
ータは、請求項１記載のサンプリングレートコンバータ
において、ｆ２／ｋ＝ｍ₁・ｍ₂・ｍ₃・…・ｍ_n-1・
ｍ_nとなるような所定の整数をｍ₁、ｍ₂、ｍ₃、…、
ｍ_n-1、ｍ_nとするとき、１ないし（ｎ−１）段目のオ
ーバーサンプリング演算を行うＦＩＲフィルタと、最後
のｎ段目のオーバーサンプリング演算を行うポリフェー
ズフィルタとを備えていることを特徴としている。

【００１５】請求項３記載のサンプリングレートコンバ
ータは、請求項２記載のサンプリングレートコンバータ
において、上記ポリフェーズフィルタでのオーバーサン
プリング演算における出力の時間位置とオーバーサンプ
リングの時間位置とが一致する時間である演算時間位置
を記憶する時間位置記憶部を備えていることを特徴とし
ている。

【００１６】

【作用】上記の構成により、請求項１記載のサンプリン
グレートコンバータは、オーバーサンプリング手段によ
り、第１のサンプリングデータがｆ２／ｋ倍オーバーサ
ンプリングされる。そして、データ取り出し手段によ
り、上記オーバーサンプリングの結果からｆ１／ｋ個ご
とにデータが取り出される。

【００１７】したがって、出力データの時間位置が入力
データのオーバーサンプリング結果と一致する点におい
てオーバーサンプリングの演算が行われることになる。
すなわち、補間を行う必要がない。それによって、信号
レベルの誤差が大きくならず、出力データを高い精度で
得ることができる。

【００１８】また、ｆ１／ｋおよびｆ２／ｋを整数にす
るには、上記ｋをあらかじめ例えば１０や１０²などの
１０の倍数に設定しておけばよいため、ｋはレート変換
前のサンプリング周波数ｆ１によって変動しない。その
ため、レート変換前のサンプリング周波数ｆ１に応じて
オーバーサンプリングの倍数を変更する必要がないの
で、演算方法や演算回数を一定とすることができる。そ
れにより、サンプリングレートコンバータの回路の構成
を簡略化することができる。

【００１９】請求項２記載のサンプリングレートコンバ
ータは、ＦＩＲフィルタとポリフェーズフィルタとを組
み合わせ、出力の時間位置が入力データのオーバーサン
プリング結果と一致する点のみにおいてポリフェーズフ
ィルタでのオーバーサンプリングの演算が行われる。し
たがって、演算回数を減少させることができる。それに
よって、回路の構成を一層簡略化することができる。

【００２０】請求項３記載のサンプリングレートコンバ
ータは、上記ポリフェーズフィルタでのオーバーサンプ
リング演算における出力の時間位置とオーバーサンプリ
ングの時間位置とが一致する時間である演算時間位置が
時間位置記憶部に記憶されているので、演算やデータの
取り出し等に対する制御内容を簡略化することができ
る。それによって、回路の構成を一層簡略化することが
できる。

【００２１】

【実施例】本発明の一実施例について図１ないし図５に
基づいて説明すれば、以下の通りである。本実施例のサ
ンプリングレートコンバータ１においては、図１に示す
ように、入力インターフェース２が第１ディレイ用ＲＡ
Ｍ（ランダムアクセスメモリ）３に接続され、第１ディ
レイ用ＲＡＭ３および第２ディレイ用ＲＡＭ４がデータ
セレクタ５に接続され、データセレクタ５と係数ＲＯＭ
（リードオンリーメモリ）６とが積和演算器７に接続さ
れ、積和演算器７が出力インターフェース８に接続され
ている。

【００２２】また、時間位置ＲＯＭ９（時間位置記憶
部）が接続された制御信号発生器１０が、上記のすべて
の素子、すなわち入力インターフェース２、第１ディレ
イ用ＲＡＭ３、第２ディレイ用ＲＡＭ４、データセレク
タ５、係数ＲＯＭ６、積和演算器７および出力インター
フェース８に接続されている。

【００２３】この時間位置ＲＯＭ９は、入力データの１
周期内でポリフェーズフィルタの演算を行う回数である
演算回数と、演算を行う時刻を示す演算時間位置とを記
憶しておくものである。

【００２４】すなわち、本サンプリングレートコンバー
タ１においては、上記入力インターフェース２、第１デ
ィレイ用ＲＡＭ３、第２ディレイ用ＲＡＭ４、データセ
レクタ５、係数ＲＯＭ６、積和演算器７、出力インター
フェース８、時間位置ＲＯＭ９および制御信号発生器１
０によって、デジタルフィルタとしての、ＦＩＲフィル
タ（非巡回型デジタルフィルタ）およびポリフェーズフ
ィルタが構成されている。

【００２５】また、本サンプリングレートコンバータ１
においては、上記第１ディレイ用ＲＡＭ３、第２ディレ
イ用ＲＡＭ４、データセレクタ５、係数ＲＯＭ６および
積和演算器７によってオーバーサンプリング手段が構成
され、時間位置ＲＯＭ９および制御信号発生器１０によ
って、データ取り出し手段が構成されている。

【００２６】Ｄ１、Ｄ１’は入力データ、Ｄ２、Ｄ３は
ディレイデータ、Ｄ４は選択されたディレイデータ、Ｄ
５は係数データ、Ｄ６、Ｄ６’は演算結果データ、Ｄ７
は出力データ、Ｄ８は出力データの時間位置が入力デー
タのオーバーサンプリング結果と一致する点を示すデー
タ、そしてＤ１０〜Ｄ１６は各ブロックの制御信号であ
る。

【００２７】次に、本実施例におけるレート変換（サン
プリング周波数変換）の原理について説明する。なお、
本実施例においては、入力データのサンプリング周波数
をｆ１＝４８ｋＨｚおよび３２ｋＨｚ、出力データのサ
ンプリング周波数をｆ２＝４４．１ｋＨｚとする。

【００２８】まず、所定の値としてｋ＝１００（Ｈｚ）
を用い、この数値で上記各サンプリング周波数を割る。
これにより、入力側として４８０、３２０、出力側とし
て４４１という整数値が得られる。

【００２９】そこで、本実施例では、入力データのサン
プリング周波数に関わらず、入力データに対して、上記
出力側の整数値である４４１倍オーバーサンプリングを
行うこととする。

【００３０】ここで、４４１は３・３・４９というよう
に整数の積で表せるため、本実施例においては、まず３
倍オーバーサンプリングの演算を２回行い、最後に、上
記整数（３、４９）のうちの最大値である４９を用い、
４９倍オーバーサンプリングの演算を行うこととしてい
る。

【００３１】さらに、上記４９倍オーバーサンプリング
の演算は、ポリフェーズフィルタを用い、出力データの
時間位置が入力データのオーバーサンプリング結果と一
致する点のみにおいて行うこととしている。その後、上
記オーバーサンプリングの結果を、上記入力側の数値で
ある４８０個ごとまたは３２０個ごとに出力する。

【００３２】これにより、変換後のサンプリング周波数
（ここでは４４．１ｋＨｚ）のデータが得られる。すな
わち、補間を行う必要がない。それによって、信号レベ
ルの誤差が大きくならず、出力データを高い精度で得る
ことができる。

【００３３】また、上記ｆ１／ｋおよびｆ２／ｋを整数
にするには、上記のようにｆ１が４８ｋＨｚや３２ｋＨ
ｚなどのように様々な値を取る場合であっても、上記ｋ
をあらかじめ例えば１０や上記のように１０²などの１
０の累乗に設定しておけばよく、このため、ｋはレート
変換前のサンプリング周波数ｆ１によって変動しない。
したがって、レート変換前のサンプリング周波数ｆ１に
応じてオーバーサンプリングの倍数を変更する必要がな
いので、演算方法や演算回数を一定とすることができ
る。それにより、サンプリングレートコンバータの回路
の構成を簡略化することができる。

【００３４】また、上記のように、ＦＩＲフィルタとポ
リフェーズフィルタとを組み合わせ、出力の時間位置が
入力データのオーバーサンプリング結果と一致する点の
みにおいてポリフェーズフィルタでのオーバーサンプリ
ングの演算が行われるので、演算回数を減少させること
ができる。それによって、回路の構成を一層簡略化する
ことができる。

【００３５】次に、上記回路におけるレート変換動作に
ついて図２を用いて説明する。まず、入力のサンプリン
グ周波数に従い、入力データＤ１’を第１ディレイＲＡ
Ｍ３に書き込む（Ｓ１）。次に、１段目のＦＩＲ演算を
行い、その結果であるデータＤ６を第２ディレイＲＡＭ
４に書き込む（Ｓ２）。

【００３６】さらに、２段目のＦＩＲ演算を行い（Ｓ
３）、その結果であるデータＤ６’を第１ディレイＲＡ
Ｍ３に書き込む。

【００３７】最後に、時間位置ＲＯＭ９のデータＤ５を
参照し、出力データの時間位置が入力データ（Ｄ１、Ｄ
１’等）のオーバーサンプリング結果と一致する点のみ
において演算を行い（Ｓ４）、その結果を出力インター
フェース８に出力する（Ｓ５）。以上の動作を入力デー
タのサンプリング周期で繰り返し行う。

【００３８】このときのオーバーサンプリングとレート
変換された出力データとの関係を図３および図４に示
す。図３のグラフ（ａ）に示すように、４８ｋＨｚの場
合と４４．１ｋＨｚの場合とでは、サンプリングをそれ
ぞれ１６０回、１４７回行ったときに要する時間が等し
い（１／３００秒）。そして、同図のグラフ（ｂ）に示
すように、オーバーサンプリングによって４８ｋＨｚで
の１回のサンプリング時間（周期）あたりに４４１回の
サンプリングが行われ、それによって得たデータを４８
０個ごとに取り出している。

【００３９】同様に、図４のグラフ（ａ）に示すよう
に、３２ｋＨｚの場合と４４．１ｋＨｚの場合とでは、
サンプリングをそれぞれ３２０回、４４１回行ったとき
に要する時間が等しい（１／１００秒）。そして、同図
のグラフ（ｂ）に示すように、オーバーサンプリングに
よって３２ｋＨｚでの１回のサンプリング時間（周期）
あたりに４４１回のサンプリングが行われ、それによっ
て得たデータを３２０個ごとに取り出している。

【００４０】また、図５に示すように、入力データのサ
ンプリング周期内で第１段目、第２段目のＦＩＲの演算
を行い、第３段目のポリフェーズフィルタの演算は、出
力データの時間位置が４４１倍のオーバーサンプリング
の時間位置と一致する時のみ行う。すなわち、４８ｋＨ
ｚから４４．１ｋＨｚへのレート変換の場合は図中Ａの
位置（すなわち出力時間位置軸上のＣの位置）におい
て、３２ｋＨｚから４４．１ｋＨｚへのレート変換の場
合は図中Ｂの位置（すなわち出力時間位置軸上のＤの位
置）においてのみ行う。

【００４１】ただしこのとき、前記図３および４から明
らかなように、４８ｋＨｚから４４．１ｋＨｚにレート
変換する場合には、入力データの１周期内で第３段目の
ポリフェーズフィルタの演算を行う回数は、場合によっ
て０回または１回であり、３２ｋＨｚから４４．１ｋＨ
ｚにレート変換する場合には、入力データの１周期内で
第３段目のポリフェーズフィルタの演算を行う回数は、
場合によって１回または２回である。これらの演算回数
と、演算を行う時刻を示す演算時間位置、すなわち図５
に示す出力時間位置軸上のＣ、Ｄの位置とが、前記した
ように時間位置ＲＯＭ９に記憶されている。このよう
に、上記第３段目のポリフェーズフィルタの演算におけ
る出力の時間位置とオーバーサンプリングの時間位置と
が一致する時間である演算時間位置が時間位置ＲＯＭ９
に記憶されているので、演算やデータの取り出し等に対
する制御内容を簡略化することができる。それによっ
て、回路の構成を一層簡略化することができる。

【００４２】なお、本実施例では、４８ｋＨｚ、３２ｋ
Ｈｚから４４．１ｋＨｚにレート変換する場合を例に挙
げたが、この数値は任意のものであっても差し支えな
い。

【００４３】また、オーバーサンプリングの倍数、ＦＩ
Ｒ等のフィルタの段数もこれに限るものではない。ポリ
フェーズフィルタを用いて最終段のオーバーサンプリン
グを行い、その際、出力データの時間位置が入力データ
のオーバーサンプリング結果と一致する点のみにおいて
演算を行うようにすることによって、最終段のオーバー
サンプリングにおける演算の回数が最小に設定されれば
よい。

【００４４】

【発明の効果】以上のように、本発明の請求項１記載の
サンプリングレートコンバータは、第１のサンプリング
周波数ｆ１でサンプリングされた入力信号を第２のサン
プリング周波数ｆ２のサンプリング周波数で出力するサ
ンプリングレートコンバータにおいて、ｆ１／ｋおよび
ｆ２／ｋがいずれも整数になるような所定の整数をｋと
するとき、第１のサンプリングデータをｆ２／ｋ倍オー
バーサンプリングするオーバーサンプリング手段と、上
記オーバーサンプリングの結果からｆ１／ｋ個ごとにデ
ータを取り出すデータ取り出し手段とを備えている構成
である。

【００４５】それゆえ、信号レベルの誤差が大きくなら
ず、出力データを高い精度で得ることができるという効
果を奏する。

【００４６】また、サンプリングレートコンバータの回
路の構成を簡略化することができるという効果を奏す
る。

【００４７】請求項２記載のサンプリングレートコンバ
ータは、請求項１記載のサンプリングレートコンバータ
において、ｆ２／ｋ＝ｍ₁・ｍ₂・ｍ₃・…・ｍ_n-1・
ｍ_nとなるような所定の整数をｍ₁、ｍ₂、ｍ₃、…、
ｍ_n-1、ｍ_nとするとき、１ないし（ｎ−１）段目のオ
ーバーサンプリング演算を行うＦＩＲフィルタと、最後
のｎ段目のオーバーサンプリング演算を行うポリフェー
ズフィルタとを備えている構成である。

【００４８】それによって、回路の構成を一層簡略化す
ることができるという効果を奏する。

【００４９】請求項３記載のサンプリングレートコンバ
ータは、請求項２記載のサンプリングレートコンバータ
において、上記ポリフェーズフィルタでのオーバーサン
プリング演算における出力の時間位置とオーバーサンプ
リングの時間位置とが一致する時間である、演算時間位
置を記憶する時間位置記憶部を備えている構成である。

【００５０】それによって、回路の構成を一層簡略化す
ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例のサンプリングレートコンバ
ータの回路の概略の構成を示すブロック図である。

【図２】図１のサンプリングレートコンバータのレート
変換動作を示すフローチャートである。

【図３】図１のサンプリングレートコンバータによるオ
ーバーサンプリング動作を示す説明図である。

【図４】図１のサンプリングレートコンバータによるオ
ーバーサンプリング動作を示す説明図である。

【図５】図１のサンプリングレートコンバータによるオ
ーバーサンプリング動作を示す説明図である。

【図６】従来のサンプリングレートコンバータの回路の
概略の構成を示すブロック図である。

【符号の説明】

１サンプリングレートコンバータ２入力インターフェース（ＦＩＲフィルタ、ポリフ
ェーズフィルタ）３第１ディレイ用ＲＡＭ（ＦＩＲフィルタ、ポリフ
ェーズフィルタ、オーバーサンプリング手段）４第２ディレイ用ＲＡＭ（ＦＩＲフィルタ、ポリフ
ェーズフィルタ、オーバーサンプリング手段）５データセレクタ（ＦＩＲフィルタ、ポリフェーズ
フィルタ、オーバーサンプリング手段）６係数ＲＯＭ（ＦＩＲフィルタ、ポリフェーズフィ
ルタ、オーバーサンプリング手段）７積和演算器（ＦＩＲフィルタ、ポリフェーズフィ
ルタ、オーバーサンプリング手段）８出力インターフェース（ＦＩＲフィルタ、ポリフ
ェーズフィルタ）９時間位置ＲＯＭ（ＦＩＲフィルタ、ポリフェーズ
フィルタ、時間位置記憶部、データ取り出し手段）１０制御信号発生器（ＦＩＲフィルタ、ポリフェー
ズフィルタ、データ取り出し手段）

Claims

【特許請求の範囲】

【請求項１】第１のサンプリング周波数ｆ１でサンプリ
ングされた入力信号を第２のサンプリング周波数ｆ２の
サンプリング周波数で出力するサンプリングレートコン
バータにおいて、ｆ１／ｋおよびｆ２／ｋがいずれも整数になるような所
定の整数をｋとするとき、第１のサンプリングデータをｆ２／ｋ倍オーバーサンプ
リングするオーバーサンプリング手段と、上記オーバーサンプリングの結果からｆ１／ｋ個ごとに
データを取り出すデータ取り出し手段とを備えているこ
とを特徴とするサンプリングレートコンバータ。
【請求項２】ｆ２／ｋ＝ｍ₁・ｍ₂・ｍ₃・…・ｍ_n-1
・ｍ_nとなるような所定の整数をｍ₁、ｍ₂、ｍ₃、
…、ｍ_n-1、ｍ_nとするとき、１ないし（ｎ−１）段目のオーバーサンプリング演算を
行うＦＩＲフィルタと、最後のｎ段目のオーバーサンプリング演算を行うポリフ
ェーズフィルタとを備えていることを特徴とする請求項
１記載のサンプリングレートコンバータ。
【請求項３】上記ポリフェーズフィルタでのオーバーサ
ンプリング演算における出力の時間位置とオーバーサン
プリングの時間位置とが一致する時間である演算時間位
置を記憶する時間位置記憶部を備えていることを特徴と
する請求項２記載のサンプリングレートコンバータ。