CN111884655B - 一种可变模小数变频的串行信号处理方法及装置 - Google Patents

Abstract

本发明涉及一种可变模小数变频的串行信号处理方法及装置，方法包括：根据可变小数变频的模值M和内插倍数L，确定多相滤波器的原型低通滤波器的阶数和总抽头数；对原型低通滤波器进行多相分解，将抽头系数分组存入对应的RAM块中；在系统时钟的驱动下，产生串行输出的地址数据和使能信号；地址数据送到RAM块中取出抽头系数，与读入数据一起送入乘法器中相乘，将相乘结果送入与所述RAM块对应的数据累加器，在使能信号的控制下，进行数据累加输出累加结果；将输出累加结果进行级联相加求和后，在使能信号的控制下输出，作为变频后的最终结果。本发明在变速率盲区采样情况下，高效变频得到固定数字中频，并且结构简单、处理资源小，精度高。

Description

一种可变模小数变频的串行信号处理方法及装置

技术领域

本发明涉及信息技术领域，尤其是一种可变模小数变频的串行信号处理方法及装置。

背景技术

当ADC的Nyquist带宽小于接收机的频率范围时，需进行变速率盲区采样，以弥补单一采样频率引入的采样盲区。为此，需引入高效多速率信号处理技术。以往，多速率数字信号处理中涉及较多的应用场景是ADC的采样率不变的前提下如何通过整数倍或小数倍抽取实现下变频的过程。比如，现有高速ADC，无论ADI还是TI的，内嵌的宽带数字下变频都是假定固定采样率不变，将整数倍或小数抽取到一个固定频率上。无法适应ADC采样率变化的射频数字化接收机的变频要求。

发明内容

鉴于上述的分析，本发明旨在提供一种可变模小数变频的串行信号处理方法及装置；用于解决变速率盲区采样的变频问题。

本发明公开了一种可变模小数变频的串行信号处理方法，包括：

根据可变小数变频的模值M和内插倍数L，确定用于变频的多相滤波器的原型低通滤波器的阶数和总抽头数；

对原型低通滤波器进行多相分解，将多相滤波器的抽头系数进行分组，每组抽头的抽头系数存入一个RAM块中；所述RAM块中的每一个数据存储地址对应存储一个抽头系数；

在系统时钟的驱动下，根据所述模值M和内插倍数L，产生串行输出的地址数据和使能信号；

所述串行输出的地址数据送到对应的RAM块中取出数据存储地址中的抽头系数，与串行读入的数据一起送入与所述RAM块对应的乘法器中相乘，将相乘结果送入与所述RAM块对应的数据累加器，在使能信号的控制下，进行数据累加输出累加结果；

将所述数据累加器的输出累加结果进行级联相加求和后，在使能信号的控制下输出，作为变频后的最终结果。

进一步地，所述地址数据和使能信号由地址产生器生成；所述地址产生器包括地址累加器、模运算模块和判断模块；

所述地址累加器，用于在系统时钟的驱动下，将内插倍数L值送入地址累加器与地址产生器输出的地址数据不断累加；

所述模运算模块，用于将地址累加器输出值与M值取模，将M值与取模结果的差作为地址产生器产生的地址数据输出；

所述判断模块，用于判断地址累加器输出值是否大于等于M值，满足则输出使能信号为1，否则为0；

在进行所述地址数据和使能信号输出时，首先将地址产生器输出的地址数据以及地址累加器输出初始值置零。

进一步地，所述可变小数变频的模值M＝{f_s1,f_s2,...,f_sm}/D；其中，f_s1、f_s2、…、f_sm分别是变速率ADC的m个采样频率，D为在可变小数变频之前对ADC采样数据进行固定抽取的倍数；

内插倍数L的取值为L＝1,2,3,...M-1。

进一步地，确定所述多相滤波器的原型低通滤波器包括：

根据可变小数变频的输出最大带宽B，输出速率f_b，归一化截止频率为ω_c＝B/f_b

根据可变小数变频的模值M修正低通滤波器的截止频率为ω_c/M；

根据设置的带外抑制要求，使用Parks-McClellan方法进行最优滤波器估计，得到原型滤波器。

进一步地，所述滤波器的总抽头数N＝M×P；其中，M为可变小数变频的模值，P由多相率滤波器的动态特性要求确定，所述RAM块的个数由P确定，RAM块的大小有M确定。

进一步地，根据公式h_p(n)＝h(k+pM)求取P组多相滤波器的抽头系数，其中，h(*)为原型低通滤波器的系数函数，p＝0,1,2,...,P-1；k＝1,2,...,M；

将每组抽头系数h_p(n)按照倒序的顺序存入一个与其对应的RAM块中。

进一步地，所述数据累加器的运算规则为：

其中，acc(n)为数据累加器当前项输出，sum_acc(n)为当前项累加和，sum_acc(n)的初始值为0，data(n)为输入的数据与滤波器的抽头系数的乘积。

进一步地，所述级联相加求和的运算规则为：

其中，add_k(n)为当前级加法运算的输出，add_k-1(n)代表前一级加法运算的输出，acc_k(n)代表当前级数据累加器的输出。

进一步地，所述级联相加求和后的结果在使能信号的控制下输出；对应使能信号为0，则舍弃数据；输出数据对应使能信号为1，则保留数据作为变频后的最终结果输出。

本发明还公开了一种基于如上所述串行信号处理方法的处理装置，其特征在于，包括P个一一对应的RAM块、乘法器和数据累加器，P-1个加法器和地址产生器；

P个所述RAM块，用于存储对原型低通滤波器进行多相分解后的滤波器抽头系数；

所述地址产生器，用于根据模值M和内插倍数L，产生串行输出的地址数据和使能信号；

每个所述乘法器的一个乘数为串行读入的数据，另一个乘数为与其对应的RAM块中由地址产生器输出的地址数据取出的抽头系数，乘法器的输出端连接与其对应的数据累加器的输入端；

所述数据累加器在使能信号的控制下输出数据累加的结果；

所述P-1个加法器与P个数据累加器连接成级联相加求和方式，即P个数据累加器按顺序编号，第一个和第二个数据累加器的输出作为加数输入第一个加法器，第一个加法器的输出与第三个数据累加器的输出作为加数输入第二个加法器，以此类推，第P个数据累加器的输出和第P-2个加法器的输出作为加数输入第P-1个加法器，第P-1个加法器的输出数据，在使能信号的控制下输出，作为变频后的最终结果。

本发明的有益效果如下：

本发明提出的可变模小数变频的串行信号处理方法及装置，可以在变速率盲区采样的情况下，高效变频得到固定数字中频。并且具有结构简单，处理资源小，精度高的优点。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为本发明实施例一中的有理数的多速率信号处理框图；

图2为本发明实施例一中的射频数字化接收机盲区变速率采样应用原理框图；

图3为本发明实施例一中的可变模小数变频的串行信号处理方法流程图；

图4为本发明实施例一中的可变模小数变频抽头系数地址产生器原理图；

图5为本发明实施例一中的数据累加器工作流程图；

图6为本发明实施例二中的可变模小数变频的串行信号处理装置原理图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理。

实施例一

本实施例公开了一种可变模小数变频的串行信号处理方法。在有理数小数变频的输入输出关系中，内插倍数L和抽取倍数M的有理数倍率小数变换处理过程，其中L、M都是整数，有理数抽取率为

T₂是输出数据时钟周期，T₁是输入数据时钟周期。理论上在内抽后、抽取前各有一个低通滤波器，内插后的滤波器用于滤除镜像杂散，抽取前滤波器用于抗混叠。两个滤波器级联时等效滤波器h(nT’)的频率响应等于两个低通滤波器的卷积，因此，可以用一个滤波器来表示。其中，h(nT’)的频率响应满足

注意，以上ω为与输出信号一致的归一化的数字频率。

图1有理数的多速率信号处理框图，由此可以求出x(nT₁)和y(nT₂)有如下关系：

y(nT₂)＝x_D(nMT')

而由与低通滤波器卷积和内插的时域关系得

可以推出y(nT₂)的表达式

图2为射频数字化接收机盲区变速率采样应用场景，在该场景下，采用的可变模小数变频的串行信号处理方法，如图3所示，包括以下步骤：

步骤S1、根据可变小数变频的模值M和内插倍数L，确定用于变频的多相滤波器的原型低通滤波器的阶数和总抽头数。

步骤S2、对原型低通滤波器进行多相分解，将多相滤波器的抽头系数进行分组，每组抽头的抽头系数存入一个RAM块中；

所述RAM块中的每一个数据存储地址对应存储一个抽头系数。

步骤S3、在系统时钟的驱动下，根据所述模值M和内插倍数L，产生串行输出的地址数据和使能信号。

步骤S4、所述串行输出的地址数据送到对应的RAM块中取出数据存储地址中的抽头系数，与串行读入的数据一起送入与所述RAM块对应的乘法器中相乘，将相乘结果送入与所述RAM块对应的数据累加器，在使能信号的控制下，进行数据累加输出累加结果。

步骤S5、将所述数据累加器的输出累加结果进行级联相加求和后，在使能信号的控制下输出，作为变频后的最终结果。

具体的，图2中射频数字化接收机，在射频数字化时为了盲区变速率采样，ADC的采样频率共有m个，分别是f_s1、f_s2、…f_sm。并ADC采样数据首先经固定D倍抽取后，进入可变模小数变频。此时，本实施例的可变小数变频的模值M，即最大抽取速率，与输入信号x(n)的样点速率对应。M值为M＝{f_s1,f_s2,...f_sm}/D；显然，M值随AD采样频率变化而变化。内插倍数L值为变频后的输出信号y(n)速率，可取值为L＝1,2,3,...M-1。

具体的，步骤S1中所述多相滤波器的原型低通滤波器确定方法包括：

1)根据可变小数变频的输出最大带宽B，输出速率f_b，归一化截止频率为ω_c＝B/f_b

2)根据可变小数变频的模值M修正低通滤波器的截止频率为ω_c/M；

3)根据设置的带外抑制要求，使用Parks-McClellan方法进行最优滤波器估计，分析得到滤波器。

并根据公式N＝M×P确定滤波器的总抽头数，其中，M为可变小数变频的模值，P由多相率滤波器的动态特性要求确定，所述RAM块的个数由P确定，RAM块的大小有M确定。P可取8或16，建议取16，当取16时动态特性可以达到90dB以上。根据总抽头数设计原型低通滤波器系数。

步骤S2中的原型低通滤波器多相分解，根据Parks-McClellan方法分析得到原型滤波器的系数为h(n)，系数长度为抽头总数为N，则按以下方法分解求取多相滤波器组的系数：

h_p(n)＝h(k+pM)，p＝0,1,2,...,P-1；k＝1,2...,M。

将每组抽头系数h_p(n)按照倒序的顺序存入一个与其对应的RAM块中。

特殊的，在每个RAM块中存放抽头系数的次序为倒序，例如，h_P-1(n)置于第P个RAM块的第一个地址中，h_P-2(n)置于第P个RAM块的第二个地址中，以次类推。

在步骤S3中所述地址数据和使能信号由地址产生器生成；

如图4所示，所述地址产生器包括地址累加器、模运算模块和判断模块；

所述地址累加器，用于在系统时钟的驱动下，将内插倍数L值送入地址累加器与地址产生器输出的地址数据addr不断累加；

所述模运算模块，用于将地址累加器输出值sum_addr与M值取模Mod(sum_addr,M)，将M值与取模结果的差作为地址产生器产生的地址数据addr输出；

所述判断模块，用于判断地址累加器输出值是否大于等于M值，if(sum_addr≥M)，满足则输出使能信号enable为1，否则为0；

在进行所述地址数据和使能信号输出时，首先将地址产生器输出的地址数据以及地址累加器输出初始值置零。

如图5所示，在步骤S4中所述数据累加器的运算规则为：

其中，acc(n)为数据累加器当前项输出，sum_acc(n)为当前项累加和，sum_acc(n)的初始值为0，data(n)为输入的数据与滤波器的抽头系数的乘积。

在步骤S5中所述级联相加求和的运算规则为：

其中，add_k(n)为当前级加法运算的输出，add_k-1(n)代表前一级加法运算的输出，acc_k(n)代表当前级数据累加器的输出。

级联相加求和后的结果在使能信号的控制下输出，作为变频后的最终结果。具体的，对应使能信号为0，则舍弃数据；输出数据对应使能信号为1，则保留数据作为变频后的最终结果输出。

综上所述，本实施例的可变模小数变频的串行信号处理方法，可以在变速率盲区采样的情况下，高效变频得到固定数字中频。并且具有结构简单，处理资源小，精度高的优点。

实施例二

本实施例公开了一种可变模小数变频的串行信号处理装置，如图6所示，包括P个一一对应的RAM块、乘法器和数据累加器，P-1个加法器和地址产生器；

所述P个RAM块，用于存储对原型低通滤波器进行多相分解后的滤波器抽头系数；一个RAM块为一个存储器组存储M个抽头系数，P个RAM块存储总数为N＝M×P的滤波器的抽头系数。

所述地址产生器，用于根据模值M和内插倍数L，产生串行输出的地址数据和使能信号。

每个所述乘法器的一个乘数为串行读入的数据，另一个乘数为与其对应的RAM块中由地址产生器输出的地址数据取出的抽头系数，乘法器的输出端连接与其对应的数据累加器的输入端。

所述数据累加器在使能信号的控制下输出数据累加的结果。

所述P-1个加法器与P个数据累加器连接成级联相加求和方式，即P个数据累加器按顺序编号，第一个和第二个数据累加器的输出作为加数输入第一个加法器，第一个加法器的输出与第三个数据累加器的输出作为加数输入第二个加法器，以此类推，第P个数据累加器的输出和第P-2个加法器的输出作为加数输入第P-1个加法器，第P-1个加法器的输出数据，在使能信号的控制下输出，作为变频后的最终结果。

本实施例具体的串行信号处理细节和效果可参见实施例一，在此不再一一赘述。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种可变模小数变频的串行信号处理方法，其特征在于，包括：

根据可变小数变频的模值M和内插倍数L，确定用于变频的多相滤波器的原型低通滤波器的阶数和总抽头数；

对原型低通滤波器进行多相分解，将多相滤波器的抽头系数进行分组，每组抽头的抽头系数存入一个RAM块中；所述RAM块中的每一个数据存储地址对应存储一个抽头系数；

在系统时钟的驱动下，根据所述模值M和内插倍数L，产生串行输出的地址数据和使能信号；

所述串行输出的地址数据送到对应的RAM块中取出数据存储地址中的抽头系数，与串行读入的数据一起送入与所述RAM块对应的乘法器中相乘，将相乘结果送入与所述RAM块对应的数据累加器，在使能信号的控制下，进行数据累加输出累加结果；

将所述数据累加器的输出累加结果进行级联相加求和后，在使能信号的控制下输出，作为变频后的最终结果；

所述地址数据和使能信号由地址产生器生成；所述地址产生器包括地址累加器、模运算模块和判断模块；

所述地址累加器，用于在系统时钟的驱动下，将内插倍数L值送入地址累加器与地址产生器输出的地址数据不断累加；

所述模运算模块，用于将地址累加器输出值与M值取模，将M值与取模结果的差作为地址产生器产生的地址数据输出；

所述判断模块，用于判断地址累加器输出值是否大于等于M值，满足则输出使能信号为1，否则为0；

在进行所述地址数据和使能信号输出时，首先将地址产生器输出的地址数据以及地址累加器输出初始值置零。

2.根据权利要求1所述的串行信号处理方法，其特征在于，

所述可变小数变频的模值M＝{f_s1,f_s2,...,f_sm}/D；其中，fs₁、fs₂、…、fsm分别是变速率ADC的m个采样频率，D为在可变小数变频之前对ADC采样数据进行固定抽取的倍数；

内插倍数L的取值为L＝1,2,3,...M-1。

3.根据权利要求2所述的串行信号处理方法，其特征在于，确定所述多相滤波器的原型低通滤波器包括：

根据可变小数变频的输出最大带宽B，输出速率f_b，归一化截止频率为ω_c＝B/f_b;

根据可变小数变频的模值M修正低通滤波器的截止频率为ω_c/M；

根据设置的带外抑制要求，使用Parks-McClellan方法进行最优滤波器估计，得到原型滤波器。

4.根据权利要求3所述的串行信号处理方法，其特征在于，所述滤波器的总抽头数N＝M×P；其中，M为可变小数变频的模值，P由多相率滤波器的动态特性要求确定，所述RAM块的个数由P确定，RAM块的大小由M确定。

5.根据权利要求4所述的串行信号处理方法，其特征在于，

根据公式h_p(n)＝h(k+pM)求取P组多相滤波器的抽头系数，其中，h(*)为原型低通滤波器的系数函数，p＝0,1,2,...,P-1；k＝1,2,...,M；

将每组抽头系数h_p(n)按照倒序的顺序存入一个与其对应的RAM块中。

6.根据权利要求2所述的串行信号处理方法，其特征在于，所述数据累加器的运算规则为：

其中，acc(n)为数据累加器当前项输出，sum_acc(n)为当前项累加和，sum_acc(n)的初始值为0，data(n)为输入的数据与滤波器的抽头系数的乘积。

7.根据权利要求3所述的串行信号处理方法，其特征在于，所述级联相加求和的运算规则为：

其中，add_k(n)为当前级加法运算的输出，add_k-1(n)代表前一级加法运算的输出，acc_k(n)代表当前级数据累加器的输出。

8.根据权利要求7所述的串行信号处理方法，其特征在于，所述级联相加求和后的结果在使能信号的控制下输出；对应使能信号为0，则舍弃数据；输出数据对应使能信号为1，则保留数据作为变频后的最终结果输出。

9.一种基于如权利要求1-8任一项所述的可变模小数变频的串行信号处理方法的处理装置，其特征在于，包括P个一一对应的RAM块、乘法器和数据累加器，P-1个加法器和地址产生器；

P个所述RAM块，用于存储对原型低通滤波器进行多相分解后的滤波器抽头系数；

所述地址产生器，用于根据模值M和内插倍数L，产生串行输出的地址数据和使能信号；

每个所述乘法器的一个乘数为串行读入的数据，另一个乘数为与其对应的RAM块中由地址产生器输出的地址数据取出的抽头系数，乘法器的输出端连接与其对应的数据累加器的输入端；

所述数据累加器在使能信号的控制下输出数据累加的结果；

所述P-1个加法器与P个数据累加器连接成级联相加求和方式，即P个数据累加器按顺序编号，第一个和第二个数据累加器的输出作为加数输入第一个加法器，第一个加法器的输出与第三个数据累加器的输出作为加数输入第二个加法器，以此类推，第P个数据累加器的输出和第P-2个加法器的输出作为加数输入第P-1个加法器，第P-1个加法器的输出数据，在使能信号的控制下输出，作为变频后的最终结果。