JP2010130185A

JP2010130185A - サンプリングレート変換回路

Info

Publication number: JP2010130185A
Application number: JP2008301073A
Authority: JP
Inventors: Mitsuharu Hamano; 充晴濱野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-11-26
Filing date: 2008-11-26
Publication date: 2010-06-10

Abstract

【課題】任意の変換比率を比較的小さな回路規模で実現されるサンプリングレート変換回路を提供する。
【解決手段】サンプリングレート変換回路１４は、CICフィルタ（カスケード積分くし型フィルタ）を有する。CICフィルタは、カスケード接続する積分器１４２とくし形フィルタ１４４から構成される。サンプリングレート変換回路１４は、サンプリングレートの変換比率b/aにおいて、b倍補間回路１４１の後段に積分器１４２が接続し、積分器１４２の後段に1/a間引き回路１４３が接続し、1/a間引き回路１４３の後段にくし形フィルタ１４４が接続する構成を有する。
【選択図】図２

Description

本発明は、入力信号のサンプリングレートを変換するサンプリングレート変換回路に関する。例えば、無線信号のサンプリングレートを変換する無線通信装置のサンプリングレート変換回路に好適である。

無線通信システムにおける無線基地局装置では、無線信号の送受信を行うＲＦ部のサンプリングレートと、無線信号の変調及び復調を行うベースバンド処理部のサンプリングレートとが異なる場合、一方のサンプリングレートを他方のサンプリングレートに変換するサンプリングレート変換回路を搭載している。

サンプリングレート変換回路を搭載することにより、変調方式、無線帯域、使用地域などにより異なるサンプリングレートの無線信号に対して、ＲＦ部とベースバンド部を独立に設計することができ、サンプリングレートの変換比率を変更するだけで、さまざまなサンプリングレートの無線通信システムに対して、無線基地局装置の共通化を図ることができる。特に、ＲＦ部のアナログ回路は、サンプリングレートによって、すべてのアナログ部品の評価、設計をやり直す必要があり、ベースバンド部のサンプリングレートに依存せずに設計、開発できるメリットは大きい。

サンプリングレート変換回路は、入力信号のサンプリングレートＡヘルツ(Hz)をＢヘルツに変換する場合、入力信号のサンプリングレートをＡとBの最小公倍数であるCヘルツにアップサンプリングし、その後、CヘルツからBヘルツへのダウンサンプリングする。ＡからＣへのアップサンプリングは、補間するサンプルに０（ゼロ）を挿入する補間処理(Interpolating)である。ＣからＢへのダウンサンプリングは、間引き処理(decimating)である。補間処理(Interporating)には、従来、ローパスフィルタ(LPF)であるFIR(Finite Impulse Response)フィルタを用い、FIRフィルタにより、補間処理に伴い発生するエイリアシング(Ailiasing)を遮断する（特許文献１）。
特開２００７−６７６４６号公報

しかしながら、ＦＩＲフィルタは、補間処理により増加したデータ量に比例してタップの数が増大するとともに、高速処理のために多数の乗算回路を用いるため、補間倍率が大きくなるにつれて、サンプリングレート変換回路の回路規模が大きくなることから、ＦＩＲフィルタは比較的小さな簡単な補間倍率にしか用いることができない。

例えば、ＷｉＭＡＸ(Worldwide Interoperability for Microwave Access)（IEEE802.16）の無線通信では、例えば、10GHz帯の周波数帯域において、10MHzと11.2MHzの２種類のサンプリングレートが定められているが、サンプリングレート11.2MHz用に設計した無線基地局装置をサンプリングレート10MHzに適用する場合、変換比率25/28のサンプリングレート変換を行う必要があるが、このような大きな補間倍率（２５倍）の補間処理を実装可能な回路規模のＦＩＲフィルタでは実現できない。

そこで、本開示の装置の目的は、ＦＩＲフィルタを用いず、任意の変換比率を比較的小さな回路規模で実現されるサンプリングレート変換回路を提供することにある。

上記目的を実現するためのサンプリングレート変換回路は、入力信号のサンプリングレートをb/a(b、aともに２以上の整数)倍に変換するサンプリングレート変換回路において、
入力信号のサンプリングデータをｂ倍に補間し、補間するサンプリングデータにゼロ値を挿入する補間回路と、前記補間回路から出力されるサンプリングデータが入力され、積分器とくし形フィルタから構成されるＣＩＣフィルタ（カスケード積分くし形フィルタ）と、前記積分器と前記くし型フィルタとの間に接続され、前記ｂ倍されたサンプリングデータを1/aに間引く間引き回路とを備える。

好ましくは、前記補間回路は、補間したサンプリングデータをａ個単位で並列に出力し、
前記積分器は、前記補間回路からａ個単位で入力されるサンプリングデータを並列処理し、ａ個単位で並列に出力し、前記間引き回路は、前記積分器からａ個単位で入力されるサンプリングデータのうちの１つを前記くし形フィルタに出力する。

本サンプリングレート変換回路によれば、CICフィルタ１つを含む構成により、入力信号のサンプリングレートをb/a(b、aともに２以上の整数)倍に変換することができる。CICフィルタは加算回路で構成されるため、低コスト且つ小さな回路規模で、任意の変換比率でサンプリングレート変換回路が実現できる。

以下、図面を参照して本開示の装置の実施の形態について説明する。しかしながら、かかる実施の形態例が、本開示の装置の技術的範囲を限定するものではない。

図１は、サンプリングレート変換回路を搭載する無線通信装置の受信部（RF部）１０の構成例を示す図である。アンテナで受信された受信信号は、ＡＤＣ１１によりデジタル信号に変換され、数値制御発振器(NCO: Numerically Control Oscillator)１２からの所定周波数信号とミキサ１３により混合されてIF（中間周波数）信号となり、サンプリングレート変換回路１４に入力される。サンプリングレート変換回路１４より前段の動作クロックはＡHzであり、後段の動作クロックはＢHzである。サンプリングレート変換回路１４は、入力信号の動作クロックＡHzをＢHzに変換して出力し、整波処理回路１５を介して、動作クロックがＢHzであるベースバンド処理部２０に送られ、復調処理される。

図２は、本実施の形態例におけるサンプリングレート変換回路１４の回路ブロック構成を示す図である。サンプリングレート変換回路１４は、FIR(Finite Impulse Response)フィルタに代わって、CIC (Cascade-Integrator-Comb)フィルタ（カスケード積分くし型フィルタ）を有する。CICフィルタは、カスケード接続する積分器とくし形(comb)フィルタから構成される。

サンプリングレート変換回路１４は、サンプリングレートの変換比率b/aにおいて、b倍補間回路(Interpolating)１４１の後段に積分器(Integrator)１４２が接続し、積分器１４２の後段に1/a間引き回路(decimation)１４３が接続し、1/a間引き回路１４３の後段にくし形フィルタ(Comb Filter)１４４が接続する構成を有する。すなわち、1/a間引き回路１４３は、積分器１４２とくし形フィルタ１４４との間に接続される。なお、変換比率b/aは、クロック（サンプリングレート）Ｂ／Ａの最も簡単な整数比であり、b、aともに２以上の整数である。

図２に示す接続構成により、CICフィルタ一つ分の積分器１４２とくし形フィルタ１４４により、任意の変換比率b/a(b、aともに２以上の整数)のサンプリングレート変換が可能となり、周波数通過帯域も容易に調整可能となる。CICフィルタは、FIRフィルタと比較して、その周波数通過帯域がフラットではないため、CICフィルタを複数用いると使用可能な通過帯域が狭まる恐れがあるが、CICフィルタ１つで構成することにより、設計上必要十分な通過帯域を確保することができる。

積分器１４２及びくし形フィルタ１４４ともに、乗算器を含まず加算器により構成される回路であることから、任意の変換比率に対して、低コストで且つ実装可能な程度に小さい回路規模のサンプリングレート変換回路１４を実現することができる。

図３は、サンプリングレート変換回路１４の各構成要素の第１の構成例を示す図である。b倍補間回路１４１は、ＡHzの入力信号をＣ（ＡHzとＢHzの最小公倍数、ｂ×Ａ又はａ×Ｂ）Hzにするために、ｂ進カウンタにより補間するタイミングに０（ゼロ）を挿入し、ＣHzの信号として積分器１４２に出力する。例えば、変換前のサンプリングレート（動作クロック）Ａ＝30MHz、変換後のサンプリングレートＢ＝40MHzとすると、b/a＝4/3となり、Ｃ＝120MHzである。

積分器１４２の段数Ｎは周波数特性の性能を決めるパラメータであり、設計上必要とする応答周波数特性によって決定される。1/a間引き回路１４３は、ＣHzの入力信号をＢHz毎にサンプリングし、ＢHz信号に変換する。くし形フィルタ１４４の段数Ｎは、積分器１４２の段数Ｎに対応し、遅延パラメータＭも周波数特性に応じて任意に決定される。パラメータＭを大きくすると振幅特性の鋭さが増大する。

図２における各構成要素間１４１、１４２、１４３及び１４４から出力信号の吹き出しとして示される波形は模式的なものであり、信号のサンプリング処理（補間及び間引き）を示している。

なお、第１の構成例では、ｂ倍補間回路１４１及び積分器１４２は、クロックＣ（ＡHzとＢHzの最小公倍数、ｂ×Ａ又はａ×Ｂ）Hzで動作させる必要がある。

図４は、サンプリングレート変換回路１４の各構成要素の第２の構成例を示す図である。第２の構成例におけるｂ倍補間回路１４１は、入力信号S_rateAをａ個にパラレル化して出力する。パラレル化の動作については図５において説明する。積分器１４２は、ｂ倍補間回路１４１からのａ個の出力信号SO_1〜SO_aをＮ段で並列演算処理し、演算処理されたａ個の出力信号SO_1〜SO_aを出力する。第２の構成例における積分器１４２の構成については、図６に示す。1/a間引き回路１４３は、ａ個の出力信号SO_1〜SO_aのうちの一つを選択して、それをくし形フィルタ１４４に出力する回路である。一つの出力信号を選択することで、1/aの間引き処理となる。残りの信号は破棄される。なお、選択する信号により、信号の位相が変化する。くし形フィルタ１４４の段数Ｎは、積分器１４２の段数Ｎに対応する。遅延パラメータＭも周波数特性に応じて任意に決定される。

図５は、第２の構成例におけるｂ倍補間回路１４１の構成とタイミングチャートを示す。図５（ａ）に示されるｂ倍補間回路１４１は、ＡHzの入力信号を並列化するパラレル出力部１４１１、バッファメモリ（FIFO）１４１２及び並列信号に０（ゼロ）を挿入する（Zero Padding）ゼロ挿入部１４１３を備える。図５（ｂ）はパラレル出力部１４１１のタイミングチャートを示し、図５（ｃ）はゼロ挿入部１４１３のタイミングチャートを示す。また、図５は、一例として、変換前のサンプリングレート（動作クロック）Ａ＝30MHz、変換後のサンプリングレートＢ＝40MHzであり、ａ＝３、ｂ＝４の場合を例示する。

パラレル出力部１４１１は、サンプリングレートＡHz毎に入力信号S_rateAをサンプリングし、入力信号S_rateAをａ（＝３）個毎にパラレルに出力し、サンプリングデータそれぞれを、各出力毎に設けられるFIFO１４１２−１〜ｃに格納する。図５（ｂ）に示されるように、サンプリングレートＡHz毎に順次サンプリングされたデータ（１）、（２）、（３）を同一タイミングでパラレルに出力する。データ（４）、（５）、（６）についても同様である。

ゼロ挿入部１４１３は、サンプリングレートＢHz毎に、ａ（＝３）個の出力信号SO_1〜SO_aを出力し、出力信号SO_1〜SO_aのうちの一つはFIFO１４１２から読み出したサンプリングデータであり、残りはゼロが挿入される。サンプリングデータが出力される出力信号は順次シフトする。具体的には、図５（ｂ）に示されるように、ゼロ挿入部１４１３は、サンプリングタイミングｔ１において、FIFO１４１３−１からデータ（１）を読み出し、信号SO_1として出力し、それ以外の出力信号SO_2、SO_3はゼロを挿入する。続いて、タイミングｔ２において、FIFO１４１２−２からデータ（２）を読み出し、出力信号SO_2として出力し、それ以外の出力信号SO_1、SO_3にゼロを挿入する。続いて、タイミングｔ３において、メモリ１４１２−３からデータ（３）を読み出し、出力信号SO_3として出力し、それ以外の出力信号SO_1、SO_2はゼロに挿入する。続いて、タイミングｔ４においては、すべての出力信号SO_1、SO_2、SO_3にゼロを挿入する。続いて、タイミングｔ５において、FIFO１４１２−１からデータ（４）を読み出し、出力信号SO_1として出力し、それ以外の出力信号SO_2、SO_3はゼロを挿入する。以降、同様の動作を繰り返す。この動作は、Ｃ(=120)MHzの動作を並列化させた動作と実質的に同一である（図５（ｃ）におけるＣMHzによるタイミングチャート参照）。

図６は、第２の構成例における積分器１４２の構成例を示す図である。各積分器１４２−１〜１４２−Ｎは同一の構成であり、ａ個の加算器とＦＦ（フリップフロップ回路）の組み合わせがパラレルに配置され、それぞれに前段からの出力信号がパラレルに入力される（図６では、ｂ倍補間回路１４１から出力される出力信号SO-1〜SO-3は、積分器１４２−１への入力信号SI_1〜SI_3として示される）。図示されるように、各加算器は、入力される信号SI_1〜SI_aとそれより前の信号、さらに遅延信号Z^-1を加算することで、積分器１４２の出力信号SO_1〜SO_aは、ＢHzをａ等分してサンプリングした補間点データに相当する。図７は、積分器１４２の入出力信号と補間点との関係を模式的に示す図である。各補間点（波形の各丸印点）の間隔がＢHzの周期をａ等分した周期である。

このように、第２の構成例によれば、変換比率b/aにおけるａ個で入力信号をパラレル化し、ｂ倍補間回路１４１及び積分器１４２でａ個単位で並列処理することで、クロックを高速化させることなく（上述の例ではＣ=120MHzに上げることなく）変換処理が可能となる。また、一部分のみクロックを高速化させることによる消費電力の増大及び回路の複雑化を抑えることができる。

本実施の形態例におけるサンプリングレート変換回路は、サンプリングレートの変換比率が大きな整数の比になる無線通信装置に特に好適であるが、散布林レート変換処理を含む他の電子装置にも適用可能である。

サンプリングレート変換回路を搭載する無線通信装置の受信部（RF部）１０の構成例を示す図である。サンプリングレート変換回路１４の回路ブロック構成を示す図である。サンプリングレート変換回路１４の各構成要素の第１の構成例を示す図である。サンプリングレート変換回路１４の各構成要素の第２の構成例を示す図である。第２の構成例におけるｂ倍補間回路１４１のタイミングチャートを示す。第２の構成例における積分器１４２の構成例を示す図である。積分器１４２の入出力信号と補間点との関係を模式的に示す図である。

符号の説明

１０：受信部（RF部）、１１：ADC、１２：NCO、１３：ミキサ、１４：サンプリングレート変換回路、１５：整波処理回路、２０：ベースバンド処理部（BB部）、１４１：ｂ倍補間回路、１４２：積分器、１４３：1/a間引き回路、１４４：くし形フィルタ、１４１１：パラレル出力部、１４１２：FIFO、１４１３：ゼロ挿入部

Claims

入力信号のサンプリングレートをb/a(b、aともに２以上の整数)倍に変換するサンプリングレート変換回路において、
入力信号のサンプリングデータをｂ倍に補間し、補間するサンプリングデータにゼロ値を挿入する補間回路と、
前記補間回路から出力されるサンプリングデータが入力され、積分器とくし形フィルタから構成されるＣＩＣフィルタ（カスケード積分くし形フィルタ）と、
前記積分器と前記くし型フィルタとの間に接続され、前記ｂ倍されたサンプリングデータを1/aに間引く間引き回路とを備えることを特徴とするサンプリングレート変換回路。
請求項１において、
前記補間回路は、補間したサンプリングデータをａ個単位で並列に出力し、
前記積分器は、前記補間回路からａ個単位で入力されるサンプリングデータを並列処理し、ａ個単位で並列に出力し、
前記間引き回路は、前記積分器からａ個単位で入力されるサンプリングデータのうちの１つを前記くし形フィルタに出力することを特徴とするサンプリングレート変換回路。
受信した無線信号を所定のサンプリングレートでデジタル信号に変換するＡ／Ｄ変換器と、
前記デジタル信号のサンプリングレートをb/a(b、aともに２以上の整数)倍に変換するサンプリング変換回路と、
前記サンプリングレート変換されたデジタル信号を復調処理するベースバンド処理部とを備え、
前記サンプリングレート変換回路は、
入力信号のサンプリングデータをｂ倍に補間し、補間するサンプリングデータにゼロ値を挿入する補間回路と、
前記補間回路から出力されるサンプリングデータが入力され、積分器とくし形フィルタから構成されるＣＩＣフィルタ（カスケード積分くし形フィルタ）と、
前記積分器と前記くし型フィルタとの間に接続され、前記ｂ倍されたサンプリングデータを1/aに間引く間引き回路とを有することを特徴とする無線通信装置。
請求項３において、
前記補間回路は、補間したサンプリングデータをａ個単位で並列に出力し、
前記積分器は、前記補間回路からａ個単位で入力されるサンプリングデータを並列処理し、ａ個単位で並列に出力し、
前記間引き回路は、前記積分器からａ個単位で入力されるサンプリングデータのうちの１つを前記くし形フィルタに出力することを特徴とする無線通信装置。