JPH08181573A - カスケード接続積分器 - Google Patents
カスケード接続積分器Info
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- JPH08181573A JPH08181573A JP7265889A JP26588995A JPH08181573A JP H08181573 A JPH08181573 A JP H08181573A JP 7265889 A JP7265889 A JP 7265889A JP 26588995 A JP26588995 A JP 26588995A JP H08181573 A JPH08181573 A JP H08181573A
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- JP
- Japan
- Prior art keywords
- parallel
- summing means
- layer
- input signals
- cascaded integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0671—Cascaded integrator-comb [CIC] filters
-
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- H03—ELECTRONIC CIRCUITRY
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- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0671—Cascaded integrator-comb [CIC] filters
- H03H2017/0678—Cascaded integrator-comb [CIC] filters with parallel structure, i.e. parallel CIC [PCIC]
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- Computer Hardware Design (AREA)
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- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、２００ＭＳＰＳより高い入
力サンプリングレートでデシメーション処理を実行する
ディジタルフィルタを提供することである。 【解決手段】 ディジタル信号のデシメーション及び補
間を実行するディジタルフィルタを提供する。このディ
ジタルフィルタは、積分器にカスケード接続された櫛形
フィルタを有する。積分器は、複数のパラレル信号を受
取り、更に、少なくとも２つのパラレル信号の積分結果
を示す少なくとも１つの出力信号を生成する、少なくと
も１つの並列積分ステージを特徴とする。
力サンプリングレートでデシメーション処理を実行する
ディジタルフィルタを提供することである。 【解決手段】 ディジタル信号のデシメーション及び補
間を実行するディジタルフィルタを提供する。このディ
ジタルフィルタは、積分器にカスケード接続された櫛形
フィルタを有する。積分器は、複数のパラレル信号を受
取り、更に、少なくとも２つのパラレル信号の積分結果
を示す少なくとも１つの出力信号を生成する、少なくと
も１つの並列積分ステージを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、広い入力帯域幅
と、狭い出力帯域幅を必要とする通信機器に適用される
ディジタルフィルタに関する。
と、狭い出力帯域幅を必要とする通信機器に適用される
ディジタルフィルタに関する。
【０００２】
【従来の技術】いわゆるディジタルフィルタは、（連続
した入力に応じて動作するアナログフィルタに対して）
離散的な入力シーケンスに応じ、対応する離散的な出力
シーケンスを決定する時不変（time-invariant）の線形
システムである。ディジタルフィルタを含むフィルタ
は、パルス関数入力に対するフィルタの複合応答を特徴
とする伝達関数について度々説明される。フィルタは、
入力信号から、望ましい周波数帯域を除く全ての周波数
を実質的に減衰し、望ましい周波数帯域を取り出すため
に使用される。この際、通過する周波数は実質的に減衰
されない（理想的には完全に減衰されない）。
した入力に応じて動作するアナログフィルタに対して）
離散的な入力シーケンスに応じ、対応する離散的な出力
シーケンスを決定する時不変（time-invariant）の線形
システムである。ディジタルフィルタを含むフィルタ
は、パルス関数入力に対するフィルタの複合応答を特徴
とする伝達関数について度々説明される。フィルタは、
入力信号から、望ましい周波数帯域を除く全ての周波数
を実質的に減衰し、望ましい周波数帯域を取り出すため
に使用される。この際、通過する周波数は実質的に減衰
されない（理想的には完全に減衰されない）。
【０００３】通常、フィルタは、実質的に減衰されずに
通過する周波数の特性によって分類される。例えば、ロ
ーパスフィルタでは、通過する周波数帯域はゼロ（Ｄ
Ｃ）から予め選択されたカットオフ周波数までであり、
バンドパスフィルタでは、予め選択された２つのカット
オフ周波数の間である。又、ノッチフィルタまたはバン
ド阻止フィルタは、前記バンドパスフィルタと相補的な
関係にあり、２つのカットオフ周波数間を取り去り（実
質的に減衰する）、それ以外の周波数は全て通過させる
ものである。
通過する周波数の特性によって分類される。例えば、ロ
ーパスフィルタでは、通過する周波数帯域はゼロ（Ｄ
Ｃ）から予め選択されたカットオフ周波数までであり、
バンドパスフィルタでは、予め選択された２つのカット
オフ周波数の間である。又、ノッチフィルタまたはバン
ド阻止フィルタは、前記バンドパスフィルタと相補的な
関係にあり、２つのカットオフ周波数間を取り去り（実
質的に減衰する）、それ以外の周波数は全て通過させる
ものである。
【０００４】理想的なフィルタは、離散的なカットオフ
周波数を有するが、実際のフィルタは、このような特性
に近いもののみを有する。遷移周波数帯域は、減衰して
通過する前記カットオフ周波数間のフィルタ遷移の鋭利
さ、またはロールオフを特徴とする。従って、理想的な
フィルタの遷移周波数帯域はゼロであり、実際の現実に
あるフィルタは、遷移周波数帯域がゼロより大きい。
周波数を有するが、実際のフィルタは、このような特性
に近いもののみを有する。遷移周波数帯域は、減衰して
通過する前記カットオフ周波数間のフィルタ遷移の鋭利
さ、またはロールオフを特徴とする。従って、理想的な
フィルタの遷移周波数帯域はゼロであり、実際の現実に
あるフィルタは、遷移周波数帯域がゼロより大きい。
【０００５】典型的な信号処理アプリケーションでは、
連続した信号は、対象となる情報を示し、通信チャネル
を介してこの情報を伝送するために使用される。ところ
が、実際の通信チャネルでは、ノイズ及び干渉（他の伝
送信号からと同様に伝送信号自身からの干渉）の影響を
受け、これらノイズ及び干渉は、チャネルを通過する際
に信号を歪める。通信受信機は、オリジナル信号の適切
な複写を再生するように機能し、受信側でこの信号に含
まれている情報が確認される。
連続した信号は、対象となる情報を示し、通信チャネル
を介してこの情報を伝送するために使用される。ところ
が、実際の通信チャネルでは、ノイズ及び干渉（他の伝
送信号からと同様に伝送信号自身からの干渉）の影響を
受け、これらノイズ及び干渉は、チャネルを通過する際
に信号を歪める。通信受信機は、オリジナル信号の適切
な複写を再生するように機能し、受信側でこの信号に含
まれている情報が確認される。
【０００６】伝送信号のディジタル表記に関連した多く
の利点がある。例えば、信号のエラーや歪みを検知し、
補正することができる。又、機密情報を、暗号化して不
正な傍受や解析を防止することができる。データチャネ
ルの効率は、冗長なデータを削減または排除することが
できる（データ圧縮）。ディジタルフィルタのその他の
利点は、各種温度や動作電圧に対応しつつ、ユニットか
らユニットへ、時間外であっても矛盾なく機能すること
である。更に、集積回路技術の進歩やディジタルマルチ
プロセッサパフォーマンスに関連する進歩により、ディ
ジタル信号の複合処理が促進された。
の利点がある。例えば、信号のエラーや歪みを検知し、
補正することができる。又、機密情報を、暗号化して不
正な傍受や解析を防止することができる。データチャネ
ルの効率は、冗長なデータを削減または排除することが
できる（データ圧縮）。ディジタルフィルタのその他の
利点は、各種温度や動作電圧に対応しつつ、ユニットか
らユニットへ、時間外であっても矛盾なく機能すること
である。更に、集積回路技術の進歩やディジタルマルチ
プロセッサパフォーマンスに関連する進歩により、ディ
ジタル信号の複合処理が促進された。
【０００７】ディジタル信号処理における有効な恩恵、
及び典型的なリアル信号が現実に連続しているため、オ
リジナルの連続（アナログ）信号を対応する離散的な
（ディジタル）信号に変換する必要がある。この変換機
能は、アナログ・ディジタル変換器（ＡＤＣ）により行
われる。又、この逆の処理、即ち、ディジタル信号をア
ナログ信号に戻す処理はディジタル・アナログ変換器
（ＤＡＣ）により行われる。通常、アナログ信号からデ
ィジタル信号への変換は、アナログ信号を所定の間隔で
サンプリング（標本化）することにより行われる。オリ
ジナル信号に含まれた情報の保持には、一定時間内にお
いて、所定の最小サンプリング回数が必要とされる。即
ち、ナイキスト周波数（ナイキストレート）と称される
最小サンプリング周波数（サンプリングレート）が必要
とされる。ＡＤＣが、実質的に、ナイキスト周波数より
高いサンプリング周波数、例えば、ナイキスト周波数の
１０倍の周波数で動作する場合、このＡＤＣはオーバー
サンプリングＡＤＣと呼ばれる。
及び典型的なリアル信号が現実に連続しているため、オ
リジナルの連続（アナログ）信号を対応する離散的な
（ディジタル）信号に変換する必要がある。この変換機
能は、アナログ・ディジタル変換器（ＡＤＣ）により行
われる。又、この逆の処理、即ち、ディジタル信号をア
ナログ信号に戻す処理はディジタル・アナログ変換器
（ＤＡＣ）により行われる。通常、アナログ信号からデ
ィジタル信号への変換は、アナログ信号を所定の間隔で
サンプリング（標本化）することにより行われる。オリ
ジナル信号に含まれた情報の保持には、一定時間内にお
いて、所定の最小サンプリング回数が必要とされる。即
ち、ナイキスト周波数（ナイキストレート）と称される
最小サンプリング周波数（サンプリングレート）が必要
とされる。ＡＤＣが、実質的に、ナイキスト周波数より
高いサンプリング周波数、例えば、ナイキスト周波数の
１０倍の周波数で動作する場合、このＡＤＣはオーバー
サンプリングＡＤＣと呼ばれる。
【０００８】このサンプリング定理は、オリジナル信号
を一義的に再生するために必要な最小サンプリング周波
数における理論上の限界である。通常、特定の周波数帯
域ＦN を有する信号（周波数帯域が限定された信号）
は、２ＦN のナイキスト周波数により得られるサンプル
から再生することができる。もし、サンプリング定理が
満たされていない場合、スペクトルたたみ込み（spectr
al folding）、または折返し歪み（エリアジング）が生
じ、オリジナル信号は、そのサンプルから一義的に再生
できない。従って、アンチエリアジングフィルタが、サ
ンプリングが行われる前に信号の周波数帯域を制限する
ために使用され、信号再生における歪みを低減する。サ
ンプリングが行われた後、各信号サンプルは、量子化と
呼ばれる処理により、複数の離散的な値の一つで示され
る。
を一義的に再生するために必要な最小サンプリング周波
数における理論上の限界である。通常、特定の周波数帯
域ＦN を有する信号（周波数帯域が限定された信号）
は、２ＦN のナイキスト周波数により得られるサンプル
から再生することができる。もし、サンプリング定理が
満たされていない場合、スペクトルたたみ込み（spectr
al folding）、または折返し歪み（エリアジング）が生
じ、オリジナル信号は、そのサンプルから一義的に再生
できない。従って、アンチエリアジングフィルタが、サ
ンプリングが行われる前に信号の周波数帯域を制限する
ために使用され、信号再生における歪みを低減する。サ
ンプリングが行われた後、各信号サンプルは、量子化と
呼ばれる処理により、複数の離散的な値の一つで示され
る。
【０００９】多くのアプリケーションにおいて、離散的
な信号のサンプリング周波数を変更することが望まし
い。高サンプリング周波数でサンプリングされ、１ビッ
ト量子化法により示される信号、例えば、デルタ変調信
号は、低周波数の複数ビット表示、例えば、パルス符号
変調（ＰＣＭ）信号に変換することができる。このよう
なサンプリング周波数の低減処理は、デシメーション
（decimation）と称される。これと完全に相補的な処
理、補間法は、サンプリング周波数の増加を伴う。例え
ば、効率の良いコード化のために低周波数でサンプリン
グされた、オーディオ信号のような信号は、通信チャネ
ルを伝送するために、搬送波周波数よりも実質的に高い
周波数に変調するように、高サンプリング周波数が要求
される。
な信号のサンプリング周波数を変更することが望まし
い。高サンプリング周波数でサンプリングされ、１ビッ
ト量子化法により示される信号、例えば、デルタ変調信
号は、低周波数の複数ビット表示、例えば、パルス符号
変調（ＰＣＭ）信号に変換することができる。このよう
なサンプリング周波数の低減処理は、デシメーション
（decimation）と称される。これと完全に相補的な処
理、補間法は、サンプリング周波数の増加を伴う。例え
ば、効率の良いコード化のために低周波数でサンプリン
グされた、オーディオ信号のような信号は、通信チャネ
ルを伝送するために、搬送波周波数よりも実質的に高い
周波数に変調するように、高サンプリング周波数が要求
される。
【００１０】デシメーション及び補間が相補機能である
ため、このような機能を実行するアナログ回路が利用さ
れる。従って、データがこのような構成を一方向に流れ
ることによって、デシメーションが完了し、逆の方向に
流れることによって補間が完了する。よって、後に、デ
シメーションにおいて使用されるディジタルフィルタの
プロセスを示すが、これは、補間において使用されるア
ナログフィルタに同様に適用することができる。
ため、このような機能を実行するアナログ回路が利用さ
れる。従って、データがこのような構成を一方向に流れ
ることによって、デシメーションが完了し、逆の方向に
流れることによって補間が完了する。よって、後に、デ
シメーションにおいて使用されるディジタルフィルタの
プロセスを示すが、これは、補間において使用されるア
ナログフィルタに同様に適用することができる。
【００１１】一般の通信システムでは、ベースバンド信
号（低周波信号）は、より良い伝送特性を有するよう
に、高搬送波周波数を有するバンドパス信号（チャネ
ル）に符号化（あるいは変調）される。高周波数の搬送
波は、広い周波数帯域を有し、これにより、複数のチャ
ネルが同時に伝送される。例えば、振幅変調（ＡＭ）、
周波数変調（ＦＭ）、または直角変調（ＱＭ）等の多く
の符号化法を利用することができる。変調された信号
は、送信機から受信機へ、通信チャネルを介して送られ
る。受信機は、選択された特定の対象チャネルに同調さ
れ、信号を復調する。受信機のフィルタ、例えば、ディ
ジタルフィルタは、オリジナル周波数帯域信号を再生す
る。
号（低周波信号）は、より良い伝送特性を有するよう
に、高搬送波周波数を有するバンドパス信号（チャネ
ル）に符号化（あるいは変調）される。高周波数の搬送
波は、広い周波数帯域を有し、これにより、複数のチャ
ネルが同時に伝送される。例えば、振幅変調（ＡＭ）、
周波数変調（ＦＭ）、または直角変調（ＱＭ）等の多く
の符号化法を利用することができる。変調された信号
は、送信機から受信機へ、通信チャネルを介して送られ
る。受信機は、選択された特定の対象チャネルに同調さ
れ、信号を復調する。受信機のフィルタ、例えば、ディ
ジタルフィルタは、オリジナル周波数帯域信号を再生す
る。
【００１２】
【発明が解決しようとする課題】特定タイプのフィルタ
は、特別なアプリケーションの必要に応じて使用され
る。アプリケーションによっては、鋭利なロールオフを
有するフィルタを必要とする場合があり、又、広い遷移
周波数帯域が要求される場合もある。同様に、歪みを低
減するため、線形位相特性、即ち、周波数に無関係な一
定のグループ遅延を有するフィルタが必要とされる場合
もある。周波数特性を選択でき、線形位相特性を有する
ように設計できるフィルタのタイプは、有限インパルス
応答（ＦＩＲ）フィルタである。通常のＦＩＲフィルタ
では、乗算器のアレイを用い、各種係数に連続した入力
サンプルを乗算し、全体にわたり望ましい周波数特性を
得る。従って、ＦＩＲフィルタは、相対的に複雑な回路
（ソフトウェア）と、動作に必要な顕著な電力とを必要
とする。
は、特別なアプリケーションの必要に応じて使用され
る。アプリケーションによっては、鋭利なロールオフを
有するフィルタを必要とする場合があり、又、広い遷移
周波数帯域が要求される場合もある。同様に、歪みを低
減するため、線形位相特性、即ち、周波数に無関係な一
定のグループ遅延を有するフィルタが必要とされる場合
もある。周波数特性を選択でき、線形位相特性を有する
ように設計できるフィルタのタイプは、有限インパルス
応答（ＦＩＲ）フィルタである。通常のＦＩＲフィルタ
では、乗算器のアレイを用い、各種係数に連続した入力
サンプルを乗算し、全体にわたり望ましい周波数特性を
得る。従って、ＦＩＲフィルタは、相対的に複雑な回路
（ソフトウェア）と、動作に必要な顕著な電力とを必要
とする。
【００１３】同様の周波数応答を有するＦＩＲフィルタ
より、演算が少なくてすむタイプのフィルタとして、無
限インパルス応答（ＩＩＲ）ディジタルフィルタがあ
る。しかし、このようなフィルタは、典型的に、線形位
相応答を有さず、更に、実行時に用いられる有限のワー
ド長に起因して、望ましくない特性になり易い。
より、演算が少なくてすむタイプのフィルタとして、無
限インパルス応答（ＩＩＲ）ディジタルフィルタがあ
る。しかし、このようなフィルタは、典型的に、線形位
相応答を有さず、更に、実行時に用いられる有限のワー
ド長に起因して、望ましくない特性になり易い。
【００１４】デシメーション及び補間処理を実行可能な
周波数応答を供給するディジタルフィルタのいずれも、
カスケード接続された積分器・櫛形（コム）（ＣＩＣ）
フィルタである。このフィルタ技術では、アナログのＦ
ＩＲフィルタに比べて明らかに単純なロジックで実施す
ることができる。例えば、ＣＩＣフィルタは、ＦＩＲフ
ィルタに必要とされる複雑な乗算器アレイや大型のデー
タ格納器を必要とせずに、加算器のアレイと、小さなデ
ータ格納器とを使用する。実施に必要な論理ゲートの数
が削減されることは、効率を向上し、必要とされる電力
が顕著に低下する。前記ＣＩＣフィルタについての詳細
は、Hogenauer, E.B. による“An Economical Class of
Digital Filters for Decimation and Interpolation
”,IEEETransactions on Acoustics, Speech and Sign
al Processing Volume ASSP-29,No. 2, April 1981, p
p. 155-162 に記載されており、本明細書はこれを参照
している。しかし、Hogenauer により開示され、商用の
集積回路により実施されているＣＩＣフィルタの連続実
施は３２ＭＳＰＳ（million samples per second）近辺
に限定されているサンプリングレートを有する。
周波数応答を供給するディジタルフィルタのいずれも、
カスケード接続された積分器・櫛形（コム）（ＣＩＣ）
フィルタである。このフィルタ技術では、アナログのＦ
ＩＲフィルタに比べて明らかに単純なロジックで実施す
ることができる。例えば、ＣＩＣフィルタは、ＦＩＲフ
ィルタに必要とされる複雑な乗算器アレイや大型のデー
タ格納器を必要とせずに、加算器のアレイと、小さなデ
ータ格納器とを使用する。実施に必要な論理ゲートの数
が削減されることは、効率を向上し、必要とされる電力
が顕著に低下する。前記ＣＩＣフィルタについての詳細
は、Hogenauer, E.B. による“An Economical Class of
Digital Filters for Decimation and Interpolation
”,IEEETransactions on Acoustics, Speech and Sign
al Processing Volume ASSP-29,No. 2, April 1981, p
p. 155-162 に記載されており、本明細書はこれを参照
している。しかし、Hogenauer により開示され、商用の
集積回路により実施されているＣＩＣフィルタの連続実
施は３２ＭＳＰＳ（million samples per second）近辺
に限定されているサンプリングレートを有する。
【００１５】したがって、本発明の目的は、２００ＭＳ
ＰＳより高い入力サンプリングレートでデシメーション
処理を実行するディジタルフィルタを提供することであ
る。
ＰＳより高い入力サンプリングレートでデシメーション
処理を実行するディジタルフィルタを提供することであ
る。
【００１６】本発明の他の目的は、広い入力帯域幅及び
狭い出力帯域幅を必要とする通信受信機に適用されるデ
ィジタルフィルタを提供することである。
狭い出力帯域幅を必要とする通信受信機に適用されるデ
ィジタルフィルタを提供することである。
【００１７】本発明の別の目的は、デシメーション及び
補間処理を並行実施するＣＩＣフィルタを提供すること
である。
補間処理を並行実施するＣＩＣフィルタを提供すること
である。
【００１８】本発明のさらに他の目的は、冗長なロジッ
クを削除することによりチップ効率を向上する、並行実
施可能なＣＩＣフィルタを提供することである。
クを削除することによりチップ効率を向上する、並行実
施可能なＣＩＣフィルタを提供することである。
【００１９】本発明のさらに別の目的は、ビットをスラ
イスした完全なパイプラインアーキテクチャを適用する
ことにより、加算・累算処理スピードを向上する 並列
カスケード接続積分器・櫛形（コム）（ＰＣＩＣ）フィ
ルタを提供することである。
イスした完全なパイプラインアーキテクチャを適用する
ことにより、加算・累算処理スピードを向上する 並列
カスケード接続積分器・櫛形（コム）（ＰＣＩＣ）フィ
ルタを提供することである。
【００２０】本発明のさらに他の目的は、デシメーショ
ン及び補間処理の実施において、フィールドプログラマ
ブルゲートアレイ（ＦＰＧＡ）を共通に利用するＰＣＩ
Ｃフィルタを提供することである。
ン及び補間処理の実施において、フィールドプログラマ
ブルゲートアレイ（ＦＰＧＡ）を共通に利用するＰＣＩ
Ｃフィルタを提供することである。
【００２１】
【課題を解決するための手段】前述した目的及び特徴を
達成するため、ディジタル信号のデシメーション及び補
間を実行するディジタルフィルタを提供する。このディ
ジタルフィルタは、積分器にカスケード接続された櫛形
フィルタを有する。積分器は、複数のパラレル信号を受
取り、更に、少なくとも２つのパラレル信号の積分結果
を示す少なくとも１つの出力信号を生成する、少なくと
も１つの並列積分ステージを特徴とする。
達成するため、ディジタル信号のデシメーション及び補
間を実行するディジタルフィルタを提供する。このディ
ジタルフィルタは、積分器にカスケード接続された櫛形
フィルタを有する。積分器は、複数のパラレル信号を受
取り、更に、少なくとも２つのパラレル信号の積分結果
を示す少なくとも１つの出力信号を生成する、少なくと
も１つの並列積分ステージを特徴とする。
【００２２】本発明の、前述した目的、特徴、利点は、
図面を用いて後述する、本発明を実施するベストモード
である詳細な説明により、当該技術を有する者により実
施することができる。
図面を用いて後述する、本発明を実施するベストモード
である詳細な説明により、当該技術を有する者により実
施することができる。
【００２３】
【発明の実施の形態】図１及び図２によれば、ブロック
図は、本発明にによって構成されたディジタルフィルタ
を有する受信機を含むそれぞれの通信システムを示す。
図１の送信機１０は、直角変調（また、同位相及び直角
位相又はＩ及びＱ変調）を利用して、通信チャネルに信
号を伝送する。送信機１０は、時間変化成分ｘ（ｔ）及
びｙ（ｔ）を有するベースバンド信号を発生・処理する
ベースバンド処理回路１２を含んでいる。発振器１４
は、搬送周波数ｆc で、シグモイド搬送信号（ｃｏｓ
（ωc ｔ）で表す）を発生する（ここで、ωc ＝２πｆ
c ）。移相器１６は、発振器の信号に９０°の位相のず
れを付与して位相がずらされた発振器信号を生成する。
図は、本発明にによって構成されたディジタルフィルタ
を有する受信機を含むそれぞれの通信システムを示す。
図１の送信機１０は、直角変調（また、同位相及び直角
位相又はＩ及びＱ変調）を利用して、通信チャネルに信
号を伝送する。送信機１０は、時間変化成分ｘ（ｔ）及
びｙ（ｔ）を有するベースバンド信号を発生・処理する
ベースバンド処理回路１２を含んでいる。発振器１４
は、搬送周波数ｆc で、シグモイド搬送信号（ｃｏｓ
（ωc ｔ）で表す）を発生する（ここで、ωc ＝２πｆ
c ）。移相器１６は、発振器の信号に９０°の位相のず
れを付与して位相がずらされた発振器信号を生成する。
【００２４】図１を続いて参照すると、位相がずれた発
振器の信号及び位相のずれていない発振器の信号には、
ミキサー１８によって、それぞれベースバンド信号成分
ｙ（ｔ）及びｘ（ｔ）が乗算される。これらの成分は合
計されて、アンテナ２０を介する通信チャンネル上への
伝送に対する複合変調された同位相及び直角位相の高周
波（ＲＦ）信号を生成する。もちろん、図１は、単なる
一般的な送信機の概念図である。実際には、送信機１０
は、増幅器、フィルタ、マルチプレクサなどのような特
に図示していないような他の多くの機能ブロックを含ん
でも良い。更に、送信機１０は、図示しているようにア
ナログ信号を伝送しても良いし、先に記載したように、
ディジタル伝送案を実行しても良い。
振器の信号及び位相のずれていない発振器の信号には、
ミキサー１８によって、それぞれベースバンド信号成分
ｙ（ｔ）及びｘ（ｔ）が乗算される。これらの成分は合
計されて、アンテナ２０を介する通信チャンネル上への
伝送に対する複合変調された同位相及び直角位相の高周
波（ＲＦ）信号を生成する。もちろん、図１は、単なる
一般的な送信機の概念図である。実際には、送信機１０
は、増幅器、フィルタ、マルチプレクサなどのような特
に図示していないような他の多くの機能ブロックを含ん
でも良い。更に、送信機１０は、図示しているようにア
ナログ信号を伝送しても良いし、先に記載したように、
ディジタル伝送案を実行しても良い。
【００２５】図２を参照すると、受信機３０は、アンテ
ナ３２を介して通信チャンネル上を伝送されたＲＦ信号
を受信する。いくつかのアプリケーションでは、任意の
チューナブルアナログフィルタ３４が受信ＲＦ信号を前
置フィルタリングし、高速アナログ・ディジタル変換器
（ＡＤＣ）３６及びディジタルフィルタ４６及び４８の
ような他のシステムの構成用件の要求を容易にする。高
速ＡＤＣ３６は、受信アナログ信号をデマルチプレクサ
３８でデマルチプレクスされたディジタル信号に変換す
る。ミキサー４０は、デマルチプレクスされた信号を発
振器４２及び移相器４４によって発生された発振器信号
を利用するその同位相及び直角位相成分に分離する。も
ちろん、サイン及びコサイン出力を有するダイレクトデ
ィジタル合成器を発振器４２及び移相器４４の代わりに
用いることもできる。ディジタルフィルタ４６及び４８
は、元のベースバンド信号成分ｘ（ｔ）及びｙ（ｔ）を
再構成するのに役立つようなディジタルシーケンスを発
生するローパスＰＣＩＣフィルタである。
ナ３２を介して通信チャンネル上を伝送されたＲＦ信号
を受信する。いくつかのアプリケーションでは、任意の
チューナブルアナログフィルタ３４が受信ＲＦ信号を前
置フィルタリングし、高速アナログ・ディジタル変換器
（ＡＤＣ）３６及びディジタルフィルタ４６及び４８の
ような他のシステムの構成用件の要求を容易にする。高
速ＡＤＣ３６は、受信アナログ信号をデマルチプレクサ
３８でデマルチプレクスされたディジタル信号に変換す
る。ミキサー４０は、デマルチプレクスされた信号を発
振器４２及び移相器４４によって発生された発振器信号
を利用するその同位相及び直角位相成分に分離する。も
ちろん、サイン及びコサイン出力を有するダイレクトデ
ィジタル合成器を発振器４２及び移相器４４の代わりに
用いることもできる。ディジタルフィルタ４６及び４８
は、元のベースバンド信号成分ｘ（ｔ）及びｙ（ｔ）を
再構成するのに役立つようなディジタルシーケンスを発
生するローパスＰＣＩＣフィルタである。
【００２６】ＣＩＣデシメーションフィルタは、高いサ
ンプリングレートでは積分を、低いサンプリングレート
（高いレートの一部分）では微分を実行するので、積分
動作はフィルタの速度を制限する。従って、積分機能の
並列実施はフィルタの速度を増加し、２００ＭＳＰＳを
越える入力サンプリングレートが達成できる。このよう
に、以下の説明においては、微分機能は、上記で参照し
たE. B. Hogenauer 文献による記述に詳細に記載されて
いるような標準設計技術を使用して実行するものと仮定
する。
ンプリングレートでは積分を、低いサンプリングレート
（高いレートの一部分）では微分を実行するので、積分
動作はフィルタの速度を制限する。従って、積分機能の
並列実施はフィルタの速度を増加し、２００ＭＳＰＳを
越える入力サンプリングレートが達成できる。このよう
に、以下の説明においては、微分機能は、上記で参照し
たE. B. Hogenauer 文献による記述に詳細に記載されて
いるような標準設計技術を使用して実行するものと仮定
する。
【００２７】シングルステージ並列積分器は、多くの並
列入力を合計し、その合計を積分することによって図３
（ａ）で示すように構成することができる。図３（ａ）
に示すように、周波数Ｆs のディジタル信号は、Ｆs ／
Ｐの周波数で出力信号Ｘ1 からＸ4 を累積器６４に供給
するシリアル・パラレル変換器６０に入力を供給する。
累積器６４は、合計Ｓ1 として出力される合計（積分機
能を提供する）の連続する総和を維持する。図３（ａ）
の並列構成に対応する合計Ｓ1 の値は、図４にグラフに
よって示され、一般的には、参照番号６８で示される。
このことから、図３（ａ）の構成は、一般的には参照番
号７０で示される出力シーケンスＳ2 のすべての４番目
（Ｐ番目）の出力サンプルと等しいシーケンスＳ1 を発
生する。図３（ｂ）に示すように、出力シーケンスＳ2
は、シリアルサンプリングレートＦs で動作するシング
ルステージ積分器６６で発生される。
列入力を合計し、その合計を積分することによって図３
（ａ）で示すように構成することができる。図３（ａ）
に示すように、周波数Ｆs のディジタル信号は、Ｆs ／
Ｐの周波数で出力信号Ｘ1 からＸ4 を累積器６４に供給
するシリアル・パラレル変換器６０に入力を供給する。
累積器６４は、合計Ｓ1 として出力される合計（積分機
能を提供する）の連続する総和を維持する。図３（ａ）
の並列構成に対応する合計Ｓ1 の値は、図４にグラフに
よって示され、一般的には、参照番号６８で示される。
このことから、図３（ａ）の構成は、一般的には参照番
号７０で示される出力シーケンスＳ2 のすべての４番目
（Ｐ番目）の出力サンプルと等しいシーケンスＳ1 を発
生する。図３（ｂ）に示すように、出力シーケンスＳ2
は、シリアルサンプリングレートＦs で動作するシング
ルステージ積分器６６で発生される。
【００２８】図３（ａ）に示す並列積分器のアプローチ
は、２段目の積分器がシリアルサンプルレートＦs で動
作する１段目の積分器で発生する中間サンプルのそれぞ
れにアクセスするわけではないので、多段の実施形態を
受け入れるものではない。例えば、２段目の積分器は、
時間ｔ0 からｔ4 の間に発生するサンプル値にアクセス
するわけではない。多くのアプリケーションが、所望の
周波数応答特性を達成するために多段積分器の実施形態
を必要とするので、図３（ａ）に示すような並列構成は
そのようなアプリケーションには相応しくないであろ
う。
は、２段目の積分器がシリアルサンプルレートＦs で動
作する１段目の積分器で発生する中間サンプルのそれぞ
れにアクセスするわけではないので、多段の実施形態を
受け入れるものではない。例えば、２段目の積分器は、
時間ｔ0 からｔ4 の間に発生するサンプル値にアクセス
するわけではない。多くのアプリケーションが、所望の
周波数応答特性を達成するために多段積分器の実施形態
を必要とするので、図３（ａ）に示すような並列構成は
そのようなアプリケーションには相応しくないであろ
う。
【００２９】図５では、シングルステージのカスケード
接続可能な並列積分器のブロック図を示す。図５のブロ
ック図は、図６〜図１０のブロック図と同様に、同期デ
ータの流れを、時間ｔ1 からｔx によって輪郭が描かれ
るようにフィルタ要素の様々な層を介して左から右へ描
いている。図示されている並列サンプルは、グループの
最初のサンプルがダイアグラムの上部に、最後のサンプ
ルがダイアグラムの最下部にあるように配置されてい
る。
接続可能な並列積分器のブロック図を示す。図５のブロ
ック図は、図６〜図１０のブロック図と同様に、同期デ
ータの流れを、時間ｔ1 からｔx によって輪郭が描かれ
るようにフィルタ要素の様々な層を介して左から右へ描
いている。図示されている並列サンプルは、グループの
最初のサンプルがダイアグラムの上部に、最後のサンプ
ルがダイアグラムの最下部にあるように配置されてい
る。
【００３０】図５に戻って、並列積分段８０は、本発明
に従って構成されたＰＣＩＣフィルタでの使用に特に相
応しい。この並列構成は、２つの出力８２及び８４を発
生することにより、図３に示す構成の制限を取り外すこ
とができる。出力８２は、入力８６で到達する第１サン
プルｘ［2n］が処理された後に、シリアルサンプルレー
トＦs で動作する積分器（例えば、図３（ｂ）の積分器
６６）の状態に対応する。出力８４は、入力８６で到達
する第１サンプルｘ［2n］及び入力８８で到達する第２
サンプルｘ［2n+1］が処理された後に、シリアルサンプ
ルレートＦs で動作する他の積分器の状態に対応する。
に従って構成されたＰＣＩＣフィルタでの使用に特に相
応しい。この並列構成は、２つの出力８２及び８４を発
生することにより、図３に示す構成の制限を取り外すこ
とができる。出力８２は、入力８６で到達する第１サン
プルｘ［2n］が処理された後に、シリアルサンプルレー
トＦs で動作する積分器（例えば、図３（ｂ）の積分器
６６）の状態に対応する。出力８４は、入力８６で到達
する第１サンプルｘ［2n］及び入力８８で到達する第２
サンプルｘ［2n+1］が処理された後に、シリアルサンプ
ルレートＦs で動作する他の積分器の状態に対応する。
【００３１】続いて図５を参照すると、レジスタ９０
は、様々なステージを通るデータフローが同期するよう
に、合計ブロック９２で課されるのと等しい遅延を提供
する。合計ブロック９２は、累積器９４によって発生さ
れた累積合計と現在の（遅延された）サンプルｘ［2n］
を加算して、図示された出力シーケンスを生成する。同
様に、出力８４で生成された出力シーケンスは、受信さ
れた最新のサンプルｘ［2n+1］を含む入力の流れの積分
を表している。
は、様々なステージを通るデータフローが同期するよう
に、合計ブロック９２で課されるのと等しい遅延を提供
する。合計ブロック９２は、累積器９４によって発生さ
れた累積合計と現在の（遅延された）サンプルｘ［2n］
を加算して、図示された出力シーケンスを生成する。同
様に、出力８４で生成された出力シーケンスは、受信さ
れた最新のサンプルｘ［2n+1］を含む入力の流れの積分
を表している。
【００３２】ブロック９２と９４で実行される加算機能
とブロック９４で実行される累積機能は、出力フリップ
フロップに接続された入力加算器からなるパイプライン
同期装置で実行される。最速の加算器及び累積器は、ビ
ットスライス、完全なパイプラインアーキテクチャ、の
使用を通じて達成することができる。このアプローチに
おいて、単に１つのパイプライン単一ビットの追加は、
加算器の論理遅延を最小にするようなクロックサイクル
毎に各加算器によって実行される。最小桁のビット（Ｌ
ＳＢ）は、第１サイクルの間に処理され、次のビット
は、次のサイクルで処理される等である。レジスタブロ
ック９０は、出力８２のパイプライン遅延が出力８４の
パイプライン遅延と整合するように提供される。もちろ
ん、加算機能は、特別なアプリケーションに対して、パ
イプライニングの様々なレベルを利用する他の実施形態
を有していても良い。
とブロック９４で実行される累積機能は、出力フリップ
フロップに接続された入力加算器からなるパイプライン
同期装置で実行される。最速の加算器及び累積器は、ビ
ットスライス、完全なパイプラインアーキテクチャ、の
使用を通じて達成することができる。このアプローチに
おいて、単に１つのパイプライン単一ビットの追加は、
加算器の論理遅延を最小にするようなクロックサイクル
毎に各加算器によって実行される。最小桁のビット（Ｌ
ＳＢ）は、第１サイクルの間に処理され、次のビット
は、次のサイクルで処理される等である。レジスタブロ
ック９０は、出力８２のパイプライン遅延が出力８４の
パイプライン遅延と整合するように提供される。もちろ
ん、加算機能は、特別なアプリケーションに対して、パ
イプライニングの様々なレベルを利用する他の実施形態
を有していても良い。
【００３３】完全にパイプライン化された単一ビットス
ライスアーキテクチャの不利益は、ＬＳＢが最初に処理
できるような入力データをスキューする必要性を含むこ
とである。処理の後に、出力データは、元のビット順序
を再構成するように、デスキュー(de-skew) させなけれ
ばならない。この戦略は、また、追加の内部フリップフ
ロップを加算器を通じて搬送ビットをパイプラインする
のに要求される。データのスキュー及びデスキューの衝
撃は、データがスキューされている間に実行される動作
の数を増やすことによって減少させても良い。しかし、
この不利益は、所定の動作パラメータに応じて要求され
る並列サンプルの数Ｐを少なくする増加された動作速度
によって、重要になる。
ライスアーキテクチャの不利益は、ＬＳＢが最初に処理
できるような入力データをスキューする必要性を含むこ
とである。処理の後に、出力データは、元のビット順序
を再構成するように、デスキュー(de-skew) させなけれ
ばならない。この戦略は、また、追加の内部フリップフ
ロップを加算器を通じて搬送ビットをパイプラインする
のに要求される。データのスキュー及びデスキューの衝
撃は、データがスキューされている間に実行される動作
の数を増やすことによって減少させても良い。しかし、
この不利益は、所定の動作パラメータに応じて要求され
る並列サンプルの数Ｐを少なくする増加された動作速度
によって、重要になる。
【００３４】図５に示す構成の実施形態の複雑さは、合
計ブロック９２と９４によって処理される並列ビット
（Ｂ）に数に依存する。もし１つの全加算器と加算器
（あるいは累積器）ビット毎の１つのフリップフロップ
を仮定すると、この構成は積分段毎に３Ｂ個の全加算器
と４Ｂ個のフリップフロップが必要になる。シリアル積
分器は１Ｂ個のフリップフロップと１Ｂ個の加算器が必
要になる。このようにして、この特別な実施形態は、カ
スケード接続可能な積分器を、追加ロジックのコストで
提供する。
計ブロック９２と９４によって処理される並列ビット
（Ｂ）に数に依存する。もし１つの全加算器と加算器
（あるいは累積器）ビット毎の１つのフリップフロップ
を仮定すると、この構成は積分段毎に３Ｂ個の全加算器
と４Ｂ個のフリップフロップが必要になる。シリアル積
分器は１Ｂ個のフリップフロップと１Ｂ個の加算器が必
要になる。このようにして、この特別な実施形態は、カ
スケード接続可能な積分器を、追加ロジックのコストで
提供する。
【００３５】４つのサンプル幅を有するシングルステー
ジのカスケード接続可能な並列積分器を図６に示す。こ
の構成は、大きなサンプル幅を適用させる３つの層構成
にフィルタ要素の単に２つの層を利用した図５に記載さ
れた概念を拡張する。同様な機能ブロックは、図５及び
図６において類似の方法で動作する。例えば、レジスタ
１００は、入力１０２〜１０８から出力１１０〜１１６
までのパイプライン遅延を整合するために使用される。
同様に、出力１１０は、入力１０２に到達する最初のサ
ンプルｘ［4n］が処理された後の、シリアルサンプルレ
ートＦs で動作する積分器の状態に対応する。出力１１
６は、すべての４つの入力サンプルが処理された後の、
シリアルサンプルレートＦs で動作する積分器の状態に
対応する。ブロック１１８は、累積器１２０が図示され
ているように適当な合計ブロック１１８に入力される連
続合計を維持することによって積分器として機能する間
に、これらの対応する入力の合計を計算する。図５の構
成と同様に、加算器及び累積器機能は出力フリップフロ
ップに接続された入力加算器からなるパイプライン同期
装置によって実行される。
ジのカスケード接続可能な並列積分器を図６に示す。こ
の構成は、大きなサンプル幅を適用させる３つの層構成
にフィルタ要素の単に２つの層を利用した図５に記載さ
れた概念を拡張する。同様な機能ブロックは、図５及び
図６において類似の方法で動作する。例えば、レジスタ
１００は、入力１０２〜１０８から出力１１０〜１１６
までのパイプライン遅延を整合するために使用される。
同様に、出力１１０は、入力１０２に到達する最初のサ
ンプルｘ［4n］が処理された後の、シリアルサンプルレ
ートＦs で動作する積分器の状態に対応する。出力１１
６は、すべての４つの入力サンプルが処理された後の、
シリアルサンプルレートＦs で動作する積分器の状態に
対応する。ブロック１１８は、累積器１２０が図示され
ているように適当な合計ブロック１１８に入力される連
続合計を維持することによって積分器として機能する間
に、これらの対応する入力の合計を計算する。図５の構
成と同様に、加算器及び累積器機能は出力フリップフロ
ップに接続された入力加算器からなるパイプライン同期
装置によって実行される。
【００３６】図６に示す並列構成は、積分段毎に８Ｂ個
の全加算器と１２Ｂ個のフリップフロップを必要とす
る。シリアル実施形態と比較すると、並列実施形態の複
雑さは、構成のサンプル幅によって必要される加算器と
フリップフロップを分割することによって、規格化して
も良い。下記の表で要約すると、規格化された複雑さが
サンプル幅で増加するという結果を示す。このことは、
複雑さの増加は、次第に大きくなるサンプル幅に対する
ＰＣＩＣフィルタの効率の実際上の制限を置くものであ
る。
の全加算器と１２Ｂ個のフリップフロップを必要とす
る。シリアル実施形態と比較すると、並列実施形態の複
雑さは、構成のサンプル幅によって必要される加算器と
フリップフロップを分割することによって、規格化して
も良い。下記の表で要約すると、規格化された複雑さが
サンプル幅で増加するという結果を示す。このことは、
複雑さの増加は、次第に大きくなるサンプル幅に対する
ＰＣＩＣフィルタの効率の実際上の制限を置くものであ
る。
【００３７】
【表１】 このように、本発明の並列積分器構成は２n の一般化さ
れたサンプル幅Ｐを適応させるように拡張されていても
良いが、他の実施形態はより効率的であっても良い。結
果としての構成は、（ｎ＋１）層の総計で特徴づけられ
るであろうし、表１で示されているように、｛２n （ｎ
＋２）／２｝Ｂ個の全加算器と｛２n（ｎ＋１）｝Ｂ個
のフリップフロップを必要とするであろう。
れたサンプル幅Ｐを適応させるように拡張されていても
良いが、他の実施形態はより効率的であっても良い。結
果としての構成は、（ｎ＋１）層の総計で特徴づけられ
るであろうし、表１で示されているように、｛２n （ｎ
＋２）／２｝Ｂ個の全加算器と｛２n（ｎ＋１）｝Ｂ個
のフリップフロップを必要とするであろう。
【００３８】一般化された構成の第１層（入力層）内の
要素に対する便利な配置は、Ｐ＝４に対する図６に示す
Ｐ／２個の合計ブロック（それらの間には同数の交替す
る遅延レジスタが入れられている）を含む。出力層を除
くその後に続くすべての層は、Ｐ／２個の合計ブロック
とＰ／２個の遅延レジスタを含んでいる。第１層に対す
る便利な配置は、図６に記載されたのと同様に２つの遅
延レジスタと２つの合計ブロックの交替するグループを
含む。Ｐ＝８（図示しない）では、第３層は４つの遅延
レジスタと４つの合計ブロックの交替するグループ等に
よって形成されても良い。最終層（出力層）は、（Ｐ−
１）個の合計ブロックと１つの累積器を含む。
要素に対する便利な配置は、Ｐ＝４に対する図６に示す
Ｐ／２個の合計ブロック（それらの間には同数の交替す
る遅延レジスタが入れられている）を含む。出力層を除
くその後に続くすべての層は、Ｐ／２個の合計ブロック
とＰ／２個の遅延レジスタを含んでいる。第１層に対す
る便利な配置は、図６に記載されたのと同様に２つの遅
延レジスタと２つの合計ブロックの交替するグループを
含む。Ｐ＝８（図示しない）では、第３層は４つの遅延
レジスタと４つの合計ブロックの交替するグループ等に
よって形成されても良い。最終層（出力層）は、（Ｐ−
１）個の合計ブロックと１つの累積器を含む。
【００３９】図７では、デシメータ出力部の２段の２サ
ンプル幅の並列実施形態のブロック図が示されている。
デシメータフィルタ出力部が示されているが、効率にお
いて同様の利得が実現される積分器の入力で実現されて
も良い。図７及び図８に示されている構成は、下記の構
成と同様に、サンプリングレート減衰比Ｒが並列サンプ
ルの数Ｐのゼロでない整数倍（すなわち、Ｒ／Ｐは整
数）に限定される。例えば、４つの並列サンプル（Ｐ＝
４）を使用したとすれば、デシメータ（サンプリングレ
ート減少比Ｒ）の出力でのサンプリングレートによって
分割されたデシメータの入力でのサンプリングレートは
４ｎに制限され、ｎはゼロでない整数である。もちろ
ん、同様の効率の利得は実現できないが、整数でないＲ
／Ｐ関係を有するＰＣＩＣデシメーション・補間フィル
タを実現することは可能である。
ンプル幅の並列実施形態のブロック図が示されている。
デシメータフィルタ出力部が示されているが、効率にお
いて同様の利得が実現される積分器の入力で実現されて
も良い。図７及び図８に示されている構成は、下記の構
成と同様に、サンプリングレート減衰比Ｒが並列サンプ
ルの数Ｐのゼロでない整数倍（すなわち、Ｒ／Ｐは整
数）に限定される。例えば、４つの並列サンプル（Ｐ＝
４）を使用したとすれば、デシメータ（サンプリングレ
ート減少比Ｒ）の出力でのサンプリングレートによって
分割されたデシメータの入力でのサンプリングレートは
４ｎに制限され、ｎはゼロでない整数である。もちろ
ん、同様の効率の利得は実現できないが、整数でないＲ
／Ｐ関係を有するＰＣＩＣデシメーション・補間フィル
タを実現することは可能である。
【００４０】上記のように、ＣＩＣデシメーションフィ
ルタは、積分器の入力よりも積分器の出力のサンプリン
グレートの方が低い。このように、他の出力が単に後に
続くステージ（これらはない）の便宜のために発生させ
られるので、整数Ｒ／Ｐ関係が与えられると、最終積分
段の唯一の出力は、サンプリングされるようになる。出
力サンプルがあらゆるＰサンプルの最後であるものと仮
定すれば、残りの出力サンプルは、最終段に対して発生
されるべきものではない。例えば、図６に示された並列
構成が多段ＰＣＩＣフィルタの最終段を具備するものと
仮定する。出力１１６は、発生されるべき４つの出力サ
ンプルの最後であって、出力１１０〜１１４に対応する
残りの出力サンプルは発生されるべきではない。これら
の出力を発生するために応答可能な機能の取り除きは、
より大きな全体的な実施効率を結果として招く。
ルタは、積分器の入力よりも積分器の出力のサンプリン
グレートの方が低い。このように、他の出力が単に後に
続くステージ（これらはない）の便宜のために発生させ
られるので、整数Ｒ／Ｐ関係が与えられると、最終積分
段の唯一の出力は、サンプリングされるようになる。出
力サンプルがあらゆるＰサンプルの最後であるものと仮
定すれば、残りの出力サンプルは、最終段に対して発生
されるべきものではない。例えば、図６に示された並列
構成が多段ＰＣＩＣフィルタの最終段を具備するものと
仮定する。出力１１６は、発生されるべき４つの出力サ
ンプルの最後であって、出力１１０〜１１４に対応する
残りの出力サンプルは発生されるべきではない。これら
の出力を発生するために応答可能な機能の取り除きは、
より大きな全体的な実施効率を結果として招く。
【００４１】実施効率は、出力シーケンスを試験し、そ
のシーケンスを生成するのと等しい構成を設計すること
によるのみでもより良くすることができる。様々な実施
形態は一般的にさまざまの処理機能を必要とする。
のシーケンスを生成するのと等しい構成を設計すること
によるのみでもより良くすることができる。様々な実施
形態は一般的にさまざまの処理機能を必要とする。
【００４２】図７に戻ると、本発明によるデシメーショ
ンフィルタに対する効率的な並列積分器出力部が示され
ている。出力部１２８は、図５の並列構成のような並列
構成を具備する多数の並列段のカスケードを続けても良
い。入力１３０と１３２は、連続したサンプルｘ［2n］
とｘ［2n+1］をそれぞれ受け取る。レジスタ１３４は、
上部のパイプラインの遅延と下部のパイプラインの遅延
との整合性をとるために機能し、合計ブロック１４２へ
の入力は実質的に同時に到着する。直感的には、実際に
１つのレジスタ１３４がこの機能を達成するにも関わら
ず、２つのそのようなレジスタが必要とされることは明
らかである。
ンフィルタに対する効率的な並列積分器出力部が示され
ている。出力部１２８は、図５の並列構成のような並列
構成を具備する多数の並列段のカスケードを続けても良
い。入力１３０と１３２は、連続したサンプルｘ［2n］
とｘ［2n+1］をそれぞれ受け取る。レジスタ１３４は、
上部のパイプラインの遅延と下部のパイプラインの遅延
との整合性をとるために機能し、合計ブロック１４２へ
の入力は実質的に同時に到着する。直感的には、実際に
１つのレジスタ１３４がこの機能を達成するにも関わら
ず、２つのそのようなレジスタが必要とされることは明
らかである。
【００４３】図７を参照して説明を続けると、合計ブロ
ック１３６の出力は、乗算器１３８で２が乗じられる。
信号がバイナリディジタル信号であるので、乗算は単一
ビットのシフトで実行され、構成の追加ロジックは要求
されない。すなわち、適当な配線を介して達成される。
乗算器１３８の出力は、合計ブロック１４２で入力サン
プルｘ［2n］と合計される前に、累積器１４０に伝送さ
れる。この結果は、ここで、出力１４６で個別の連続合
計を生成する累積器１４４に通過する。この実施形態に
は、単に４Ｂ個の全加算器及び５Ｂ個のフリップフロッ
プのみを必要とする。これは、図５に示すように構成さ
れた２つのカスケード部を具備する機能的に等しい構成
上での２Ｂ個の全加算器及び３Ｂ個のフリップフロップ
を節約する改良である。
ック１３６の出力は、乗算器１３８で２が乗じられる。
信号がバイナリディジタル信号であるので、乗算は単一
ビットのシフトで実行され、構成の追加ロジックは要求
されない。すなわち、適当な配線を介して達成される。
乗算器１３８の出力は、合計ブロック１４２で入力サン
プルｘ［2n］と合計される前に、累積器１４０に伝送さ
れる。この結果は、ここで、出力１４６で個別の連続合
計を生成する累積器１４４に通過する。この実施形態に
は、単に４Ｂ個の全加算器及び５Ｂ個のフリップフロッ
プのみを必要とする。これは、図５に示すように構成さ
れた２つのカスケード部を具備する機能的に等しい構成
上での２Ｂ個の全加算器及び３Ｂ個のフリップフロップ
を節約する改良である。
【００４４】図８では、２段の４サンプル幅のデシメー
タ出力部の並列実施形態が示されている。この出力部
は、図６に示す並列構成のような多数の先行するカスケ
ード接続された並列構成で使用されても良い。
タ出力部の並列実施形態が示されている。この出力部
は、図６に示す並列構成のような多数の先行するカスケ
ード接続された並列構成で使用されても良い。
【００４５】図８の並列出力構成は、図７に示したもの
と同様な効率的な２段の並列積分器を達成する機能ブロ
ックを有しているが、サンプル幅は４である。上記の実
施形態のように、合計ブロック１５０及び累積器１５２
は、出力フリップフロップに接続された入力加算器から
なるパイプライン同期装置で実行される。レジスタ１５
４は、上部及び下部のデータフローパス間のパイプライ
ン遅延の整合性をとるために提供されている。乗算器１
５６は単一ビット移相により達成され、乗算器１５８は
４を乗算するために二重ビット移相を必要する。これに
より、乗算器１５４及び乗算器１５６共に、どのような
追加のロジックをも必要としない。
と同様な効率的な２段の並列積分器を達成する機能ブロ
ックを有しているが、サンプル幅は４である。上記の実
施形態のように、合計ブロック１５０及び累積器１５２
は、出力フリップフロップに接続された入力加算器から
なるパイプライン同期装置で実行される。レジスタ１５
４は、上部及び下部のデータフローパス間のパイプライ
ン遅延の整合性をとるために提供されている。乗算器１
５６は単一ビット移相により達成され、乗算器１５８は
４を乗算するために二重ビット移相を必要する。これに
より、乗算器１５４及び乗算器１５６共に、どのような
追加のロジックをも必要としない。
【００４６】図８に示す実施形態は、単に、８Ｂ個の全
加算器及び９Ｂ個のフリップフロップのみを必要とす
る。これは、結果として、図６に示すような２つのカス
ケード接続可能な積分器を具備する機能的に等しい実施
形態においての８Ｂ個の全加算器と１５Ｂ個のフリップ
フロップの節約を招く。より大きな数の積分器の部分を
採用するフィルタに対して取り除く機能ブロックの拡張
は実施効率における小さくすることの改良をもたらす。
加算器及び９Ｂ個のフリップフロップのみを必要とす
る。これは、結果として、図６に示すような２つのカス
ケード接続可能な積分器を具備する機能的に等しい実施
形態においての８Ｂ個の全加算器と１５Ｂ個のフリップ
フロップの節約を招く。より大きな数の積分器の部分を
採用するフィルタに対して取り除く機能ブロックの拡張
は実施効率における小さくすることの改良をもたらす。
【００４７】図９は３段、チューナー・デシメータ構造
のブロック図を示す。図示の構成は２４０ＭＳＰＳの入
力サンプリングレートと３０ＭＳＰＳの出力サンプリン
グレートを実現する。１：４のデマルチプレクサ１７０
は入力端子１７２に到達した２４０ＭＳＰＳ、８ビット
の入力信号を６０ＭＳＰＳの４ワード並列サンプルに変
換する。出力端子１７４に現れる４つのデータワードの
各々は８データビットからなる。位相発生器１７６が８
個のプログラマブルリードオンリメモリ（ＰＲＯＭ）１
７８と共同してチューニングを行う。好ましくは、各Ｐ
ＲＯＭ１７８は各格納位置が１６ビットデータワードを
提供する２キロワードの格納容量を有する７Ｃ２５９か
らなる。
のブロック図を示す。図示の構成は２４０ＭＳＰＳの入
力サンプリングレートと３０ＭＳＰＳの出力サンプリン
グレートを実現する。１：４のデマルチプレクサ１７０
は入力端子１７２に到達した２４０ＭＳＰＳ、８ビット
の入力信号を６０ＭＳＰＳの４ワード並列サンプルに変
換する。出力端子１７４に現れる４つのデータワードの
各々は８データビットからなる。位相発生器１７６が８
個のプログラマブルリードオンリメモリ（ＰＲＯＭ）１
７８と共同してチューニングを行う。好ましくは、各Ｐ
ＲＯＭ１７８は各格納位置が１６ビットデータワードを
提供する２キロワードの格納容量を有する７Ｃ２５９か
らなる。
【００４８】さらに、図９を参照して説明すると、位相
発生器１７６は、好ましくは、４個の５ビットのフェー
ズロックドロック位相累積器を実現するＡ１４２５から
なる。これにより、チューニングの解像度は７．５ＭＨ
ｚ（２４０ＭＳＰＳ÷２5 ）となる。位相発生器１７６
内の制御ロジックはディジタル信号の同相、９０度成分
に対するミキサとして機能するＰＲＯＭ１７８に対する
累積出力の９０度位相シフト信号を発生する。このよう
に、ＰＲＯＭ１７８は８ビットの入力データと位相発生
器１７６で発生された位相角のサイン成分（あるいはコ
サイン成分）との積を含む。このため、より複雑な乗算
を実際に実行する代わりにルックアップテーブルが利用
される。必要なデータ格納量を減少するために、ＰＲＯ
Ｍ１７８は正の値しか保持しない。したがって、負の値
が必要な場合は、位相発生器１７６内の制御ロジックは
適当なＰＣＩＣフィルタ１８０にサンプルを反転するよ
う指令を出す。
発生器１７６は、好ましくは、４個の５ビットのフェー
ズロックドロック位相累積器を実現するＡ１４２５から
なる。これにより、チューニングの解像度は７．５ＭＨ
ｚ（２４０ＭＳＰＳ÷２5 ）となる。位相発生器１７６
内の制御ロジックはディジタル信号の同相、９０度成分
に対するミキサとして機能するＰＲＯＭ１７８に対する
累積出力の９０度位相シフト信号を発生する。このよう
に、ＰＲＯＭ１７８は８ビットの入力データと位相発生
器１７６で発生された位相角のサイン成分（あるいはコ
サイン成分）との積を含む。このため、より複雑な乗算
を実際に実行する代わりにルックアップテーブルが利用
される。必要なデータ格納量を減少するために、ＰＲＯ
Ｍ１７８は正の値しか保持しない。したがって、負の値
が必要な場合は、位相発生器１７６内の制御ロジックは
適当なＰＣＩＣフィルタ１８０にサンプルを反転するよ
う指令を出す。
【００４９】各ＰＲＯＭ１７８は２Ｋのデータ格納に対
応する１１のアドレスビットしか有しておらず、１１ア
ドレスビットのうちの８ビットはデータ入力のために使
わなければならないので、位相発生器１７６で発生され
た３２個の位相状態は（８個のＰＲＯＭ状態を示す）残
りの３ビットで符号化されなければならない。３２個の
位相状態は実数、虚数軸に関して対称に割り当てられ
る。その結果、＋π／２〜＋３π／２の状態は−π／２
〜−３π／２の状態と同じサイン成分（コサイン成分）
を有する。位相発生器１７６の制御ロジックはこの計略
を実施するためにＰＲＯＭアドレスを順次変更する。
応する１１のアドレスビットしか有しておらず、１１ア
ドレスビットのうちの８ビットはデータ入力のために使
わなければならないので、位相発生器１７６で発生され
た３２個の位相状態は（８個のＰＲＯＭ状態を示す）残
りの３ビットで符号化されなければならない。３２個の
位相状態は実数、虚数軸に関して対称に割り当てられ
る。その結果、＋π／２〜＋３π／２の状態は−π／２
〜−３π／２の状態と同じサイン成分（コサイン成分）
を有する。位相発生器１７６の制御ロジックはこの計略
を実施するためにＰＲＯＭアドレスを順次変更する。
【００５０】さらに、図９において、ＰＲＯＭ１７８か
らの１０ビット並列出力ワードは３段のディジタルＰＣ
ＩＣフィルタ１８０への入力シーケンスとなる。各ＰＣ
ＩＣフィルタ１８０は上述したようなパイプライン化ビ
ットスライス加算・累積を実施するために入力データを
スキュー（ｓｋｅｗ）する。スキューされたデータは３
段の並列積分器で処理され、サンプリングレートを３０
ＭＳＰＳの出力サンプリングレートに落とす。３段並列
積分器には３段微分器・出力デスキュー（ｄｅ−ｓｋｅ
ｗ）とが後続し、同相（Ｉ）成分と直交（Ｑ）成分につ
いての単一の同調された１０ビットの出力ストリームを
発生する。図示されているＰＣＩＣアプローチは効率的
であり、商用のＦＰＧＡを用いて実施可能な程簡単であ
る。好ましくは、各ＰＣＩＣフィルタ１８０はAltera社
製のＥＰＦ８１１８８のようなＦＰＧＡにより構成され
る。
らの１０ビット並列出力ワードは３段のディジタルＰＣ
ＩＣフィルタ１８０への入力シーケンスとなる。各ＰＣ
ＩＣフィルタ１８０は上述したようなパイプライン化ビ
ットスライス加算・累積を実施するために入力データを
スキュー（ｓｋｅｗ）する。スキューされたデータは３
段の並列積分器で処理され、サンプリングレートを３０
ＭＳＰＳの出力サンプリングレートに落とす。３段並列
積分器には３段微分器・出力デスキュー（ｄｅ−ｓｋｅ
ｗ）とが後続し、同相（Ｉ）成分と直交（Ｑ）成分につ
いての単一の同調された１０ビットの出力ストリームを
発生する。図示されているＰＣＩＣアプローチは効率的
であり、商用のＦＰＧＡを用いて実施可能な程簡単であ
る。好ましくは、各ＰＣＩＣフィルタ１８０はAltera社
製のＥＰＦ８１１８８のようなＦＰＧＡにより構成され
る。
【００５１】３段のＰＣＩＣフィルタのみを用いている
ので、図９に示すチューナー・デシメータの満足できる
機能はPole Zero 社製のMINI-30-90-4-SMAのようなチュ
ーナブルアナログフィルタ（３４：図２）を必要とす
る。エリアジング成分を十分に除去するためには、チュ
ーナブルフィルタはアナログディジタルフィルタ（３
６：図２）の前に接続しなければならない。これは、デ
シメーションフィルタに対する要求を軽減するととも
に、アナログ・ディジタル変換器の負荷を向上する。そ
のようなチューナブルフィルタを利用することにより、
３段ＰＣＩＣフィルタは約８０デシベル（Ｄｂ）ものエ
リアジング成分除去機能を呈する。
ので、図９に示すチューナー・デシメータの満足できる
機能はPole Zero 社製のMINI-30-90-4-SMAのようなチュ
ーナブルアナログフィルタ（３４：図２）を必要とす
る。エリアジング成分を十分に除去するためには、チュ
ーナブルフィルタはアナログディジタルフィルタ（３
６：図２）の前に接続しなければならない。これは、デ
シメーションフィルタに対する要求を軽減するととも
に、アナログ・ディジタル変換器の負荷を向上する。そ
のようなチューナブルフィルタを利用することにより、
３段ＰＣＩＣフィルタは約８０デシベル（Ｄｂ）ものエ
リアジング成分除去機能を呈する。
【００５２】図１０は通信受信機に使われる６段のチュ
ーナー・デシメータ構造を示す。図示の構成は２４０Ｍ
ＳＰＳの入力サンプリングレートと３０ＭＳＰＳの出力
サンプリングレートと、アナログ・ディジタル変換器の
前にチューナブルアナログフィルタを用いることなく９
０デシベル以上のエリアジング成分除去機能を実現す
る。プライム（’）が付いている構成要素は図９のプラ
イムの付いていない対応する構成要素と同様な機能を有
する。しかしながら、ディジタルＰＣＩＣフィルタ１８
０’は後述するように６段のフィルタである。
ーナー・デシメータ構造を示す。図示の構成は２４０Ｍ
ＳＰＳの入力サンプリングレートと３０ＭＳＰＳの出力
サンプリングレートと、アナログ・ディジタル変換器の
前にチューナブルアナログフィルタを用いることなく９
０デシベル以上のエリアジング成分除去機能を実現す
る。プライム（’）が付いている構成要素は図９のプラ
イムの付いていない対応する構成要素と同様な機能を有
する。しかしながら、ディジタルＰＣＩＣフィルタ１８
０’は後述するように６段のフィルタである。
【００５３】ＦＰＧＡ１９０は１０ビット並列入力ワー
ドの最下位ビット（ＬＳＢ）に対して入力スキューを行
う。入力スキュー処理後、積分器のオーバーフローを防
止するために２７ビットを必要とする第１の積分器ステ
ージを通過する（これは、E.B. Hogenauer の文献によ
り詳細に説明されている）。そして、データは必要とさ
れるロジックを最小としつつ各積分器のノイズの貢献を
等価するために２５ビットだけ必要とする第２の積分ス
テージを通過する。このように、２つのＬＳＢは第１、
第２の積分ステージの間で整えられる。ＦＰＧＡ１９２
は入力スキュー処理を行い、入力データワードの最上位
ビット（ＭＳＢ）に対する２段の積分処理を行う。
ドの最下位ビット（ＬＳＢ）に対して入力スキューを行
う。入力スキュー処理後、積分器のオーバーフローを防
止するために２７ビットを必要とする第１の積分器ステ
ージを通過する（これは、E.B. Hogenauer の文献によ
り詳細に説明されている）。そして、データは必要とさ
れるロジックを最小としつつ各積分器のノイズの貢献を
等価するために２５ビットだけ必要とする第２の積分ス
テージを通過する。このように、２つのＬＳＢは第１、
第２の積分ステージの間で整えられる。ＦＰＧＡ１９２
は入力スキュー処理を行い、入力データワードの最上位
ビット（ＭＳＢ）に対する２段の積分処理を行う。
【００５４】第２ステージの積分器の２５ビット出力は
ＦＰＧＡ１９４、１９６に到達する。データは３段の積
分器のうちの出力においてノイズ貢献の切り捨てを等価
するために２３ビットを必要とするステージを流れる。
最後に、３段積分器出力部は２１ビットしか必要としな
い。データは１６ビットの入力とデスキュー前は１１ビ
ットの出力を有する６段の微分器を通過する。ＦＰＧＡ
１９６はＦＰＧＡ１９４により入力データワードのＬＳ
Ｂに対して行われた処理と同様の処理を入力データワー
ドのＭＳＢに対して行う。
ＦＰＧＡ１９４、１９６に到達する。データは３段の積
分器のうちの出力においてノイズ貢献の切り捨てを等価
するために２３ビットを必要とするステージを流れる。
最後に、３段積分器出力部は２１ビットしか必要としな
い。データは１６ビットの入力とデスキュー前は１１ビ
ットの出力を有する６段の微分器を通過する。ＦＰＧＡ
１９６はＦＰＧＡ１９４により入力データワードのＬＳ
Ｂに対して行われた処理と同様の処理を入力データワー
ドのＭＳＢに対して行う。
【００５５】本発明は、図９、図１０に示した以外のデ
ィジタルＰＣＩＣフィルタの種々の変形例が可能であ
る。例えば、位相発生器１７６とＰＲＯＭ１７８により
実行されるチューニング・ミキシング機能はルックアッ
プテーブルを利用する代わりに実際に乗算を行うことに
より単一のＦＰＧＡの内部で実現することも可能であ
る。さらに、集積回路技術の進歩に伴い、増大する数の
機能を単一の特定機能集積回路（ＡＳＩＣ）により実現
できることが予測される。マイクロプロセッサの動作速
度の継続的な向上に伴い、ハードウェア、ソフトウェ
ア、ファームウェア、あるいはこれらの組み合わせを利
用する種々の実施形態も予測される。
ィジタルＰＣＩＣフィルタの種々の変形例が可能であ
る。例えば、位相発生器１７６とＰＲＯＭ１７８により
実行されるチューニング・ミキシング機能はルックアッ
プテーブルを利用する代わりに実際に乗算を行うことに
より単一のＦＰＧＡの内部で実現することも可能であ
る。さらに、集積回路技術の進歩に伴い、増大する数の
機能を単一の特定機能集積回路（ＡＳＩＣ）により実現
できることが予測される。マイクロプロセッサの動作速
度の継続的な向上に伴い、ハードウェア、ソフトウェ
ア、ファームウェア、あるいはこれらの組み合わせを利
用する種々の実施形態も予測される。
【００５６】本発明は上述した実施形態に限定されず、
本発明の趣旨を逸脱しない範囲で種々変形して実施可能
である。
本発明の趣旨を逸脱しない範囲で種々変形して実施可能
である。
【００５７】
【発明の効果】本発明によれば、ディジタル補間・デシ
メーションに用いられる高速ディジタルフィルタは、カ
スケード接続積分器・櫛形（ＣＩＣ）フィルタの積分ス
テージに対して並列処理形態を実現する。本発明の並列
構造は後続の積分器ステージが先行する積分器ステージ
で発生された中間サンプルをアクセスできるから、容易
にカスケード接続される。並列積分器構成はデシメータ
出力部、あるいは補間器入力部に使われる冗長ロジック
を削除することによりその複雑さを軽減できる。ＣＩＣ
フィルタの並列実施形態は現在実現されている実施形態
よりも少ない標準ＣＭＯＳ論理素子によりより高いサン
プルレートを実現できる。
メーションに用いられる高速ディジタルフィルタは、カ
スケード接続積分器・櫛形（ＣＩＣ）フィルタの積分ス
テージに対して並列処理形態を実現する。本発明の並列
構造は後続の積分器ステージが先行する積分器ステージ
で発生された中間サンプルをアクセスできるから、容易
にカスケード接続される。並列積分器構成はデシメータ
出力部、あるいは補間器入力部に使われる冗長ロジック
を削除することによりその複雑さを軽減できる。ＣＩＣ
フィルタの並列実施形態は現在実現されている実施形態
よりも少ない標準ＣＭＯＳ論理素子によりより高いサン
プルレートを実現できる。
【図１】本発明に係るディジタル並列カスケード接続積
分器・櫛形（コム）（ＰＣＩＣ）フィルタを有する通信
システムにおける送信機のブロック図。
分器・櫛形（コム）（ＰＣＩＣ）フィルタを有する通信
システムにおける送信機のブロック図。
【図２】本発明に係るディジタル並列カスケード接続積
分器・櫛形（コム）（ＰＣＩＣ）フィルタを有する通信
システムにおける受信機のブロック図。
分器・櫛形（コム）（ＰＣＩＣ）フィルタを有する通信
システムにおける受信機のブロック図。
【図３】カスケード接続されない並列積分器構成を示す
図。
図。
【図４】カスケード接続されない並列積分器構成の動作
を示す図。
を示す図。
【図５】本発明に係るＰＣＩＣフィルタにおいて、２の
サンプル幅を有するカスケード接続された並列積分器の
１ステージを示すブロック図。
サンプル幅を有するカスケード接続された並列積分器の
１ステージを示すブロック図。
【図６】本発明に係るＰＣＩＣフィルタにおいて、４の
サンプル幅を有するカスケード接続された並列積分器の
１ステージを示すブロック図。
サンプル幅を有するカスケード接続された並列積分器の
１ステージを示すブロック図。
【図７】本発明において、減少した冗長部を有するデシ
メータ出力部の２ステージの２のサンプル幅を有する並
列実施形態を示すブロック図。
メータ出力部の２ステージの２のサンプル幅を有する並
列実施形態を示すブロック図。
【図８】本発明において、減少した冗長部を有するデシ
メータ出力部の２ステージの４のサンプル幅を有する並
列実施形態を示すブロック図。
メータ出力部の２ステージの４のサンプル幅を有する並
列実施形態を示すブロック図。
【図９】本発明において、２００ＭＳＰＳを越える入力
サンプルレートで使用可能な通信受信機の３ステージチ
ューナ／デシメータ構成を示すブロック図。
サンプルレートで使用可能な通信受信機の３ステージチ
ューナ／デシメータ構成を示すブロック図。
【図１０】本発明において、２００ＭＳＰＳを越える入
力サンプルレートで使用可能な通信受信機の６ステージ
チューナ／デシメータ構成を示すブロック図。
力サンプルレートで使用可能な通信受信機の６ステージ
チューナ／デシメータ構成を示すブロック図。
１０…送信機、１２…ベースバンド処理回路、１４…発
振器、１６…移相器、１８…ミキサ、２０…アンテナ、
３０…受信機、３２…アンテナ、３４…チューナブルア
ナログフィルタ、３６…アナログ・ディジタル変換器、
３８…デマルチプレクサ、４０…ミキサ、４２…発振
器、４４…移相器、４６，４８…ディジタルフィルタ。
振器、１６…移相器、１８…ミキサ、２０…アンテナ、
３０…受信機、３２…アンテナ、３４…チューナブルア
ナログフィルタ、３６…アナログ・ディジタル変換器、
３８…デマルチプレクサ、４０…ミキサ、４２…発振
器、４４…移相器、４６，４８…ディジタルフィルタ。
フロントページの続き (72)発明者 リチャード・エム・デイビス アメリカ合衆国、コロラド州 80123、リ トルトン、ナンバー 210、サウス・アッ プハム・ウェイ 8327 (72)発明者 ブルーノ・エー・マルチネス アメリカ合衆国、コロラド州 80231、デ ンバー、アパートメント ５ − 201、 イースト・バージニア・アベニュー 10150
Claims (18)
- 【請求項１】 ディジタルフィルタに用いられるカスケ
ード接続積分器において、 並列入力信号の第１のシーケンスを受信する第１の層
と、 前記第１の層に接続され、並列出力信号の第２のシーケ
ンスを発生する少なくとも１つの後続層とを具備し、 並列出力信号の各々は以前に受信した入力信号の唯一の
シーケンスの積分結果を表し、その結果、積分器と後続
する積分器のカスケード接続を許容することを特徴とす
るカスケード接続積分器。 - 【請求項２】 前記第１の層は、 複数の入力信号のうちの２つを受信し、それらの合計を
出力する第１の合計手段と、 複数の入力信号のうちの１つを受信し、時間遅延を与え
る遅延手段とを具備し、 前記少なくとも１つの後続層は複数の信号を実質的に同
時に受信することを特徴とする請求項１に記載のカスケ
ード接続積分器。 - 【請求項３】 前記少なくとも１つの後続層は、 前記第１の合計手段と通信する累積手段と、 前記累積手段と遅延手段と通信する第２の合計手段とを
具備することを特徴とする請求項２に記載のカスケード
接続積分器。 - 【請求項４】 前記少なくとも１つの後続層は、 前記第１の合計手段と直接に通信する累積手段と、 前記累積手段と遅延手段と直接に通信する第２の合計手
段とを具備することを特徴とする請求項２に記載のカス
ケード接続積分器。 - 【請求項５】 前記第１の合計手段はパイプライン化同
期装置であることを特徴とする請求項２に記載のカスケ
ード接続積分器。 - 【請求項６】 前記第１の合計手段はパイプライン化同
期装置であり、 該パイプライン化同期装置は、 各クロックサイクル間に単一ビットの加算処理を行う少
なくとも１つの全加算器と、 前記少なくとも１つの全加算器にそれぞれ接続される少
なくとも１つのフリップフロップとを具備することを特
徴とする請求項２に記載のカスケード接続積分器。 - 【請求項７】 前記第１の層と前記少なくとも１つの後
続層の各々は多数の要素を具備し、第１の層の各要素は
後続層の要素の少なくとも１つに直接に接続されること
を特徴とする請求項１に記載のカスケード接続積分器。 - 【請求項８】 並列入力信号の第１のシーケンスを処理
し、並列出力信号の第２のシーケンスを発生するカスケ
ード接続積分器において、 並列入力信号の第１のシーケンスを受信し、並列入力信
号の２つを組み合わせる複数の合計を出力する第１の層
と、 前記第１の層により得られた複数の合計を組み合わせ、
並列出力信号の第２のシーケンスを発生する少なくとも
１つの後続層とを具備し、 並列出力信号の各々は以前に受信した入力信号の唯一の
シーケンスの積分結果を表し、その結果、積分器と後続
する積分器のカスケード接続を許容することを特徴とす
るカスケード接続積分器。 - 【請求項９】 ２N 個の並列入力信号を処理し、２N 個
の並列出力信号を発生し（ここで、Ｎは正の整数であ
る）、 前記第１の層は２N-1 個の合計手段と、２N-1 個の遅延
手段とを具備し、 前記少なくとも１つの後続層は２N-1 個の合計手段と１
個の累積器とを有する１つの層と、各々が２N-1 個の合
計手段と２N-1 個の遅延手段とを有するＮ−１の層とを
具備することを特徴とする請求項８に記載のカスケード
接続積分器。 - 【請求項１０】 前記合計手段はパイプライン化同期装
置であることを特徴とする請求項９に記載のカスケード
接続積分器。 - 【請求項１１】 前記合計手段はパイプライン化同期装
置であり、 該パイプライン化同期装置は、 各クロックサイクル間に単一ビットの加算処理を行う少
なくとも１つの全加算器と、 前記少なくとも１つの全加算器にそれぞれ接続される少
なくとも１つのフリップフロップとを具備することを特
徴とする請求項９に記載のカスケード接続積分器。 - 【請求項１２】 ディジタルフィルタに用いられるカス
ケード接続積分器において、 並列入力信号の第１のシーケンスを受信し、並列信号の
第２のシーケンスを発生する第１の層と、 前記第１の層に接続され、以前に受信した並列入力信号
の積分結果を表す出力信号を発生する少なくとも１つの
後続層とを具備することを特徴とするカスケード接続積
分器。 - 【請求項１３】 前記第１の層は並列入力信号の２つの
和を発生する少なくとも１つの合計手段を具備すること
を特徴とする請求項１２に記載のカスケード接続積分
器。 - 【請求項１４】 前記第１の層は、 並列入力信号の２つの和を発生する第１の合計手段と、 和と定数との積を発生する乗算手段と、 以前に得られた積を累積する累積手段と、 複数の入力信号のうちの１つに対して時間遅延を与える
遅延手段とを具備し、 前記少なくとも１つの後続層は複数の信号を実質的に同
時に受信することを特徴とする請求項１２に記載のカス
ケード接続積分器。 - 【請求項１５】 前記少なくとも１つの後続層は、 前記累積手段と遅延手段と通信する第２の合計手段と、 前記合計手段と通信する累積手段とを具備することを特
徴とする請求項１４に記載のカスケード接続積分器。 - 【請求項１６】 前記第１の層は、 並列入力信号の第１の対を組み合わせる第１の合計手段
と、 並列入力信号の第２の対を組み合わせる第２の合計手段
と、 並列入力信号の１つと並列入力信号の他の所定の定数倍
とを組み合わせる第３の合計手段とを具備することを特
徴とする請求項１２に記載のカスケード接続積分器。 - 【請求項１７】 前記少なくとも１つの後続層は、 第３の合計手段の出力と複数の入力信号の１つとを組み
合わせる第４の合計手段と第１、第２の合計手段の出力
を組み合わせる第５の合計手段とを有する第２の層と、 第４の合計手段と通信する遅延手段と第５の合計手段と
通信し合計の累積値を出力する累積手段と合計の累積値
と所定の定数との積を発生する乗算手段とを有する第３
の層と、 遅延手段の出力と積とを組み合わせる第６の合計手段を
有する第４の層と、 第６の合計手段の出力と通信する累積手段を有する第５
の層とを具備することを特徴とする請求項１６に記載の
カスケード接続積分器。 - 【請求項１８】 ディジタル信号のデシメーションと補
間に用いられるディジタルフィルタにおいて、 積分部にカスケード接続される櫛形部と、 複数の並列信号を受信し、複数の並列信号のうちの少な
くとも２つの積分結果を表す少なくとも１つの出力を発
生する少なくとも１つの並列積分ステージとを具備する
ことをるディジタルフィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US32266594A | 1994-10-13 | 1994-10-13 | |
| US322665 | 1994-10-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181573A true JPH08181573A (ja) | 1996-07-12 |
Family
ID=23255882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265889A Pending JPH08181573A (ja) | 1994-10-13 | 1995-10-13 | カスケード接続積分器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5596609A (ja) |
| EP (1) | EP0707380B1 (ja) |
| JP (1) | JPH08181573A (ja) |
| CA (1) | CA2160045C (ja) |
| DE (1) | DE69535294T2 (ja) |
Cited By (1)
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