JP2002271431A - 低域通過フィルタ - Google Patents
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- JP2002271431A JP2002271431A JP2001071698A JP2001071698A JP2002271431A JP 2002271431 A JP2002271431 A JP 2002271431A JP 2001071698 A JP2001071698 A JP 2001071698A JP 2001071698 A JP2001071698 A JP 2001071698A JP 2002271431 A JP2002271431 A JP 2002271431A
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Abstract
(57)【要約】
【課題】 ＣＩＣフィルタ内のフィードバックループに
おいて、簡易な構成である加算器を用いたＤＣオフセッ
ト除去回路を備えることにより、複雑な構成である乗算
器を用いずにＤＣオフセットを除去する低域通過フィル
タを提供することを目的とする。 【解決手段】 第１処理手段とダウンサンプラと第２処
理手段とを備えた低域通過フィルタであって、第１処理
手段は、加算器１０及び１サンプル遅延素子１５及びＤ
Ｃオフセット除去回路２０からなる少なくとも一つの組
を備え、１／Ｒダウンサンプラ１２は、第１処理手段の
出力をダウンサンプリングした結果を第２処理手段の入
力とし、第２処理手段は加算器１３及びＭサンプル遅延
素子１７からなる少なくとも一つの組を備えた。
おいて、簡易な構成である加算器を用いたＤＣオフセッ
ト除去回路を備えることにより、複雑な構成である乗算
器を用いずにＤＣオフセットを除去する低域通過フィル
タを提供することを目的とする。 【解決手段】 第１処理手段とダウンサンプラと第２処
理手段とを備えた低域通過フィルタであって、第１処理
手段は、加算器１０及び１サンプル遅延素子１５及びＤ
Ｃオフセット除去回路２０からなる少なくとも一つの組
を備え、１／Ｒダウンサンプラ１２は、第１処理手段の
出力をダウンサンプリングした結果を第２処理手段の入
力とし、第２処理手段は加算器１３及びＭサンプル遅延
素子１７からなる少なくとも一つの組を備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル移動通
信システムの復調回路における低域通過フィルタに関す
るものである。
信システムの復調回路における低域通過フィルタに関す
るものである。
【０００２】
【従来の技術】高い周波数の受信信号に対してＡ／Ｄ変
換を行い、以降の処理をディジタル信号処理とする構成
は、ディジタル移動通信システムの復調回路として用い
られるソフトウェア無線機の特徴である。受信する周波
数、変調方式、情報レートに応じてアルゴリズムを切り
替えるようなシステムにおいて、ソフトウェア無線機は
一台の無線機で複数の通信方式の実現を可能にする。ま
た、このような構成を実現するためには、ＤＳＰ（Digi
tal Signal Processor）のようにアルゴリズムをソフト
ウェアで実現する方法や、ＦＰＧＡ（Field Programmab
le Gate Array）のようなリプログラマブル可能な素子
を使用する方法が有効である。
換を行い、以降の処理をディジタル信号処理とする構成
は、ディジタル移動通信システムの復調回路として用い
られるソフトウェア無線機の特徴である。受信する周波
数、変調方式、情報レートに応じてアルゴリズムを切り
替えるようなシステムにおいて、ソフトウェア無線機は
一台の無線機で複数の通信方式の実現を可能にする。ま
た、このような構成を実現するためには、ＤＳＰ（Digi
tal Signal Processor）のようにアルゴリズムをソフト
ウェアで実現する方法や、ＦＰＧＡ（Field Programmab
le Gate Array）のようなリプログラマブル可能な素子
を使用する方法が有効である。
【０００３】ソフトウェア無線機は、理想的には無線周
波数（低くとも中間周波数）で信号を処理することにメ
リットがある。従って、高速なサンプリング速度でＡ／
Ｄ変換を行うＡ／Ｄ変換器と共に、ディジタル信号処理
の高速化が必須となる。しかし、ＦＰＧＡは回路の複雑
さに反比例して動作可能速度が低下してしまう問題点が
ある。一方、乗算器は一般的に複雑な処理である。従っ
て、乗算器の信号処理速度の限界が、ＦＰＧＡにおける
信号処理速度の限界となる。
波数（低くとも中間周波数）で信号を処理することにメ
リットがある。従って、高速なサンプリング速度でＡ／
Ｄ変換を行うＡ／Ｄ変換器と共に、ディジタル信号処理
の高速化が必須となる。しかし、ＦＰＧＡは回路の複雑
さに反比例して動作可能速度が低下してしまう問題点が
ある。一方、乗算器は一般的に複雑な処理である。従っ
て、乗算器の信号処理速度の限界が、ＦＰＧＡにおける
信号処理速度の限界となる。
【０００４】通常の低域通過フィルタとして一般的に使
用されるＦＩＲ（Finite Impulse Response）フィルタ
やＩＩＲ（Infinite Impulse Response）フィルタは、
乗算器を多く必要とする構成である。一方、ＣＩＣ（Ca
scade Integrator-Comb）フィルタは、全く乗算器を必
要としない構成であり、より高速なサンプリングによる
信号処理が可能になるという大きな利点がある。
用されるＦＩＲ（Finite Impulse Response）フィルタ
やＩＩＲ（Infinite Impulse Response）フィルタは、
乗算器を多く必要とする構成である。一方、ＣＩＣ（Ca
scade Integrator-Comb）フィルタは、全く乗算器を必
要としない構成であり、より高速なサンプリングによる
信号処理が可能になるという大きな利点がある。
【０００５】次に、ＣＩＣフィルタを用いた直交検波型
ディジタル復調回路について説明する。図４は、ＣＩＣ
フィルタを用いた直交検波型ディジタル復調回路の一例
を示すブロック図である。無線周波数ｆAのアナログ受
信信号、あるいは中間周波数ｆAに変換されたアナログ
受信信号は、あるサンプリングレートｆSでＡ／Ｄ変換
器５０によりサンプリングされ、ディジタル受信信号に
変換される。高い周波数のアナログ受信信号をサンプリ
ングすることにより、アナログ回路の削減が可能にな
り、ソフトウェア無線機の主目的である無線周波数にお
けるディジタル化に近づく。
ディジタル復調回路について説明する。図４は、ＣＩＣ
フィルタを用いた直交検波型ディジタル復調回路の一例
を示すブロック図である。無線周波数ｆAのアナログ受
信信号、あるいは中間周波数ｆAに変換されたアナログ
受信信号は、あるサンプリングレートｆSでＡ／Ｄ変換
器５０によりサンプリングされ、ディジタル受信信号に
変換される。高い周波数のアナログ受信信号をサンプリ
ングすることにより、アナログ回路の削減が可能にな
り、ソフトウェア無線機の主目的である無線周波数にお
けるディジタル化に近づく。
【０００６】直交検波器５１は、ディジタル受信信号
を、直交するベースバンド受信信号Ｉ，Ｑに変換する。
ＣＩＣフィルタ５２，５３は、それぞれベースバンド受
信信号Ｉ，Ｑに対して低域通過フィルタリングを行うと
共に、サンプリング周波数ｆSを１／Ｒ（Ｒは整数）に
ダウンサンプリングし、それぞれデータ判定器５４へ出
力する。データ判定器５４は、受信信号の変調方式に応
じてデータを判定し、その結果を復調データとして外部
へ出力する。
を、直交するベースバンド受信信号Ｉ，Ｑに変換する。
ＣＩＣフィルタ５２，５３は、それぞれベースバンド受
信信号Ｉ，Ｑに対して低域通過フィルタリングを行うと
共に、サンプリング周波数ｆSを１／Ｒ（Ｒは整数）に
ダウンサンプリングし、それぞれデータ判定器５４へ出
力する。データ判定器５４は、受信信号の変調方式に応
じてデータを判定し、その結果を復調データとして外部
へ出力する。
【０００７】次に、ＣＩＣフィルタについて説明する。
ＣＩＣフィルタの構成は、例えば、参考文献１：ＩＥＥ
Ｅ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＡＣＯＵＳＴＩＣ
Ｓ，ＳＰＥＥＣＨ ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣＥ
ＳＳＩＮＧ ＶＯＬ．ＡＳＳＰ−２９，ＮＯ．２ ＡＰ
ＲＩＬ １９８１“Ａｎ Ｅｃｏｎｏｍｉｃａｌ ｃｌ
ａｓｓ ｏｆ Ｄｉｇｉｔａｌ Ｆｉｌｔｅｒ ｆｏｒ
Ｄｅｃｉｍａｔｉｏｎ ａｎｄ Ｉｎｔｅｒｐｏｌａ
ｔｉｏｎ”に示されている。
ＣＩＣフィルタの構成は、例えば、参考文献１：ＩＥＥ
Ｅ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＡＣＯＵＳＴＩＣ
Ｓ，ＳＰＥＥＣＨ ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣＥ
ＳＳＩＮＧ ＶＯＬ．ＡＳＳＰ−２９，ＮＯ．２ ＡＰ
ＲＩＬ １９８１“Ａｎ Ｅｃｏｎｏｍｉｃａｌ ｃｌ
ａｓｓ ｏｆ Ｄｉｇｉｔａｌ Ｆｉｌｔｅｒ ｆｏｒ
Ｄｅｃｉｍａｔｉｏｎ ａｎｄ Ｉｎｔｅｒｐｏｌａ
ｔｉｏｎ”に示されている。
【０００８】図５は、ＣＩＣフィルタの構成の一例を示
すブロック図である。加算器１０は、サンプリングレー
トｆSの入力信号と１サンプル遅延素子１５の出力を加
算し、１サンプル遅延素子１５と次の加算器へ出力す
る。このような加算器と１サンプル遅延素子の組はＮ個
連続している。Ｎ個目の加算器１１は、Ｎ−１個目の加
算器の出力と１サンプル遅延素子１６の出力を加算し、
１サンプル遅延素子１６と１／Ｒダウンサンプラ１２へ
出力する。１／Ｒダウンサンプラ１２は、サンプリング
レートｆS／Ｒにデシメーションしたデシメーション信
号を、加算器１３とＭサンプル遅延素子１７へ出力す
る。加算器１３は、デシメーション信号とＭサンプル遅
延素子１７の出力を加算し、次のＭサンプル遅延素子と
次の加算器へ出力する。このような加算器とＭサンプル
遅延素子の組はＮ個連続している。２Ｎ個目の加算器１
４は、２Ｎ−１個目の加算器の出力とＭサンプル遅延素
子１８の出力を加算し、その結果を出力信号として外部
へ出力する。
すブロック図である。加算器１０は、サンプリングレー
トｆSの入力信号と１サンプル遅延素子１５の出力を加
算し、１サンプル遅延素子１５と次の加算器へ出力す
る。このような加算器と１サンプル遅延素子の組はＮ個
連続している。Ｎ個目の加算器１１は、Ｎ−１個目の加
算器の出力と１サンプル遅延素子１６の出力を加算し、
１サンプル遅延素子１６と１／Ｒダウンサンプラ１２へ
出力する。１／Ｒダウンサンプラ１２は、サンプリング
レートｆS／Ｒにデシメーションしたデシメーション信
号を、加算器１３とＭサンプル遅延素子１７へ出力す
る。加算器１３は、デシメーション信号とＭサンプル遅
延素子１７の出力を加算し、次のＭサンプル遅延素子と
次の加算器へ出力する。このような加算器とＭサンプル
遅延素子の組はＮ個連続している。２Ｎ個目の加算器１
４は、２Ｎ−１個目の加算器の出力とＭサンプル遅延素
子１８の出力を加算し、その結果を出力信号として外部
へ出力する。
【０００９】ここで、理論的なＦＩＲフィルタの伝達関
数Ｈ（ｚ）を以下の（１）式に示す。図５に示すＣＩＣ
フィルタが（１）式と同じ特性を持つことは、参考文献
１に示されている。
数Ｈ（ｚ）を以下の（１）式に示す。図５に示すＣＩＣ
フィルタが（１）式と同じ特性を持つことは、参考文献
１に示されている。
【００１０】 Ｈ（ｚ）＝（１−ｚ-RM）N／（１−ｚ-1）N＝Σｚ-k （１） ただし、ｋは０からＲＭ−１まで
【００１１】また、Ｍ、Ｒ、Ｎを任意に設定することに
より、この周波数特性Ｐ（ｆ）は以下の（２）式となる
ことも参考文献１に示されている。
より、この周波数特性Ｐ（ｆ）は以下の（２）式となる
ことも参考文献１に示されている。
【００１２】 Ｐ（ｆ）＝｜ｓｉｎ（πＭｆ）／ｓｉｎ（πｆ／Ｒ）｜2N （２）
【００１３】ＣＩＣフィルタの利点は、乗算器等の複雑
な処理を必要とせず、加算器と少ない遅延素子で、優れ
た低域通過特性のフィルタを構成できる点にある。しか
し、ＣＩＣフィルタは、入力信号にわずかなＤＣオフセ
ットがあるだけで、図５の１サンプル遅延素子１５，１
６等を含むフィードバックループにオフセットが累積し
常に数値が増大するため、演算結果が発散し、演算の過
程で演算ビットの最大値を超えるオーバーフローを発生
するという問題点がある。
な処理を必要とせず、加算器と少ない遅延素子で、優れ
た低域通過特性のフィルタを構成できる点にある。しか
し、ＣＩＣフィルタは、入力信号にわずかなＤＣオフセ
ットがあるだけで、図５の１サンプル遅延素子１５，１
６等を含むフィードバックループにオフセットが累積し
常に数値が増大するため、演算結果が発散し、演算の過
程で演算ビットの最大値を超えるオーバーフローを発生
するという問題点がある。
【００１４】このＤＣオフセットは、送信機側の直交変
調器の入力信号に混在するＤＣオフセットに起因するも
のであり、ローカルリークとして顕在する。当然、ロー
カルリークは送信機側の調整により除去するが、完全に
除去することは不可能である。また、ＤＣオフセットの
他の原因として、受信信号の演算過程における量子化誤
差が考えられる。
調器の入力信号に混在するＤＣオフセットに起因するも
のであり、ローカルリークとして顕在する。当然、ロー
カルリークは送信機側の調整により除去するが、完全に
除去することは不可能である。また、ＤＣオフセットの
他の原因として、受信信号の演算過程における量子化誤
差が考えられる。
【００１５】ＣＩＣフィルタの発散を抑えるためには、
ＤＣオフセット除去回路が必要となる。従来のＤＣオフ
セット除去回路は、以下の（３）式を用いる回路構成が
一般的である。
ＤＣオフセット除去回路が必要となる。従来のＤＣオフ
セット除去回路は、以下の（３）式を用いる回路構成が
一般的である。
【００１６】 ＤＣオフセット量＝ＤＣオフセット量×λ＋受信信号×（１−λ） （３）
【００１７】ここで、λは１に近い１未満の数値であ
る。ＤＣオフセット量を（３）式で求め、求めたＤＣオ
フセット量を受信信号より減算することでＤＣオフセッ
ト除去が実現できる。
る。ＤＣオフセット量を（３）式で求め、求めたＤＣオ
フセット量を受信信号より減算することでＤＣオフセッ
ト除去が実現できる。
【００１８】
【発明が解決しようとする課題】しかしながら、（３）
式を用いたＤＣオフセット除去回路の回路構成には乗算
器が必要となる。乗算器を含まない簡易な構成により高
速動作を行うことが、ＣＩＣフィルタを用いる利点であ
るにもかかわらず、乗算器を含んだＤＣオフセット除去
回路を用いることにより高速動作が阻害される。
式を用いたＤＣオフセット除去回路の回路構成には乗算
器が必要となる。乗算器を含まない簡易な構成により高
速動作を行うことが、ＣＩＣフィルタを用いる利点であ
るにもかかわらず、乗算器を含んだＤＣオフセット除去
回路を用いることにより高速動作が阻害される。
【００１９】本発明は上述した課題に鑑みてなされたも
のであり、ＣＩＣフィルタ内のフィードバックループに
おいて、簡易な構成である加算器を用いたＤＣオフセッ
ト除去回路を備えることにより、複雑な構成である乗算
器を用いずにＤＣオフセットを除去する低域通過フィル
タを提供することを目的とする。
のであり、ＣＩＣフィルタ内のフィードバックループに
おいて、簡易な構成である加算器を用いたＤＣオフセッ
ト除去回路を備えることにより、複雑な構成である乗算
器を用いずにＤＣオフセットを除去する低域通過フィル
タを提供することを目的とする。
【００２０】
【課題を解決するための手段】上述した課題を解決する
ため、本発明に係る低域通過フィルタは、第１処理手段
とダウンサンプラと第２処理手段とを備えた低域通過フ
ィルタであって、前記第１処理手段は第１加算手段及び
第１遅延手段及びＤＣオフセット除去手段からなる少な
くとも一つの組を備え、前記ダウンサンプラは前記第１
処理手段の出力をダウンサンプリングした結果を前記第
２処理手段の入力とし、前記第２処理手段は第２加算手
段及び第２遅延手段からなる少なくとも一つの組を備
え、前記ＤＣオフセット除去手段は、前記ＤＣオフセッ
ト除去手段の出力信号の正負を判定する正負判定手段
と、前記正負判定手段の出力を累積処理する累積処理手
段と、前記累積処理手段の出力を任意のビット数だけ下
方シフトするビットシフト手段と、前記ビットシフト手
段の出力と前記ＤＣオフセット除去手段の入力信号とを
加算し前記出力信号として出力する第３加算手段とを備
えたことを特徴とするものである。
ため、本発明に係る低域通過フィルタは、第１処理手段
とダウンサンプラと第２処理手段とを備えた低域通過フ
ィルタであって、前記第１処理手段は第１加算手段及び
第１遅延手段及びＤＣオフセット除去手段からなる少な
くとも一つの組を備え、前記ダウンサンプラは前記第１
処理手段の出力をダウンサンプリングした結果を前記第
２処理手段の入力とし、前記第２処理手段は第２加算手
段及び第２遅延手段からなる少なくとも一つの組を備
え、前記ＤＣオフセット除去手段は、前記ＤＣオフセッ
ト除去手段の出力信号の正負を判定する正負判定手段
と、前記正負判定手段の出力を累積処理する累積処理手
段と、前記累積処理手段の出力を任意のビット数だけ下
方シフトするビットシフト手段と、前記ビットシフト手
段の出力と前記ＤＣオフセット除去手段の入力信号とを
加算し前記出力信号として出力する第３加算手段とを備
えたことを特徴とするものである。
【００２１】このような構成によれば、ＣＩＣフィルタ
内のフィードバックループに、乗算器を用いずに加算器
を用いたＤＣオフセット除去回路を備えることにより、
ＤＣオフセットを除去すると同時にＣＩＣフィルタの利
点である高速動作を行うことができ、ＦＰＧＡの最大限
の動作速度が可能となる。また、ソフトウェア無線機の
特徴である、高い周波数でのディジタル信号処理が実現
できる。なお、第１処理手段及び第２処理手段それぞれ
を構成する前記組の数は一つでも複数でもよい。
内のフィードバックループに、乗算器を用いずに加算器
を用いたＤＣオフセット除去回路を備えることにより、
ＤＣオフセットを除去すると同時にＣＩＣフィルタの利
点である高速動作を行うことができ、ＦＰＧＡの最大限
の動作速度が可能となる。また、ソフトウェア無線機の
特徴である、高い周波数でのディジタル信号処理が実現
できる。なお、第１処理手段及び第２処理手段それぞれ
を構成する前記組の数は一つでも複数でもよい。
【００２２】なお、本実施の形態において、第１処理手
段は、図１における１／Ｒダウンサンプラ１２より前段
の回路であり、ダウンサンプラは、図１における１／Ｒ
ダウンサンプラ１２であり、第２処理手段は、図１にお
ける１／Ｒダウンサンプラ１２より後段の回路である。
段は、図１における１／Ｒダウンサンプラ１２より前段
の回路であり、ダウンサンプラは、図１における１／Ｒ
ダウンサンプラ１２であり、第２処理手段は、図１にお
ける１／Ｒダウンサンプラ１２より後段の回路である。
【００２３】また、本実施の形態において、第１加算手
段は、図１における加算器１０から加算器１１までのＮ
個の加算器であり、第１遅延手段は、図１における１サ
ンプル遅延素子１５から１サンプル遅延素子１６までの
Ｎ個の１サンプル遅延素子であり、ＤＣオフセット除去
手段は、図１におけるＤＣオフセット除去回路２０から
ＤＣオフセット除去回路２１までのＮ個のＤＣオフセッ
ト除去回路であり、第２加算手段は、図１における加算
器１３から加算器１４までのＮ個の加算器であり、第２
遅延手段は、図１におけるＭサンプル遅延素子１７から
Ｍサンプル遅延素子１８までのＮ個のＭサンプル遅延素
子である。
段は、図１における加算器１０から加算器１１までのＮ
個の加算器であり、第１遅延手段は、図１における１サ
ンプル遅延素子１５から１サンプル遅延素子１６までの
Ｎ個の１サンプル遅延素子であり、ＤＣオフセット除去
手段は、図１におけるＤＣオフセット除去回路２０から
ＤＣオフセット除去回路２１までのＮ個のＤＣオフセッ
ト除去回路であり、第２加算手段は、図１における加算
器１３から加算器１４までのＮ個の加算器であり、第２
遅延手段は、図１におけるＭサンプル遅延素子１７から
Ｍサンプル遅延素子１８までのＮ個のＭサンプル遅延素
子である。
【００２４】また、本実施の形態において、正負判定手
段は、図２における正負判定器２１１及び＋１発生器２
１２及び−１発生器２１３及び出力切替器２１４であ
り、累積処理手段は、図２における加算器２１５及びオ
フセットレジスタ２１６であり、ビットシフト手段は、
図２におけるＫビットシフタ２１７であり、第３加算手
段は、図２における加算器２１０である。
段は、図２における正負判定器２１１及び＋１発生器２
１２及び−１発生器２１３及び出力切替器２１４であ
り、累積処理手段は、図２における加算器２１５及びオ
フセットレジスタ２１６であり、ビットシフト手段は、
図２におけるＫビットシフタ２１７であり、第３加算手
段は、図２における加算器２１０である。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本実施の形
態に係るＣＩＣフィルタの構成の一例を示すブロック図
である。図１において、図５と同一符号は図５に示され
た対象と同一又は相当物を示しており、ここでの説明を
省略する。本実施の形態では、図５における１サンプル
遅延素子１５の後段にＤＣオフセット除去回路２０を備
え、同様に１サンプル遅延素子１６の後段にＤＣオフセ
ット除去回路２１を備え構成されている。
て図面を参照して詳細に説明する。図１は、本実施の形
態に係るＣＩＣフィルタの構成の一例を示すブロック図
である。図１において、図５と同一符号は図５に示され
た対象と同一又は相当物を示しており、ここでの説明を
省略する。本実施の形態では、図５における１サンプル
遅延素子１５の後段にＤＣオフセット除去回路２０を備
え、同様に１サンプル遅延素子１６の後段にＤＣオフセ
ット除去回路２１を備え構成されている。
【００２６】次に、ＤＣオフセット除去回路について詳
細に説明する。図２は、本実施の形態に係るＤＣオフセ
ット除去回路の一例を示すブロック図である。まず、Ｄ
Ｃオフセットを含む入力信号は、加算器２１０でＫビッ
トシフタ２１７の出力であるＤＣオフセット量と加算さ
れ、その結果をＤＣオフセット除去後信号として正負判
定器２１１と外部へ出力される。
細に説明する。図２は、本実施の形態に係るＤＣオフセ
ット除去回路の一例を示すブロック図である。まず、Ｄ
Ｃオフセットを含む入力信号は、加算器２１０でＫビッ
トシフタ２１７の出力であるＤＣオフセット量と加算さ
れ、その結果をＤＣオフセット除去後信号として正負判
定器２１１と外部へ出力される。
【００２７】ＤＣオフセット量は、正負判定器２１１か
らＫビットシフタ２１７までの回路で検出される。加算
器２１０の出力は正負判定器２１１で正負が判断され、
その判断結果は出力切替器２１４へ出力される。また、
＋１発生器２１２は＋１を、−１発生器２１３は−１
を、出力切替器２１４へ出力する。出力切替器２１４
は、正負判定器２１１の判断結果が正（即ち加算器２１
０の出力が正）のとき、−１発生器２１３からの入力を
選択し、正負判定器２１１の判断結果が負（即ち加算器
２１０の出力が負）のとき、＋１発生器２１２からの入
力を選択し、選択した結果を出力とする。
らＫビットシフタ２１７までの回路で検出される。加算
器２１０の出力は正負判定器２１１で正負が判断され、
その判断結果は出力切替器２１４へ出力される。また、
＋１発生器２１２は＋１を、−１発生器２１３は−１
を、出力切替器２１４へ出力する。出力切替器２１４
は、正負判定器２１１の判断結果が正（即ち加算器２１
０の出力が正）のとき、−１発生器２１３からの入力を
選択し、正負判定器２１１の判断結果が負（即ち加算器
２１０の出力が負）のとき、＋１発生器２１２からの入
力を選択し、選択した結果を出力とする。
【００２８】出力切替器２１４の出力は、加算器２１５
とオフセットレジスタ２１６により累積される。すなわ
ち、出力切替器２１４の出力は、加算器２１５でオフセ
ットレジスタ２１６の結果と加算され、加算結果はオフ
セットレジスタ２１６へ格納される。オフセットレジス
タ２１６は、格納した結果をＫビットシフタ２１７と加
算器２１５へ出力する。
とオフセットレジスタ２１６により累積される。すなわ
ち、出力切替器２１４の出力は、加算器２１５でオフセ
ットレジスタ２１６の結果と加算され、加算結果はオフ
セットレジスタ２１６へ格納される。オフセットレジス
タ２１６は、格納した結果をＫビットシフタ２１７と加
算器２１５へ出力する。
【００２９】累積されたオフセットレジスタ２１６の出
力が、Ｋビットシフタ２１７でＫビット（Ｋは通常４か
ら１６程度）下方シフトされることにより、ＤＣオフセ
ットの長期平均化処理が行われる。Ｋビットシフタ２１
７の出力は加算器２１０へ出力される。
力が、Ｋビットシフタ２１７でＫビット（Ｋは通常４か
ら１６程度）下方シフトされることにより、ＤＣオフセ
ットの長期平均化処理が行われる。Ｋビットシフタ２１
７の出力は加算器２１０へ出力される。
【００３０】ここで、長期平均化処理の動作について具
体的な例を挙げて説明する。図３は、入力信号の一例を
示す図である。正負判定器２１１の判定結果に対して長
期平均化処理を行うと、入力信号にオフセットが無い場
合、累積された結果は±０となる。しかし、入力信号は
正負に変動を持つ信号であるため、累積された結果をそ
のまま加算器２１０に入力すると、図３の１００サンプ
ル目において、加算器２１０により入力信号に＋１００
が加算されてしまい、ＤＣオフセット除去後信号に大き
な影響を与える。
体的な例を挙げて説明する。図３は、入力信号の一例を
示す図である。正負判定器２１１の判定結果に対して長
期平均化処理を行うと、入力信号にオフセットが無い場
合、累積された結果は±０となる。しかし、入力信号は
正負に変動を持つ信号であるため、累積された結果をそ
のまま加算器２１０に入力すると、図３の１００サンプ
ル目において、加算器２１０により入力信号に＋１００
が加算されてしまい、ＤＣオフセット除去後信号に大き
な影響を与える。
【００３１】そこで、Ｋビットシフタ２１７により下方
シフトを行い、入力信号の変動の影響を抑える。例え
ば、Ｋビットシフタ２１７を４ビットシフトに設定した
場合、図３の１００サンプル目において、加算器２１０
により入力信号に１００／２4＝６．２５が加算される
ことになり、若干の変動はあるもののほとんど影響を与
えない。
シフトを行い、入力信号の変動の影響を抑える。例え
ば、Ｋビットシフタ２１７を４ビットシフトに設定した
場合、図３の１００サンプル目において、加算器２１０
により入力信号に１００／２4＝６．２５が加算される
ことになり、若干の変動はあるもののほとんど影響を与
えない。
【００３２】上述した長期平均化処理により入力信号の
変動による影響が除去され、Ｋビットシフタ２１７の出
力では、ＤＣオフセット成分のみが抽出される。また、
長期平均化処理を行うため、累積処理はリセットを行わ
ない。上述の動作により、加算器２１０の出力はＤＣオ
フセット除去後信号として出力される。
変動による影響が除去され、Ｋビットシフタ２１７の出
力では、ＤＣオフセット成分のみが抽出される。また、
長期平均化処理を行うため、累積処理はリセットを行わ
ない。上述の動作により、加算器２１０の出力はＤＣオ
フセット除去後信号として出力される。
【００３３】本実施の形態では、１サンプル遅延素子１
５，１６の後段にＤＣオフセット除去回路２０，２１を
備えた場合について述べているが、１サンプル遅延素子
１５，１６の前段にＤＣオフセット除去回路２０，２１
を備えた場合でも、後段に備えた場合と同様の効果を発
揮する。
５，１６の後段にＤＣオフセット除去回路２０，２１を
備えた場合について述べているが、１サンプル遅延素子
１５，１６の前段にＤＣオフセット除去回路２０，２１
を備えた場合でも、後段に備えた場合と同様の効果を発
揮する。
【００３４】
【発明の効果】以上に詳述したように本発明によれば、
ＣＩＣフィルタ内のフィードバックループに、乗算器を
用いずに加算器を用いたＤＣオフセット除去回路を備え
ることにより、ＤＣオフセットを除去すると同時にＣＩ
Ｃフィルタの利点である高速動作を行うことができ、Ｆ
ＰＧＡの最大限の動作速度が可能となる。また、ソフト
ウェア無線機の特徴である、高い周波数でのディジタル
信号処理が実現できる。
ＣＩＣフィルタ内のフィードバックループに、乗算器を
用いずに加算器を用いたＤＣオフセット除去回路を備え
ることにより、ＤＣオフセットを除去すると同時にＣＩ
Ｃフィルタの利点である高速動作を行うことができ、Ｆ
ＰＧＡの最大限の動作速度が可能となる。また、ソフト
ウェア無線機の特徴である、高い周波数でのディジタル
信号処理が実現できる。
【図１】本実施の形態に係るＣＩＣフィルの構成の一例
を示すブロック図である。
を示すブロック図である。
【図２】本実施の形態に係るＤＣオフセット除去回路の
一例を示すブロック図である。
一例を示すブロック図である。
【図３】入力信号の一例を示す図である。
【図４】ＣＩＣフィルタを用いた直交検波型ディジタル
復調回路の一例を示すブロック図である。
復調回路の一例を示すブロック図である。
【図５】従来のＣＩＣフィルタの構成の一例を示すブロ
ック図である。
ック図である。
１０，１１，１３，１４ 加算器、１２ Ｒ／１ダウン
サンプラ、１５，１６１サンプル遅延素子、１７，１８
Ｍサンプル遅延素子、２０，２１ ＤＣ除去回路、２
１０，２１５ 加算器、２１１ 正負判定器、２１２
＋１発生器、２１３ −１発生器、２１４ 出力切替
器、２１６ オフセットレジスタ、２１７ Ｋビットシ
フタ。
サンプラ、１５，１６１サンプル遅延素子、１７，１８
Ｍサンプル遅延素子、２０，２１ ＤＣ除去回路、２
１０，２１５ 加算器、２１１ 正負判定器、２１２
＋１発生器、２１３ −１発生器、２１４ 出力切替
器、２１６ オフセットレジスタ、２１７ Ｋビットシ
フタ。
Claims (1)
- 【請求項１】 第１処理手段とダウンサンプラと第２処
理手段とを備えた低域通過フィルタであって、 前記第１処理手段は第１加算手段及び第１遅延手段及び
ＤＣオフセット除去手段からなる少なくとも一つの組を
備え、 前記ダウンサンプラは前記第１処理手段の出力をダウン
サンプリングした結果を前記第２処理手段の入力とし、 前記第２処理手段は第２加算手段及び第２遅延手段から
なる少なくとも一つの組を備え、 前記ＤＣオフセット除去手段は、該ＤＣオフセット除去
手段の出力信号の正負を判定する正負判定手段と、該正
負判定手段の出力を累積処理する累積処理手段と、該累
積処理手段の出力を任意のビット数だけ下方シフトする
ビットシフト手段と、該ビットシフト手段の出力と前記
ＤＣオフセット除去手段の入力信号とを加算し前記出力
信号として出力する第３加算手段と、 を備えたことを特徴とする低域通過フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001071698A JP2002271431A (ja) | 2001-03-14 | 2001-03-14 | 低域通過フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001071698A JP2002271431A (ja) | 2001-03-14 | 2001-03-14 | 低域通過フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002271431A true JP2002271431A (ja) | 2002-09-20 |
Family
ID=18929387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001071698A Withdrawn JP2002271431A (ja) | 2001-03-14 | 2001-03-14 | 低域通過フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002271431A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232058A (ja) * | 2008-03-21 | 2009-10-08 | Denso Corp | Ｃｉｃフィルタ，フィルタシステム及び衛星信号受信回路 |
| JP2010130185A (ja) * | 2008-11-26 | 2010-06-10 | Fujitsu Ltd | サンプリングレート変換回路 |
| JP2014053815A (ja) * | 2012-09-07 | 2014-03-20 | Lapis Semiconductor Co Ltd | 受信機及び受信方法 |
| CN106470022A (zh) * | 2015-08-14 | 2017-03-01 | 中兴通讯股份有限公司 | 一种滤波电路及方法 |
| US20200371236A1 (en) * | 2018-02-15 | 2020-11-26 | Denso Corporation | Distance measurement apparatus |
-
2001
- 2001-03-14 JP JP2001071698A patent/JP2002271431A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232058A (ja) * | 2008-03-21 | 2009-10-08 | Denso Corp | Ｃｉｃフィルタ，フィルタシステム及び衛星信号受信回路 |
| JP2010130185A (ja) * | 2008-11-26 | 2010-06-10 | Fujitsu Ltd | サンプリングレート変換回路 |
| JP2014053815A (ja) * | 2012-09-07 | 2014-03-20 | Lapis Semiconductor Co Ltd | 受信機及び受信方法 |
| CN106470022A (zh) * | 2015-08-14 | 2017-03-01 | 中兴通讯股份有限公司 | 一种滤波电路及方法 |
| US20200371236A1 (en) * | 2018-02-15 | 2020-11-26 | Denso Corporation | Distance measurement apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080603 |