JP2002176458A - Ｄｃオフセット除去回路 - Google Patents
Ｄｃオフセット除去回路Info
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- JP2002176458A JP2002176458A JP2000372539A JP2000372539A JP2002176458A JP 2002176458 A JP2002176458 A JP 2002176458A JP 2000372539 A JP2000372539 A JP 2000372539A JP 2000372539 A JP2000372539 A JP 2000372539A JP 2002176458 A JP2002176458 A JP 2002176458A
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Abstract
(57)【要約】
【課題】 複雑な構成である乗算器を使用せずに加算器
のみの簡易な構成で、ＣＩＣフィルタの問題点であるＤ
Ｃオフセットを除去するＤＣオフセット除去回路を提供
することを目的とする。 【解決手段】 入力信号のＤＣオフセットを除去するＤ
Ｃオフセット除去回路において、ＤＣオフセット除去回
路の出力信号の正負を判定する正負判定器２１１と、正
負判定器２１１の出力を累積処理する加算器２１５及び
オフセットレジスタ２１６と、累積処理した結果を任意
のビット数だけ下方シフトするＫビットシフタ２１７
と、Ｋビットシフタ２１７の出力と入力信号とを加算し
出力信号として外部に出力する加算器２１０とを備え
た。
のみの簡易な構成で、ＣＩＣフィルタの問題点であるＤ
Ｃオフセットを除去するＤＣオフセット除去回路を提供
することを目的とする。 【解決手段】 入力信号のＤＣオフセットを除去するＤ
Ｃオフセット除去回路において、ＤＣオフセット除去回
路の出力信号の正負を判定する正負判定器２１１と、正
負判定器２１１の出力を累積処理する加算器２１５及び
オフセットレジスタ２１６と、累積処理した結果を任意
のビット数だけ下方シフトするＫビットシフタ２１７
と、Ｋビットシフタ２１７の出力と入力信号とを加算し
出力信号として外部に出力する加算器２１０とを備え
た。
Description
【０００１】
【発明の属する技術分野】本発明は、陸上ディジタル移
動通信システムの、ディジタル復調回路に共する直流
（以下ＤＣ）のオフセットを自動的に除去するＤＣオフ
セット除去回路に関するものである。
動通信システムの、ディジタル復調回路に共する直流
（以下ＤＣ）のオフセットを自動的に除去するＤＣオフ
セット除去回路に関するものである。
【０００２】
【従来の技術】より高い周波数領域でＡ／Ｄ変換し、以
降の処理をディジタル信号処理により行う構成は、陸上
ディジタル移動通信システムの復調回路としてのソフト
ウェア無線機の特徴である。このような構成は、受信す
る周波数、変調方式、情報レートに応じてアルゴリズム
を切り替えるようなシステムとして一台の無線機で複数
の通信方式の実現を可能にする。また、このような構成
を実現するためには、ＤＳＰ（Digital Signal Process
or）のようにアルゴリズムをソフトウェアで実現する方
法や、ＦＰＧＡ（Field Programmable Gate Array）の
ようなリプログラマブル可能な素子を使用する方法が有
効である。
降の処理をディジタル信号処理により行う構成は、陸上
ディジタル移動通信システムの復調回路としてのソフト
ウェア無線機の特徴である。このような構成は、受信す
る周波数、変調方式、情報レートに応じてアルゴリズム
を切り替えるようなシステムとして一台の無線機で複数
の通信方式の実現を可能にする。また、このような構成
を実現するためには、ＤＳＰ（Digital Signal Process
or）のようにアルゴリズムをソフトウェアで実現する方
法や、ＦＰＧＡ（Field Programmable Gate Array）の
ようなリプログラマブル可能な素子を使用する方法が有
効である。
【０００３】ソフトウェア無線機は、理想的には無線周
波数（低くとも中間周波数領域）で信号を処理すること
にメリットがあり、高速なサンプリング速度でＡ／Ｄ変
換を行うＡ／Ｄ変換器と共にディジタル信号処理の高速
化が必須となる。しかし、ＦＰＧＡは回路の複雑さに反
比例して動作可能速度が低下してしまう問題点がある。
一方、乗算器は一般的に複雑な処理である。従って、乗
算器の高速動作時の限界がＦＰＧＡにおける信号処理速
度の限界となる。通常の低域通過フィルタとして一般的
に使用されるＦＩＲ（Finite Impulse Response）フィ
ルタやＩＩＲ（Infinite Impulse Response）フィルタ
は、乗算器を多く必要とする構成である。一方、ＣＩＣ
（Cascade Integrator-Comb）フィルタは、全く乗算器
を必要としない構成であり、より高速なサンプリングに
よる信号処理が可能になるという大きな利点がある。
波数（低くとも中間周波数領域）で信号を処理すること
にメリットがあり、高速なサンプリング速度でＡ／Ｄ変
換を行うＡ／Ｄ変換器と共にディジタル信号処理の高速
化が必須となる。しかし、ＦＰＧＡは回路の複雑さに反
比例して動作可能速度が低下してしまう問題点がある。
一方、乗算器は一般的に複雑な処理である。従って、乗
算器の高速動作時の限界がＦＰＧＡにおける信号処理速
度の限界となる。通常の低域通過フィルタとして一般的
に使用されるＦＩＲ（Finite Impulse Response）フィ
ルタやＩＩＲ（Infinite Impulse Response）フィルタ
は、乗算器を多く必要とする構成である。一方、ＣＩＣ
（Cascade Integrator-Comb）フィルタは、全く乗算器
を必要としない構成であり、より高速なサンプリングに
よる信号処理が可能になるという大きな利点がある。
【０００４】次に、ＣＩＣフィルタを用いた場合の直交
検波型ディジタル復調回路について説明する。図４は、
ＣＩＣフィルタを用いた場合の直交検波型ディジタル復
調回路の一例を示すブロック図である。無線周波数ある
いは中間周波数ｆAに変換されたアナログ受信信号は、
Ａ／Ｄ変換器１００である定められたサンプリングレー
トｆSの周期でサンプリングされ、周波数ｆAのディジタ
ル受信信号に変換される。ディジタル受信信号は、直交
検波器１０１で直交するベースバンド受信信号Ｉ，Ｑに
変換される。ベースバンド受信信号Ｉ，Ｑは、それぞれ
ＣＩＣフィルタ１０２，１０３で低域通過フィルタリン
グが行われると共にサンプリング周波数ｆSを１／Ｒ
（Ｒは整数）にダウンサンプリングされ、それぞれデー
タ判定器１０４へ出力される。データ判定器１０４は、
受信信号の変調方式に応じてデータを判定し復調データ
を出力する。
検波型ディジタル復調回路について説明する。図４は、
ＣＩＣフィルタを用いた場合の直交検波型ディジタル復
調回路の一例を示すブロック図である。無線周波数ある
いは中間周波数ｆAに変換されたアナログ受信信号は、
Ａ／Ｄ変換器１００である定められたサンプリングレー
トｆSの周期でサンプリングされ、周波数ｆAのディジタ
ル受信信号に変換される。ディジタル受信信号は、直交
検波器１０１で直交するベースバンド受信信号Ｉ，Ｑに
変換される。ベースバンド受信信号Ｉ，Ｑは、それぞれ
ＣＩＣフィルタ１０２，１０３で低域通過フィルタリン
グが行われると共にサンプリング周波数ｆSを１／Ｒ
（Ｒは整数）にダウンサンプリングされ、それぞれデー
タ判定器１０４へ出力される。データ判定器１０４は、
受信信号の変調方式に応じてデータを判定し復調データ
を出力する。
【０００５】次に、ＣＩＣフィルタについて説明する。
ＣＩＣフィルタの構成は、例えば、参考文献１：ＩＥＥ
Ｅ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＡＣＯＵＳＴＩＣ
Ｓ，ＳＰＥＥＣＨ ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣＥ
ＳＳＩＮＧ ＶＯＬ．ＡＳＳＰ−２９，ＮＯ．２ ＡＰ
ＲＩＬ １９８１“Ａｎ Ｅｃｏｎｏｍｉｃａｌ ｃｌ
ａｓｓ ｏｆ Ｄｉｇｉｔａｌ Ｆｉｌｔｅｒ ｆｏｒ
Ｄｅｃｉｍａｔｉｏｎ ａｎｄ Ｉｎｔｅｒｐｏｌａ
ｔｉｏｎ”に示されている。図５は、ＣＩＣフィルタの
構成の一例を示すブロック図である。加算器１０は、サ
ンプリングレートｆSの入力信号と１サンプル遅延素子
１５の出力を加算し、１サンプル遅延素子１５と次の加
算器へ出力する。このような加算器と１サンプル遅延素
子の組はＮ個連続している。Ｎ個目の加算器１１は、Ｎ
−１個目の加算器の出力と１サンプル遅延素子１６の出
力を加算し、１サンプル遅延素子１６と１／Ｒダウンサ
ンプラ１２へ出力する。１／Ｒダウンサンプラ１２は、
サンプリングレートｆS／Ｒのデシメーション信号を、
加算器１３とＭサンプル遅延素子１７へ出力する。加算
器１３は、デシメーション信号とＭサンプル遅延素子１
７の出力を加算し、次のＭサンプル遅延素子と次の加算
器へ出力する。このような加算器とＭサンプル遅延素子
の組はＮ個連続している。２Ｎ個目の加算器１４は、２
Ｎ−１個目の加算器の出力とＭサンプル遅延素子１８の
出力を加算し、外部へ出力する。
ＣＩＣフィルタの構成は、例えば、参考文献１：ＩＥＥ
Ｅ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＡＣＯＵＳＴＩＣ
Ｓ，ＳＰＥＥＣＨ ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣＥ
ＳＳＩＮＧ ＶＯＬ．ＡＳＳＰ−２９，ＮＯ．２ ＡＰ
ＲＩＬ １９８１“Ａｎ Ｅｃｏｎｏｍｉｃａｌ ｃｌ
ａｓｓ ｏｆ Ｄｉｇｉｔａｌ Ｆｉｌｔｅｒ ｆｏｒ
Ｄｅｃｉｍａｔｉｏｎ ａｎｄ Ｉｎｔｅｒｐｏｌａ
ｔｉｏｎ”に示されている。図５は、ＣＩＣフィルタの
構成の一例を示すブロック図である。加算器１０は、サ
ンプリングレートｆSの入力信号と１サンプル遅延素子
１５の出力を加算し、１サンプル遅延素子１５と次の加
算器へ出力する。このような加算器と１サンプル遅延素
子の組はＮ個連続している。Ｎ個目の加算器１１は、Ｎ
−１個目の加算器の出力と１サンプル遅延素子１６の出
力を加算し、１サンプル遅延素子１６と１／Ｒダウンサ
ンプラ１２へ出力する。１／Ｒダウンサンプラ１２は、
サンプリングレートｆS／Ｒのデシメーション信号を、
加算器１３とＭサンプル遅延素子１７へ出力する。加算
器１３は、デシメーション信号とＭサンプル遅延素子１
７の出力を加算し、次のＭサンプル遅延素子と次の加算
器へ出力する。このような加算器とＭサンプル遅延素子
の組はＮ個連続している。２Ｎ個目の加算器１４は、２
Ｎ−１個目の加算器の出力とＭサンプル遅延素子１８の
出力を加算し、外部へ出力する。
【０００６】ここで、理論的なＦＩＲフィルタの伝達関
数Ｈ（ｚ）を以下の（１）式に示す。図５に示すＣＩＣ
フィルタが（１）式と同じ特性を持つことは、参考文献
１に示されている。
数Ｈ（ｚ）を以下の（１）式に示す。図５に示すＣＩＣ
フィルタが（１）式と同じ特性を持つことは、参考文献
１に示されている。
【０００７】
【数１】 ここで、上記加算はｋ＝０からＲＭ−１まで行われる。
【０００８】また、Ｍ、Ｒ、Ｎを任意に設定することに
より、この周波数特性Ｐ（ｆ）は以下の（２）式となる
ことも参考文献１に示されている。
より、この周波数特性Ｐ（ｆ）は以下の（２）式となる
ことも参考文献１に示されている。
【０００９】 Ｐ（ｆ）＝｜ｓｉｎ（πＭｆ）／ｓｉｎ（πｆ／Ｒ）｜2N （２）
【００１０】ＣＩＣフィルタの利点は、乗算器等の複雑
な処理を必要とせず、加算器のみで、しかもより少ない
遅延素子で優れた低域通過特性のフィルタを構成できる
点にある。しかし、ＣＩＣフィルタは、入力信号にわず
かなＤＣオフセットがあるだけで図５の１サンプル遅延
素子１５，１６に示すようなフィードバックを持つ回路
部分にオフセットが累積し常に数値が増大するため、演
算の過程で発散するという問題点がある。
な処理を必要とせず、加算器のみで、しかもより少ない
遅延素子で優れた低域通過特性のフィルタを構成できる
点にある。しかし、ＣＩＣフィルタは、入力信号にわず
かなＤＣオフセットがあるだけで図５の１サンプル遅延
素子１５，１６に示すようなフィードバックを持つ回路
部分にオフセットが累積し常に数値が増大するため、演
算の過程で発散するという問題点がある。
【００１１】このＤＣオフセットは、送信機側の直交変
調器の入力信号に混在するＤＣオフセットに起因するも
のであり、ローカルリークとして顕在する。当然、ロー
カルリークは送信機側の調整により除去するが、完全に
除去することは不可能である。従って、ＣＩＣフィルタ
の前段にＤＣオフセット除去回路が必要となる。従来の
ＤＣオフセット除去回路は、以下の（３）式を用いる回
路構成が一般的である。
調器の入力信号に混在するＤＣオフセットに起因するも
のであり、ローカルリークとして顕在する。当然、ロー
カルリークは送信機側の調整により除去するが、完全に
除去することは不可能である。従って、ＣＩＣフィルタ
の前段にＤＣオフセット除去回路が必要となる。従来の
ＤＣオフセット除去回路は、以下の（３）式を用いる回
路構成が一般的である。
【００１２】 ＤＣオフセット量＝ＤＣオフセット量×λ＋受信信号×（１−λ） （３）
【００１３】ここで、λは１に近い１未満の数値であ
る。ＤＣオフセット量を（３）式で求め、求めたＤＣオ
フセット量を受信信号より減算することでＤＣオフセッ
ト除去が実現できる。
る。ＤＣオフセット量を（３）式で求め、求めたＤＣオ
フセット量を受信信号より減算することでＤＣオフセッ
ト除去が実現できる。
【００１４】
【発明が解決しようとする課題】しかしながら、（３）
式では乗算器が必要となる。すなわち、ＣＩＣフィルタ
の利点である乗算器を使用しない簡易な構成による高速
動作は、ＤＣオフセット除去回路の乗算器により阻害さ
れる。
式では乗算器が必要となる。すなわち、ＣＩＣフィルタ
の利点である乗算器を使用しない簡易な構成による高速
動作は、ＤＣオフセット除去回路の乗算器により阻害さ
れる。
【００１５】本発明は上述した課題に鑑みてなされたも
のであり、複雑な構成である乗算器を使用せずに加算器
のみの簡易な構成で、ＣＩＣフィルタの問題点であるＤ
Ｃオフセットを除去するＤＣオフセット除去回路を提供
することを目的とする。
のであり、複雑な構成である乗算器を使用せずに加算器
のみの簡易な構成で、ＣＩＣフィルタの問題点であるＤ
Ｃオフセットを除去するＤＣオフセット除去回路を提供
することを目的とする。
【００１６】
【課題を解決するための手段】上述した課題を解決する
ため、本発明に係るＤＣオフセット除去回路は、入力信
号のＤＣオフセットを除去するＤＣオフセット除去回路
において、前記ＤＣオフセット除去回路の出力信号の正
負を判定する正負判定手段と、前記正負判定手段の出力
を累積処理する累積処理手段と、前記累積処理手段の出
力を任意のビット数だけ下方シフトするビットシフト手
段と、前記ビットシフト手段の出力と前記入力信号とを
加算し前記出力信号として外部に出力する加算手段とを
備えたことを特徴とするものである。
ため、本発明に係るＤＣオフセット除去回路は、入力信
号のＤＣオフセットを除去するＤＣオフセット除去回路
において、前記ＤＣオフセット除去回路の出力信号の正
負を判定する正負判定手段と、前記正負判定手段の出力
を累積処理する累積処理手段と、前記累積処理手段の出
力を任意のビット数だけ下方シフトするビットシフト手
段と、前記ビットシフト手段の出力と前記入力信号とを
加算し前記出力信号として外部に出力する加算手段とを
備えたことを特徴とするものである。
【００１７】このような構成によれば、複雑な構成であ
る乗算器を用いることなくＤＣオフセット除去回路を実
現できるため、ＦＰＧＡの動作速度がより性能の最大限
まで動作可能となる。また、ソフトウェア無線機の特徴
である、より高い周波数でのディジタル信号処理が実現
できる。
る乗算器を用いることなくＤＣオフセット除去回路を実
現できるため、ＦＰＧＡの動作速度がより性能の最大限
まで動作可能となる。また、ソフトウェア無線機の特徴
である、より高い周波数でのディジタル信号処理が実現
できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、ＣＩＣフィ
ルタを用いた場合の直交検波型ディジタル復調回路に本
発明のＤＣオフセット除去回路を加えた構成の一例を示
すブロック図である。図１において、図４と同一符号は
図４に示された対象と同一又は相当物を示しており、こ
こでの説明を省略する。本実施の形態では、図４におけ
るＣＩＣフィルタ１０２の前段にＤＣオフセット除去回
路２００を備え、同様にＣＩＣフィルタ１０３の前段に
ＤＣオフセット除去回路２０１を備えて構成される。
て図面を参照して詳細に説明する。図１は、ＣＩＣフィ
ルタを用いた場合の直交検波型ディジタル復調回路に本
発明のＤＣオフセット除去回路を加えた構成の一例を示
すブロック図である。図１において、図４と同一符号は
図４に示された対象と同一又は相当物を示しており、こ
こでの説明を省略する。本実施の形態では、図４におけ
るＣＩＣフィルタ１０２の前段にＤＣオフセット除去回
路２００を備え、同様にＣＩＣフィルタ１０３の前段に
ＤＣオフセット除去回路２０１を備えて構成される。
【００１９】次に、本発明のＤＣオフセット除去回路に
ついて詳細に説明する。図２は、本発明のＤＣオフセッ
ト除去回路の一例を示すブロック図である。まず、ＤＣ
オフセットを含む入力信号は、加算器２１０でＫビット
シフタ２１７の出力であるＤＣオフセット量と加算さ
れ、正負判定器２１１と外部（ＣＩＣフィルタ）へ出力
される。
ついて詳細に説明する。図２は、本発明のＤＣオフセッ
ト除去回路の一例を示すブロック図である。まず、ＤＣ
オフセットを含む入力信号は、加算器２１０でＫビット
シフタ２１７の出力であるＤＣオフセット量と加算さ
れ、正負判定器２１１と外部（ＣＩＣフィルタ）へ出力
される。
【００２０】ＤＣオフセット量は正負判定器２１１から
Ｋビットシフタ２１７までの回路で検出される。加算器
２１０の出力は正負判定器２１１で正負が判断され、そ
の判断結果は出力切替器２１４へ出力される。また、＋
１発生器２１２は＋１を、−１発生器２１３は−１を、
出力切替器２１４へ出力する。出力切替器２１４は、正
負判定器２１１の判断結果が正（即ち加算器２１０の出
力が正）のとき、−１発生器２１３からの入力を選択
し、正負判定器２１１の判断結果が負（即ち加算器２１
０の出力が負）のとき、＋１発生器２１２からの入力を
選択し、出力とする。
Ｋビットシフタ２１７までの回路で検出される。加算器
２１０の出力は正負判定器２１１で正負が判断され、そ
の判断結果は出力切替器２１４へ出力される。また、＋
１発生器２１２は＋１を、−１発生器２１３は−１を、
出力切替器２１４へ出力する。出力切替器２１４は、正
負判定器２１１の判断結果が正（即ち加算器２１０の出
力が正）のとき、−１発生器２１３からの入力を選択
し、正負判定器２１１の判断結果が負（即ち加算器２１
０の出力が負）のとき、＋１発生器２１２からの入力を
選択し、出力とする。
【００２１】出力切替器２１４の出力は、累積処理が行
われる。すなわち、出力切替器２１４の出力は、加算器
２１５でオフセットレジスタ２１６の結果と加算され、
オフセットレジスタ２１６へ格納される。累積処理され
たオフセットレジスタ２１６の出力が、Ｋビットシフタ
２１７でＫビット（Ｋは通常４から１６程度）下方シフ
トされることにより、ＤＣオフセットの長期平均化処理
が行われる。通常の変調方式における入力信号は正と負
の信号が均等に発生し平均値が０となるため、長期平均
化処理はＤＣオフセット除去後信号が正負均等となるよ
うにＫビットシフタ２１７の出力を調整する。Ｋビット
シフタ２１７の出力は加算器２１０へ出力される。
われる。すなわち、出力切替器２１４の出力は、加算器
２１５でオフセットレジスタ２１６の結果と加算され、
オフセットレジスタ２１６へ格納される。累積処理され
たオフセットレジスタ２１６の出力が、Ｋビットシフタ
２１７でＫビット（Ｋは通常４から１６程度）下方シフ
トされることにより、ＤＣオフセットの長期平均化処理
が行われる。通常の変調方式における入力信号は正と負
の信号が均等に発生し平均値が０となるため、長期平均
化処理はＤＣオフセット除去後信号が正負均等となるよ
うにＫビットシフタ２１７の出力を調整する。Ｋビット
シフタ２１７の出力は加算器２１０へ出力される。
【００２２】次に、Ｋビットシフタ２１７の動作につい
て具体的な例を挙げて説明する。図３は、入力信号の一
例を示す図である。正負判定器２１１の判定結果は長期
平均化処理されるため、入力信号にオフセットが無い場
合、累積処理された結果は±０となる。しかし、入力信
号は正負に変動を持つ信号であるため、累積処理された
結果をそのまま加算器２１０に入力すると、図３の１０
０サンプル目において、加算器２１０により入力信号に
＋１００が加算されてしまい、ＤＣオフセット除去後信
号に大きな影響を与える。そこで、Ｋビットシフタ２１
７により下方シフトを行い、入力信号の変動の影響を抑
える。例えば、Ｋビットシフタ２１７を４ビットシフト
に設定した場合、図３の１００サンプル目において、加
算器２１０により入力信号に１００／２4＝６．２５が
加算されることになり、若干の変動はあるもののほとん
ど影響を与えない。
て具体的な例を挙げて説明する。図３は、入力信号の一
例を示す図である。正負判定器２１１の判定結果は長期
平均化処理されるため、入力信号にオフセットが無い場
合、累積処理された結果は±０となる。しかし、入力信
号は正負に変動を持つ信号であるため、累積処理された
結果をそのまま加算器２１０に入力すると、図３の１０
０サンプル目において、加算器２１０により入力信号に
＋１００が加算されてしまい、ＤＣオフセット除去後信
号に大きな影響を与える。そこで、Ｋビットシフタ２１
７により下方シフトを行い、入力信号の変動の影響を抑
える。例えば、Ｋビットシフタ２１７を４ビットシフト
に設定した場合、図３の１００サンプル目において、加
算器２１０により入力信号に１００／２4＝６．２５が
加算されることになり、若干の変動はあるもののほとん
ど影響を与えない。
【００２３】上述した長期平均化処理により、入力信号
の変動による影響が除去され、ＤＣオフセット成分のみ
が抽出される。また、長期平均化処理を行うため、累積
処理はリセットを行わない。上述の動作により、加算器
２１０の出力はＤＣオフセット除去後信号として出力さ
れる。
の変動による影響が除去され、ＤＣオフセット成分のみ
が抽出される。また、長期平均化処理を行うため、累積
処理はリセットを行わない。上述の動作により、加算器
２１０の出力はＤＣオフセット除去後信号として出力さ
れる。
【００２４】
【発明の効果】以上に詳述したように本発明によれば、
複雑な回路である乗算器を用いることなくＤＣオフセッ
ト除去回路を実現できるため、ＦＰＧＡの動作速度がよ
り性能の最大限まで動作可能となる。また、ソフトウェ
ア無線機の特徴であるより高い周波数でのディジタル信
号処理が実現できる。
複雑な回路である乗算器を用いることなくＤＣオフセッ
ト除去回路を実現できるため、ＦＰＧＡの動作速度がよ
り性能の最大限まで動作可能となる。また、ソフトウェ
ア無線機の特徴であるより高い周波数でのディジタル信
号処理が実現できる。
【図１】ＣＩＣフィルタを用いた場合の直交検波型ディ
ジタル復調回路に本発明のＤＣオフセット除去回路を加
えた構成の一例を示すブロック図である。
ジタル復調回路に本発明のＤＣオフセット除去回路を加
えた構成の一例を示すブロック図である。
【図２】本発明のＤＣオフセット除去回路の一例を示す
ブロック図である。
ブロック図である。
【図３】入力信号の一例を示す図である。
【図４】ＣＩＣフィルタを用いた場合の直交検波型ディ
ジタル復調回路の一例を示すブロック図である。
ジタル復調回路の一例を示すブロック図である。
【図５】ＣＩＣフィルタの構成の一例を示すブロック図
である。
である。
１００ Ａ／Ｄ変換器、１０１ 直交検波器、１０２，
１０３ ＣＩＣフィルタ、１０４データ判定器、２０
０，２０１ ＤＣオフセット除去回路、２１０，２１５
加算器、２１１ 正負判定器、２１２ ＋１発生器、
２１３ −１発生器、２１４ 出力切替器、２１６ オ
フセットレジスタ、２１７ Ｋビットシフタ。
１０３ ＣＩＣフィルタ、１０４データ判定器、２０
０，２０１ ＤＣオフセット除去回路、２１０，２１５
加算器、２１１ 正負判定器、２１２ ＋１発生器、
２１３ −１発生器、２１４ 出力切替器、２１６ オ
フセットレジスタ、２１７ Ｋビットシフタ。
Claims (1)
- 【請求項１】 入力信号のＤＣオフセットを除去するＤ
Ｃオフセット除去回路において、 前記ＤＣオフセット除去回路の出力信号の正負を判定す
る正負判定手段と、前記正負判定手段の出力を累積処理
する累積処理手段と、前記累積処理手段の出力を任意の
ビット数だけ下方シフトするビットシフト手段と、前記
ビットシフト手段の出力と前記入力信号とを加算し前記
出力信号として外部に出力する加算手段とを備えたこと
を特徴とするＤＣオフセット除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372539A JP2002176458A (ja) | 2000-12-07 | 2000-12-07 | Ｄｃオフセット除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372539A JP2002176458A (ja) | 2000-12-07 | 2000-12-07 | Ｄｃオフセット除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176458A true JP2002176458A (ja) | 2002-06-21 |
Family
ID=18842072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000372539A Withdrawn JP2002176458A (ja) | 2000-12-07 | 2000-12-07 | Ｄｃオフセット除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176458A (ja) |
-
2000
- 2000-12-07 JP JP2000372539A patent/JP2002176458A/ja not_active Withdrawn
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