CN111865311B - 一种可变模小数变频并行信号处理装置及方法 - Google Patents

一种可变模小数变频并行信号处理装置及方法 Download PDF

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CN111865311B CN202010732990.3A CN202010732990A CN111865311B CN 111865311 B CN111865311 B CN 111865311B CN 202010732990 A CN202010732990 A CN 202010732990A CN 111865311 B CN111865311 B CN 111865311B
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Abstract

本发明涉及一种可变模小数变频并行信号处理装置及方法，解决变速率盲区采样的变频问题；装置包括并行地址产生器、并行可变模小数变频通道和去使能模块；并行地址产生器用于根据模值和内插倍数，产生两路并行输出的地址数据以及使能信号；并行可变模小数变频通道根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；去使能模块，用于对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。本发明在变速率盲区采样情况下，高效变频得到固定数字中频，并且结构简单、处理资源小，精度高。

Description

一种可变模小数变频并行信号处理装置及方法
技术领域
本发明涉及信息技术领域，尤其是一种可变模小数变频并行信号处理装置及方法。
背景技术
当ADC的Nyquist带宽小于接收机的频率范围时，需进行变速率盲区采样，以弥补单一采样频率引入的采样盲区。为此，需引入高效多速率信号处理技术。而随着高速AD芯片的采样率越来越高，完成高效多速率信号处理所需的工作时钟速率与相对较低的FPGA处理时钟速率产生了矛盾。
发明内容
鉴于上述的分析，本发明旨在提供一种可变模小数变频并行信号处理装置及方法；用以解决传统变速率盲区采样实现固定数字中频时，FPGA工作时钟速率低于所需工作时钟速率，处理能力不足的问题。
本发明公开了一种可变模小数变频并行信号处理装置，包括，并行地址产生器、并行可变模小数变频通道和去使能模块；
所述并行地址产生器用于根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；
并行可变模小数变频通道，根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；
所述去使能模块，用于在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。
进一步地，所述并行可变模小数变频通道包括RAM块、乘法器、并行数据累加器和并行加法器；
所述RAM块用于存储对原型低通滤波器进行多相分解后的滤波器的抽头系数；将所述滤波器的抽头系数分成P组，以倒序的方式存入对应的RAM块中；
具体为：将第j组抽头的抽头系数分别存入两个RAM块RAMi-o和RAMi-e中，j＝1,…,P，i＝P-j；所述RAMi-o中存储的抽头系数用于对奇数位数据data_o进行处理；所述RAMi-e中存储的抽头系数用于对偶数位数据data_e进行处理；
所述乘法器与所述RAM块一一对应，其中与RAMi-o对应的乘法器Muli-o的一个乘数为由地址数据addr_o从RAMi-o中取出的抽头系数，另一个乘数为从奇数位数据data_o读入的数据；与RAMi-e对应的乘法器Muli-e的一个乘数为由地址数据addr_e从RAMi-e中取出的抽头系数，另一个乘数为从偶数位数据data_e读入的数据；乘法器Muli-o和乘法器Muli-e输出的乘积分别输入到并行数据累加器Acci中；
所述并行数据累加器，用于在使能信号enable_o和enable_e的控制下，对乘法器Muli-o和乘法器Muli-e输出的乘积分别进行累加，输出累加结果acci-o和acci-e；
所述并行加法器，用于在使能信号enable_o和enable_e的控制下，对所述并行数据累加器的输出的累加结果acci-o和acci-e分别进行并行的级联相加求和，输出奇、偶两路带使能信号的结果。
进一步地，所述并行地址产生器生成地址数据和使能信号的方法包括：
步骤1)初始化；将L值和M值进行初始化，n＝0，初始累加和sumaddr(0)＝0；
步骤2)判断条件sumaddr(n)+L≥M是否成立，成立则进入步骤3)，否则进入步骤6)；
步骤3)判断条件sumaddr(n)+2L-M≥M是否成立，成立则进入步骤4)，否则进入步骤5)；
步骤4)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-2M]；
使能信号enable_e(n+1)＝1；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；
使能信号enable_o(n+1)＝1；
累加和sumaddr(n+1)＝sumaddr(n)+2L-2M；
返回步骤2)；
步骤5)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；
使能信号enable_e(n+1)＝0；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；
使能信号enable_o(n+1)＝1；
累加和sumaddr(n+1)＝sumaddr(n)+2L-M；
返回步骤2)；
步骤6)判断条件sumaddr(n)+2L≥M是否成立，成立则进入步骤7)，否则进入步骤8)；
步骤7)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；
使能信号enable_e(n+1)＝1；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L]；
使能信号enable_o(n+1)＝0；
累加和sumaddr(n+1)＝sumaddr(n)+2L-M；
返回步骤2)；
步骤8)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L]；
使能信号enable_e(n+1)＝0；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L]；
使能信号enable_o(n+1)＝0；
累加和sumaddr(n+1)＝sumaddr(n)+2L；
返回步骤2)。
进一步地，可变模小数变频的模值M＝{fs1,fs2,...,fsm}/D；其中，fs1、fs2、…、fsm分别是变速率ADC的m个采样频率，D为在可变模小数变频之前对ADC采样数据进行固定抽取的倍数；
内插倍数L的取值为L＝1,2,3,...M-1。
进一步地，确定多相滤波器的原型低通滤波器的阶数包括：
根据可变模小数变频的输出最大带宽B，输出速率fb，归一化截止频率为ωc＝B/fb；
根据可变模小数变频的模值M修正低通滤波器的截止频率为ωc/M；
根据设置的带外抑制要求，使用Parks-McClellan方法进行最优滤波器估计，得到原型低通滤波器。
进一步地，所述原型低通滤波器的总抽头数N＝M×P；其中，M为可变模小数变频的模值，P由多相率滤波器的动态特性要求确定。
进一步地，根据公式hi(n)＝h(k+i×M)求取P组多相滤波器的抽头系数，其中，h(*)为原型低通滤波器的系数函数，i＝0,1,2,...,P-1；k＝1,2,...,M。
进一步地，所述并行数据累加器的运算规则为：
sum_o(0)＝0,sum_e(0)＝0
其中，acc_o(n)和acc_e(n)代表并行数据累加器当前项两个并行输出，sum_o(n)和sum_e(n)代表当前项两个累加和，且初始值均为0，q_o(n)和q_e(n)代表采样数据与滤波器系数的乘积。
进一步地，所述级联相加求和的运算规则为：
其中，其中add_ok(n)和add_ek(n)代表当前级加法器当前项的输出，k代表第k级；add_ok-1(n)和add_ek-1(n)代表前一级加法器当前项的输出，acc_ok(n)和acc_ek(n)代表当前级数据累加器当前项的输出。
本发明还公开了一种上述可变模小数变频并行信号处理装置的信号处理方法，包括以下步骤：
根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；
根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；
在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。
本发明的有益效果如下：
本发明提出的可变模小数变频的并行信号处理方法及装置，可以在变速率盲区采样的情况下，高效变频得到固定数字中频。并且具有结构简单，处理资源小，精度高的优点。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为本发明实施例一中的有理数的多速率信号处理框图；
图2为本发明实施例一中的射频数字化接收机盲区变速率采样应用场景原理图；
图3为本发明实施例一中的可变模小数变频并行信号处理装置示意图；
图4为本发明实施例一中的并行地址产生器工作流程图；
图5为本发明实施例二中的可变模小数变频并行信号处理方法流程图。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理。
实施例一
本实施例公开了一种可变模小数变频并行信号处理装置。在有理数小数变频的输入输出关系中，内插倍数L和抽取倍数M的有理数倍率小数变换处理过程，其中L、M都是整数，有理数抽取率为
T2是输出数据时钟周期，T1是输入数据时钟周期。理论上在内抽后、抽取前各有一个低通滤波器，内插后的滤波器用于滤除镜像杂散，抽取前滤波器用于抗混叠。两个滤波器级联时等效滤波器h(nT’)的频率响应等于两个低通滤波器的卷积，因此，可以用一个滤波器来表示。其中，h(nT’)的频率响应满足
注意，以上ω为与输出信号一致的归一化的数字频率。
图1有理数的多速率信号处理框图，由此可以求出x(nT1)和y(nT2)有如下关系：
y(nT2)＝xD(nMT')
而由与低通滤波器卷积和内插的时域关系得
可以推出y(nT2)的表达式
图2为射频数字化接收机盲区变速率采样应用场景。其中，射频数字化接收机在射频数字化时为了盲区变速率采样，ADC的采样频率共有m个，分别是fs1、fs2、…fsm。并ADC采样数据首先经固定D倍抽取后，进入可变模小数变频。此时，本实施例的可变模小数变频的模值M，即最大抽取速率，与输入信号x(n)的样点速率对应。M值为M＝{fs1,fs2,...fsm}/D；显然，M值随AD采样频率变化而变化。内插倍数L值为变频后的输出信号y(n)速率，可取值为L＝1,2,3,...M-1。
具体的，可变模小数变频中的多相滤波器的原型低通滤波器确定方法包括：
1)根据可变模小数变频的输出最大带宽B，输出速率fb，归一化截止频率为ωc＝B/fb
2)根据可变模小数变频的模值M修正低通滤波器的截止频率为ωc/M；
3)根据设置的带外抑制要求，使用Parks-McClellan方法进行最优滤波器估计，分析得到滤波器。
并根据公式N＝M×P确定滤波器的总抽头数，其中，M为可变模小数变频的模值，P由多相率滤波器的动态特性要求确定。P可取8或16，建议取16，当取16时动态特性可以达到90dB以上。根据总抽头数设计原型低通滤波器系数。
根据Parks-McClellan方法分析得到原型滤波器的系数为h(n)，系数长度为抽头总数为N，则按以下方法分解求取多相滤波器组的系数：
hi(n)＝h(k+i×M)，i＝0,1,2,...,P-1；k＝1,2...,M。
在图2的应用场景下，如图3所示，本实施例的可变模小数变频并行信号处理装置，包括并行地址产生器、并行可变模小数变频通道和去使能模块；
所述并行地址产生器用于根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；
并行可变模小数变频通道，根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据data_o和偶数位数据data_e分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；
所述去使能模块，用于在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。
具体的，如图4所示，并行地址产生器中生成地址数据和使能信号方法包括：
步骤1)初始化；将L值和M值进行初始化，n＝0，初始累加和sumaddr(0)＝0；
步骤2)判断条件sumaddr(n)+L≥M是否成立，成立则进入步骤3)，否则进入步骤6)。
步骤3)判断条件sumaddr(n)+2L-M≥M是否成立，成立则进入步骤4)，否则进入步骤5)。
步骤4)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-2M]；
使能信号enable_e(n+1)＝1；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；
使能信号enable_o(n+1)＝1；
累加和sumaddr(n+1)＝sumaddr(n)+2L-2M；
返回步骤2)；进行下一次判断。
步骤5)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；
使能信号enable_e(n+1)＝0；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；
使能信号enable_o(n+1)＝1；
累加和sumaddr(n+1)＝sumaddr(n)+2L-M；
返回步骤2)；进行下一次判断。
步骤6)判断条件sumaddr(n)+2L≥M是否成立，成立则进入步骤7)，否则进入步骤8)。
步骤7)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；
使能信号enable_e(n+1)＝1；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L]；
使能信号enable_o(n+1)＝0；
累加和sumaddr(n+1)＝sumaddr(n)+2L-M；
返回步骤2)；进行下一次判断。
步骤8)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L]；
使能信号enable_e(n+1)＝0；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L]；
使能信号enable_o(n+1)＝0；
累加和sumaddr(n+1)＝sumaddr(n)+2L；
返回步骤2)，进行下一次判断。
具体的，所述并行可变模小数变频通道包括RAM块、乘法器、并行数据累加器和并行加法器；
其中，RAM块用于存储对原型低通滤波器进行多相分解后的滤波器的抽头系数；
由于并行可变模小数变频通道对奇数位数据data_o和偶数位数据data_e并行进行变频，因此设计两组RAM块分别存储用于变频的滤波器的抽头系数h(n)；
将所述滤波器的抽头系数h(n)分成P组，每组包括M个抽头系数。照倒序的顺序，将抽头系数h(n)存入对应的RAM块中；
具体为，将第j组抽头的抽头系数hj(n)分别存入两个RAM块RAMi-o和RAMi-e中，j＝1,…,P，i＝P-j；由此，每个RAM块中的地址空间为M个，每个地址对应存储一个抽头系数。在本实施例中选取P＝16。
采用这样的设计，可以通过地址数据读取抽头系数，使所述RAMi-o中存储的抽头系数用于对奇数位数据data_o进行处理；使所述RAMi-e中存储的抽头系数用于对偶数位数据data_e进行处理；便于实现并行处理。
所述乘法器与所述RAM块一一对应，其中与RAMi-o对应的乘法器Muli-o的一个乘数为由地址数据addr_o从RAMi-o中取出的抽头系数，另一个乘数为从奇数位数据data_o读入的数据；与RAMi-e对应的乘法器Muli-e的一个乘数为由地址数据addr_e从RAMi-e中取出的抽头系数，另一个乘数为从偶数位数据data_e读入的数据；乘法器Muli-o和乘法器Muli-e输出的乘积分别输入到并行数据累加器Acci中；
所述并行数据累加器，用于在使能信号enable_o和enable_e的控制下，对乘法器Muli-o和乘法器Muli-e输出的乘积分别进行累加，输出累加结果acci-o和acci-e；
所述并行加法器，用于在使能信号enable_o和enable_e的控制下，对所述并行数据累加器的输出的累加结果acci-o和acci-e分别进行并行的级联相加求和，输出奇、偶两路带使能信号的结果。
更具体的，在每个数据并行累加器采用的运算规则为：
sum_o(0)＝0,sum_e(0)＝0
其中，acc_o(n)和acc_e(n)代表并行数据累加器当前项两个并行输出，sum_o(n)和sum_e(n)代表当前项两个累加和，且初始值均为0，q_o(n)和q_e(n)代表采样数据与滤波器系数的乘积。
更具体的，在并行加法器采用的级联相加求和的运算规则为：
其中，其中add_ok(n)和add_ek(n)代表当前级加法器当前项的输出，k代表第k级；add_ok-1(n)和add_ek-1(n)代表前一级加法器当前项的输出，acc_ok(n)和acc_ek(n)代表当前级数据累加器当前项的输出。
更具体的，所述去使能模块进行去使能时，当所述奇、偶两路带使能信号的结果与使能信号为0对应时，舍去该数据；当所述奇、偶两路带使能信号的结果与使能信号为1对应时，保留该数据输出作为最终变频结果。
综上所述，本实施例的可变模小数变频并行信号处理装置，可以在变速率盲区采样的情况下，高效变频得到固定数字中频。并且具有结构简单，处理资源小，精度高的优点，具有广泛的应用前景。
实施例二
本实施例公开了一种可变模小数变频并行信号处理方法，应用实施例一中的可变模小数变频并行信号处理装置进行信号处理，如图5所示，包括以下步骤：
步骤S1、根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；
步骤S2、根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；
步骤S3、在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率的变化，得到最终变频结果。
本实施例的具体技术细节和技术效果与实施例一相同，在这里就不一一赘述了。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种可变模小数变频并行信号处理装置，其特征在于，包括，并行地址产生器、并行可变模小数变频通道和去使能模块；
所述并行地址产生器用于根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；
并行可变模小数变频通道，根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入数据流的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；
所述去使能模块，用于在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果；
所述并行可变模小数变频通道包括RAM块、乘法器、并行数据累加器和并行加法器；
所述RAM块用于存储对原型低通滤波器进行多相分解后的滤波器的抽头系数；将所述滤波器的抽头系数分成P组，以倒序的方式存入对应的RAM块中；
具体为：将第j组抽头的抽头系数分别存入两个RAM块RAMi-o和RAMi-e中，j＝1,…,P，i＝P-j；所述RAMi-o中存储的抽头系数用于对奇数位数据data_o进行处理；所述RAMi-e中存储的抽头系数用于对偶数位数据data_e进行处理；
所述乘法器与所述RAM块一一对应，其中与RAMi-o对应的乘法器Muli-o的一个乘数为由地址数据addr_o从RAMi-o中取出的抽头系数，另一个乘数为从奇数位数据data_o读入的数据；与RAMi-e对应的乘法器Muli-e的一个乘数为由地址数据addr_e从RAMi-e中取出的抽头系数，另一个乘数为从偶数位数据data_e读入的数据；乘法器Muli-o和乘法器Muli-e输出的乘积分别输入到并行数据累加器Acci中；
所述并行数据累加器，用于在使能信号enable_o和enable_e的控制下，对乘法器Muli-o和乘法器Muli-e输出的乘积分别进行累加，输出累加结果acci-o和acci-e；
所述并行加法器，用于在使能信号enable_o和enable_e的控制下，对所述并行数据累加器的输出的累加结果acci-o和acci-e分别进行并行的级联相加求和，输出奇、偶两路带使能信号的变频结果。
2.根据权利要求1所述的可变模小数变频并行信号处理装置，其特征在于，所述并行地址产生器生成地址数据和使能信号的方法包括：
步骤1)初始化；将L值和M值进行初始化，n＝0，初始累加和sumaddr(0)＝0；
步骤2)判断条件sumaddr(n)+L≥M是否成立，成立则进入步骤3)，否则进入步骤6)；
步骤3)判断条件sumaddr(n)+2L-M≥M是否成立，成立则进入步骤4)，否则进入步骤5)；
步骤4)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-2M]；
使能信号enable_e(n+1)＝1；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；
使能信号enable_o(n+1)＝1；
累加和sumaddr(n+1)＝sumaddr(n)+2L-2M；
返回步骤2)；
步骤5)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；
使能信号enable_e(n+1)＝0；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L-M]；
使能信号enable_o(n+1)＝1；
累加和sumaddr(n+1)＝sumaddr(n)+2L-M；
返回步骤2)；
步骤6)判断条件sumaddr(n)+2L≥M是否成立，成立则进入步骤7)，否则进入步骤8)；
步骤7)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L-M]；
使能信号enable_e(n+1)＝1；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L]；
使能信号enable_o(n+1)＝0；
累加和sumaddr(n+1)＝sumaddr(n)+2L-M；
返回步骤2)；
步骤8)地址数据addr_e(n+1)＝M-[sumaddr(n)+2L]；
使能信号enable_e(n+1)＝0；
地址数据addr_o(n+1)＝M-[sumaddr(n)+L]；
使能信号enable_o(n+1)＝0；
累加和sumaddr(n+1)＝sumaddr(n)+2L；
返回步骤2)。
3.根据权利要求1或2所述的可变模小数变频并行信号处理装置，其特征在于，
可变模小数变频的模值M＝{fs1,fs2,...,fsm}/D；其中，fs1、fs2、…、fsm分别是变速率ADC的m个采样频率，D为在可变模小数变频之前对ADC采样数据进行固定抽取的倍数；
内插倍数L的取值为L＝1,2,3,...M-1。
4.根据权利要求3所述的可变模小数变频并行信号处理装置，其特征在于，确定多相滤波器的原型低通滤波器的阶数包括：
根据可变模小数变频的输出最大带宽B，输出速率fb，归一化截止频率为ωc＝B/fb；
根据可变模小数变频的模值M修正低通滤波器的截止频率为ωc/M；
根据设置的带外抑制要求，使用Parks-McClellan方法进行最优滤波器估计，得到原型低通滤波器。
5.根据权利要求4所述的可变模小数变频并行信号处理装置，其特征在于，所述原型低通滤波器的总抽头数N＝M×P；其中，M为可变模小数变频的模值，P由多相率滤波器的动态特性要求确定。
6.根据权利要求5所述的可变模小数变频并行信号处理装置，其特征在于，根据公式hi(n)＝h(k+i×M)求取P组多相滤波器的抽头系数，其中，h(*)为原型低通滤波器的系数函数，i＝0,1,2,...,P-1；k＝1,2,...,M。
7.根据权利要求3所述的可变模小数变频并行信号处理装置，其特征在于，所述并行数据累加器的运算规则为：
sum_o(0)＝0,sum_e(0)＝0
其中，acc_o(n)和acc_e(n)代表并行数据累加器当前项两个并行输出，sum_o(n)和sum_e(n)代表当前项两个累加和，且初始值均为0，q_o(n)和q_e(n)代表采样数据与滤波器系数的乘积。
8.根据权利要求7所述的可变模小数变频并行信号处理装置，其特征在于，所述级联相加求和的运算规则为：
其中，其中add_ok(n)和add_ek(n)代表当前级加法器当前项的输出，k代表第k级；add_ok-1(n)和add_ek-1(n)代表前一级加法器当前项的输出，acc_ok(n)和acc_ek(n)代表当前级数据累加器当前项的输出。
9.一种根据权利要求1-8任一项所述可变模小数变频并行信号处理装置的信号处理方法，其特征在于，包括以下步骤：
根据模值M和内插倍数L，产生两路并行输出的地址数据以及使能信号；
根据两路并行输出的地址数据以及使能信号，分两路读取多相滤波器的抽头系数与读入的奇数位数据和偶数位数据分别进行相乘、累加以及级联相加求和，得到奇、偶两路带使能信号的结果；
在两路并行的使能信号的控制下，对奇、偶两路带使能信号的结果去使能后，实现数据速率变化，得到最终变频结果。
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