JPH0884048A - サンプリングレート変換装置 - Google Patents
サンプリングレート変換装置Info
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- JPH0884048A JPH0884048A JP24458294A JP24458294A JPH0884048A JP H0884048 A JPH0884048 A JP H0884048A JP 24458294 A JP24458294 A JP 24458294A JP 24458294 A JP24458294 A JP 24458294A JP H0884048 A JPH0884048 A JP H0884048A
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Abstract
(57)【要約】
【目的】 サンプリングレート変換装置において、クロ
ック数、消費電力、及び回路規模の低減を図る。 【構成】 プリフィルタ装置1は入力信号のサンプリン
グ周波数f1のみで仮想的なオーバーサンプリングとフ
ィルタリングを行う。また、補間フィルタ装置2は、ス
イッチング装置5によりサンプリングクロックの乗り換
えに必要な順序に応じてプリフィルタ装置1の出力を選
択し、FIFO11〜13に対してサンプリング周波数
f1で書き込み、出力信号のサンプリング周波数f2で
読み出しを行った後、乗算器14〜16と加算器17を
用いて補間係数の積和演算を行なうことによりサンプリ
ングレートを変換した出力信号を得る。
ック数、消費電力、及び回路規模の低減を図る。 【構成】 プリフィルタ装置1は入力信号のサンプリン
グ周波数f1のみで仮想的なオーバーサンプリングとフ
ィルタリングを行う。また、補間フィルタ装置2は、ス
イッチング装置5によりサンプリングクロックの乗り換
えに必要な順序に応じてプリフィルタ装置1の出力を選
択し、FIFO11〜13に対してサンプリング周波数
f1で書き込み、出力信号のサンプリング周波数f2で
読み出しを行った後、乗算器14〜16と加算器17を
用いて補間係数の積和演算を行なうことによりサンプリ
ングレートを変換した出力信号を得る。
Description
【0001】
【産業上の利用分野】本発明は、例えばビデオ信号やオ
ーディオ信号処理の技術分野で用いられるサンプリング
レート変換装置に関するものである。
ーディオ信号処理の技術分野で用いられるサンプリング
レート変換装置に関するものである。
【0002】
【従来の技術】従来、入力信号のサンプリング周波数を
n/m倍に変換するサンプリングレート変換装置として
は、例えば、春日正男著「AV・OA用ディジタル信号
処理」,pp.160−162,1991年4月25
日,(株)昭晃堂発行、に記載されたものが知られてい
る。
n/m倍に変換するサンプリングレート変換装置として
は、例えば、春日正男著「AV・OA用ディジタル信号
処理」,pp.160−162,1991年4月25
日,(株)昭晃堂発行、に記載されたものが知られてい
る。
【0003】図12はこのようなのサンプリングレート
変換装置の基本構成を示すブロック図である。このサン
プリングレート変換装置は、サンプリング周波数f1の
入力信号をサンプリング周波数がf2(=nf1/m)
の出力信号に変換するものであって、サンプリングレー
ト増加回路31とローパスフィルタ32とサンプリング
レート減少回路33から構成されている。
変換装置の基本構成を示すブロック図である。このサン
プリングレート変換装置は、サンプリング周波数f1の
入力信号をサンプリング周波数がf2(=nf1/m)
の出力信号に変換するものであって、サンプリングレー
ト増加回路31とローパスフィルタ32とサンプリング
レート減少回路33から構成されている。
【0004】サンプリングレート増加回路31は入力信
号の各データ間に(n−1)個の0データを挿入してサ
ンプリング周波数がnf1のデータに変換する。ローパ
スフィルタ32は周波数がnf1のクロックで動作し、
基本周波数(0≦f≦f1/2)以外の周波数帯域を除
去して折り返し歪みを防止するものである。そして、サ
ンプリングレート減少回路33はローパスフィルタ32
の出力をm個に1個抜き出すことにより、サンプリング
周波数がnf1/m=f2の出力データを得るものであ
る。
号の各データ間に(n−1)個の0データを挿入してサ
ンプリング周波数がnf1のデータに変換する。ローパ
スフィルタ32は周波数がnf1のクロックで動作し、
基本周波数(0≦f≦f1/2)以外の周波数帯域を除
去して折り返し歪みを防止するものである。そして、サ
ンプリングレート減少回路33はローパスフィルタ32
の出力をm個に1個抜き出すことにより、サンプリング
周波数がnf1/m=f2の出力データを得るものであ
る。
【0005】
【発明が解決しようとする課題】しかしながら、前記従
来のサンプリングレート変換装置には下記(1)〜
(3)のような問題点があった。 (1)周波数f1、nf1、f2という3種類のシステ
ムクロックが必要であるため、クロックジッター等の影
響を受けやすい。
来のサンプリングレート変換装置には下記(1)〜
(3)のような問題点があった。 (1)周波数f1、nf1、f2という3種類のシステ
ムクロックが必要であるため、クロックジッター等の影
響を受けやすい。
【0006】(2)システムクロックの周波数が高くな
ると回路動作が不安定となる要素となる。特に、ビデオ
信号処理におけるサンプリング周波数は十数MHzにな
るので、サンプリングレートを数倍に増加する場合には
システムクロック周波数が高くなるので、不具合が起こ
る。また、システムクロック周波数が高いと消費電力も
大きくなる。
ると回路動作が不安定となる要素となる。特に、ビデオ
信号処理におけるサンプリング周波数は十数MHzにな
るので、サンプリングレートを数倍に増加する場合には
システムクロック周波数が高くなるので、不具合が起こ
る。また、システムクロック周波数が高いと消費電力も
大きくなる。
【0007】(3)回路規模が大きくなる。 本発明は前記(1)〜(3)の問題点を全て解消するこ
とができるサンプリングレート変換装置を提供すること
を目的とする。
とができるサンプリングレート変換装置を提供すること
を目的とする。
【0008】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、入力信号のサンプリング周波数をn/m
倍に変換するサンプリングレート変換装置において、入
力信号のサンプリング周波数で動作し、並列処理により
仮想的にオーバーサンプリングを行い、かつフィルタリ
ングを行う複数出力のプリフィルタ装置と、この複数出
力を所望の順序で選択するスイッチング手段と、スイッ
チング手段の出力を入力信号のサンプリング周波数で書
き込み、出力信号のサンプリング周波数で読み出しを行
う一時蓄積手段と、一時蓄積手段から読み出したデータ
と補間係数の積和演算を行なう手段とを有する補間フィ
ルタ装置とを備えることを特徴とするものである。
に、本発明は、入力信号のサンプリング周波数をn/m
倍に変換するサンプリングレート変換装置において、入
力信号のサンプリング周波数で動作し、並列処理により
仮想的にオーバーサンプリングを行い、かつフィルタリ
ングを行う複数出力のプリフィルタ装置と、この複数出
力を所望の順序で選択するスイッチング手段と、スイッ
チング手段の出力を入力信号のサンプリング周波数で書
き込み、出力信号のサンプリング周波数で読み出しを行
う一時蓄積手段と、一時蓄積手段から読み出したデータ
と補間係数の積和演算を行なう手段とを有する補間フィ
ルタ装置とを備えることを特徴とするものである。
【0009】また、本発明は、前記プリフィルタの係数
を左右対称に選定すると共に、左右対称の係数を乗算す
る乗算器を共用することにより回路規模を抑えるように
構成した。
を左右対称に選定すると共に、左右対称の係数を乗算す
る乗算器を共用することにより回路規模を抑えるように
構成した。
【0010】さらに、本発明は、入力データのビットを
シフトする回路と加減算回路とを設けることによりプリ
フィルタにおける乗算器を共用して回路規模を抑えるよ
うに構成した。
シフトする回路と加減算回路とを設けることによりプリ
フィルタにおける乗算器を共用して回路規模を抑えるよ
うに構成した。
【0011】
【作用】本発明によれば、プリフィルタ装置は入力信号
のサンプリング周波数のみで仮想的なオーバーサンプリ
ングとフィルタリングを行う。また、補間フィルタ装置
は、サンプリングクロックの乗り換えに必要な順序に応
じてプリフィルタ装置の出力を選択し、一時蓄積手段に
対して入力信号のサンプリング周波数で書き込み、出力
信号のサンプリング周波数で読み出しを行った後、補間
係数の積和演算を行なうことによりサンプリングレート
を変換した出力信号を得る。
のサンプリング周波数のみで仮想的なオーバーサンプリ
ングとフィルタリングを行う。また、補間フィルタ装置
は、サンプリングクロックの乗り換えに必要な順序に応
じてプリフィルタ装置の出力を選択し、一時蓄積手段に
対して入力信号のサンプリング周波数で書き込み、出力
信号のサンプリング周波数で読み出しを行った後、補間
係数の積和演算を行なうことによりサンプリングレート
を変換した出力信号を得る。
【0012】
【実施例】以下図面を参照しながら本発明の実施例につ
いて詳細に説明する。図1は本発明の一実施例の構成を
示す図である。本実施例のサンプリングレート変換装置
はプリフィルタ装置1と補間フィルタ装置2から構成さ
れている。プリフィルタ装置1は、第1のサブフィルタ
3と第2のサブフィルタ4で並列処理を行ない、2倍の
オーバーサンプリングとフィルタリングを実現してい
る。このプリフィルタ装置により、サンプリングクロッ
クの乗り換え時に起こる折り返し歪みの原因となる周波
数成分を除去する。
いて詳細に説明する。図1は本発明の一実施例の構成を
示す図である。本実施例のサンプリングレート変換装置
はプリフィルタ装置1と補間フィルタ装置2から構成さ
れている。プリフィルタ装置1は、第1のサブフィルタ
3と第2のサブフィルタ4で並列処理を行ない、2倍の
オーバーサンプリングとフィルタリングを実現してい
る。このプリフィルタ装置により、サンプリングクロッ
クの乗り換え時に起こる折り返し歪みの原因となる周波
数成分を除去する。
【0013】この原理について対称係数の6タップのフ
ィルタの例を説明する。図2の(a)は左に入力信号を
右に係数を示している。まず、入力信号のデータ間に0
を挿入してオーバーサンプリングを行い、図2の(a)
の係数をもってフィルタリングを行う。その結果は図2
の(b)に示すように、K1D0+K3D1+K5D
2、K0D0+K2D1+K4D2、K1D1+K3D
2+K5D3、K0D1+K2D2+K4D3、・・・
となる。
ィルタの例を説明する。図2の(a)は左に入力信号を
右に係数を示している。まず、入力信号のデータ間に0
を挿入してオーバーサンプリングを行い、図2の(a)
の係数をもってフィルタリングを行う。その結果は図2
の(b)に示すように、K1D0+K3D1+K5D
2、K0D0+K2D1+K4D2、K1D1+K3D
2+K5D3、K0D1+K2D2+K4D3、・・・
となる。
【0014】演算に用いられた係数に着目すると、デー
タひとつ置きに演算に用いられた係数の組合せが一定で
ある。この例ではK0,K2,K4とK1,K3,K5
の組合せである。
タひとつ置きに演算に用いられた係数の組合せが一定で
ある。この例ではK0,K2,K4とK1,K3,K5
の組合せである。
【0015】このように使用する係数が固定の組合せな
ら、図2の(c)に示すように2つのフィルタに分ける
ことが出来る。分けられたそれぞれのフィルタをサブフ
ィルタと呼ぶことにする。なお、図示の便宜上、図2の
(c)の2つのフィルタの出力データを時間的にずらし
て記載したが、実際には時間的に一致している。ここで
は、サブフィルタの出力をそのまま出力をしているので
システムクロックは1種類、つまり、入力信号のサンプ
リング周波数f1のみで動作している。このように本実
施例では、入力データを2つのサブフィルタで処理する
ことにより仮想的に2倍のオーバーサンプリングを実現
している。一般に、n倍オーバーサンプリング時にはn
個のサブフィルタを設ければよい。
ら、図2の(c)に示すように2つのフィルタに分ける
ことが出来る。分けられたそれぞれのフィルタをサブフ
ィルタと呼ぶことにする。なお、図示の便宜上、図2の
(c)の2つのフィルタの出力データを時間的にずらし
て記載したが、実際には時間的に一致している。ここで
は、サブフィルタの出力をそのまま出力をしているので
システムクロックは1種類、つまり、入力信号のサンプ
リング周波数f1のみで動作している。このように本実
施例では、入力データを2つのサブフィルタで処理する
ことにより仮想的に2倍のオーバーサンプリングを実現
している。一般に、n倍オーバーサンプリング時にはn
個のサブフィルタを設ければよい。
【0016】また、本実施例ではサブフィルタの構成に
回路規模削減のための工夫がなされている。まず、係数
が左右対称なのでフィルタ構成を転置型にして図3のよ
うに同値係数の乗算器21〜23を共用している。ま
た、係数が固定値なので2進数の特徴を活かして係数の
分解を行ない、共通の数を作ることで乗算器内部の共用
化を計ることができる。例えば、図4の(a)に示すよ
うに演算に用いる係数が−3、5、27であるとする。
データをDとすれば、演算は−3D、5D、27Dを求
めることである。ここで係数の分解を行なうと、5Dは
(8−3)D、27Dは(32−5)Dと表せる。よっ
て、図4の(b)に示すように−3Dは5Dの演算に利
用できるし、5Dは27Dの演算に利用できる。このよ
うに乗算器の内部を共用にすることとで回路規模を抑え
ている。
回路規模削減のための工夫がなされている。まず、係数
が左右対称なのでフィルタ構成を転置型にして図3のよ
うに同値係数の乗算器21〜23を共用している。ま
た、係数が固定値なので2進数の特徴を活かして係数の
分解を行ない、共通の数を作ることで乗算器内部の共用
化を計ることができる。例えば、図4の(a)に示すよ
うに演算に用いる係数が−3、5、27であるとする。
データをDとすれば、演算は−3D、5D、27Dを求
めることである。ここで係数の分解を行なうと、5Dは
(8−3)D、27Dは(32−5)Dと表せる。よっ
て、図4の(b)に示すように−3Dは5Dの演算に利
用できるし、5Dは27Dの演算に利用できる。このよ
うに乗算器の内部を共用にすることとで回路規模を抑え
ている。
【0017】再び図1に戻って説明をする。補間フィル
タ装置2においては、スイッチング装置5により、第
1,第2のサブフィルタ3,4からの2つの出力からサ
ンプリングクロックを乗り換える順序に応じて補間に必
要なデータの選択を行なっている。ここではスイッチン
グ回路8〜10は2つの入力から連続した3つのデータ
を選んで次の第1〜第3のFIFO11〜13へ出力し
ている。プリフィルタ装置1からのデータは交互に2つ
の系で送りだしているので、3つの連続したデータを選
択するには1段のフリップフロップ回路6,7を必要と
する。これらのフリップフロップ回路6,7及びスイッ
チング回路8〜10は入力信号のサンプリング周波数と
同じf1のクロックで動作する。
タ装置2においては、スイッチング装置5により、第
1,第2のサブフィルタ3,4からの2つの出力からサ
ンプリングクロックを乗り換える順序に応じて補間に必
要なデータの選択を行なっている。ここではスイッチン
グ回路8〜10は2つの入力から連続した3つのデータ
を選んで次の第1〜第3のFIFO11〜13へ出力し
ている。プリフィルタ装置1からのデータは交互に2つ
の系で送りだしているので、3つの連続したデータを選
択するには1段のフリップフロップ回路6,7を必要と
する。これらのフリップフロップ回路6,7及びスイッ
チング回路8〜10は入力信号のサンプリング周波数と
同じf1のクロックで動作する。
【0018】このようにしてスイッチング装置5により
選択されたデータは、第1〜第3のFIFO11〜13
を経て乗算器14〜16へ送られる。ここで第1〜第3
のFIFO11〜13に対する書き込みは周波数f1の
クロックで行われ、読み出しは周波数f2のクロックで
行われる。第1〜第3のFIFO11〜13から読み出
されたデータは、乗算器14〜16において補間係数が
乗算され、その出力が加算器17により加算されて、補
間処理の行われたサンプリング周波数がf2のデータと
して出力される。
選択されたデータは、第1〜第3のFIFO11〜13
を経て乗算器14〜16へ送られる。ここで第1〜第3
のFIFO11〜13に対する書き込みは周波数f1の
クロックで行われ、読み出しは周波数f2のクロックで
行われる。第1〜第3のFIFO11〜13から読み出
されたデータは、乗算器14〜16において補間係数が
乗算され、その出力が加算器17により加算されて、補
間処理の行われたサンプリング周波数がf2のデータと
して出力される。
【0019】次に入力信号のサンプリング周波数f1に
対して出力信号のサンプリング周波数f2が、f2=3
f1/4の場合について、補間フィルタ装置2の動作を
説明する。
対して出力信号のサンプリング周波数f2が、f2=3
f1/4の場合について、補間フィルタ装置2の動作を
説明する。
【0020】図5にこの場合の乗算器14〜16及び加
算器17の動作を示す。前記したように、プリフィルタ
装置1で2倍のオーバーサンプリングを行っているの
で、図5の入力データX1,X2,X3,・・・と出力
データY1,Y2,Y3,・・・とは8:3の関係にあ
る。そして、網掛けした補間係数が用いられる。
算器17の動作を示す。前記したように、プリフィルタ
装置1で2倍のオーバーサンプリングを行っているの
で、図5の入力データX1,X2,X3,・・・と出力
データY1,Y2,Y3,・・・とは8:3の関係にあ
る。そして、網掛けした補間係数が用いられる。
【0021】すなわち、Y1=k3・X1+k0・x2
+k−3・X3、Y2=k2・X4+k−1・X5、Y
3=k1・X7+k−2・X8、Y4=k3・X9+k
0・x10+k−3・X11、Y5=k2・X12+k
−1・X13である。ここで、Y2とY4は、入力デー
タ間に等間隔で2個ずつ挿入された零点(データ0)の
タイミングで出力されている。
+k−3・X3、Y2=k2・X4+k−1・X5、Y
3=k1・X7+k−2・X8、Y4=k3・X9+k
0・x10+k−3・X11、Y5=k2・X12+k
−1・X13である。ここで、Y2とY4は、入力デー
タ間に等間隔で2個ずつ挿入された零点(データ0)の
タイミングで出力されている。
【0022】図6に図5の入力データ、補間係数、及び
出力データの対応関係を示す。この図からわかるよう
に、サンプリング周波数が4:3の場合、係数の組合せ
は3通りである。
出力データの対応関係を示す。この図からわかるよう
に、サンプリング周波数が4:3の場合、係数の組合せ
は3通りである。
【0023】次に、図7〜図11を参照しながら、図5
及び図6の動作を実現する場合のスイッチング回路8〜
10について説明する。図7のように入力1からデータ
がX1、X3、X5、入力2からはデータがX2、X
4、X6と交互に入力される。これに対して、第1〜第
3のFIFOに必要なデータは図8のようになるから、
1段目に示す補間に必要なデータはX1、X2、X3で
図9のようにデータの選択をすればよい。次に補間に必
要なデータはX4、X5、0であるから、図10のよう
に選択し、その次は図11のように選択すればよい。こ
れで図6の出力データY1〜Y3の演算に必要な入力デ
ータが第1〜第3のFIFOへ送られる。以下同様にし
て、Y4以後の出力データの演算に必要な入力データを
第1〜第3のFIFOへ送ることができる。このように
して補間に必要なデータの選択を実現している。
及び図6の動作を実現する場合のスイッチング回路8〜
10について説明する。図7のように入力1からデータ
がX1、X3、X5、入力2からはデータがX2、X
4、X6と交互に入力される。これに対して、第1〜第
3のFIFOに必要なデータは図8のようになるから、
1段目に示す補間に必要なデータはX1、X2、X3で
図9のようにデータの選択をすればよい。次に補間に必
要なデータはX4、X5、0であるから、図10のよう
に選択し、その次は図11のように選択すればよい。こ
れで図6の出力データY1〜Y3の演算に必要な入力デ
ータが第1〜第3のFIFOへ送られる。以下同様にし
て、Y4以後の出力データの演算に必要な入力データを
第1〜第3のFIFOへ送ることができる。このように
して補間に必要なデータの選択を実現している。
【0024】このように本実施例では周波数がf1とf
2の2種類のシステムクロックでサンプリングレート変
換装置が動作し、サブフィルタの乗算器を共用すること
により回路が小規模で実現できる。
2の2種類のシステムクロックでサンプリングレート変
換装置が動作し、サブフィルタの乗算器を共用すること
により回路が小規模で実現できる。
【0025】
【発明の効果】以上説明したように、本発明によれば以
下のような効果が得られる。 (1)2種類のシステムクロックのみで動作可能であ
る。 (2)プリフィルタ装置でデータ0を挿入するときに、
システムクロック周波数を上げないので、システムの動
作が安定し、消費電力も抑えることが出来る。 (3)並列処理をするサブフィルタで共用できる部分が
あるので、回路規模を抑えることが出来る。
下のような効果が得られる。 (1)2種類のシステムクロックのみで動作可能であ
る。 (2)プリフィルタ装置でデータ0を挿入するときに、
システムクロック周波数を上げないので、システムの動
作が安定し、消費電力も抑えることが出来る。 (3)並列処理をするサブフィルタで共用できる部分が
あるので、回路規模を抑えることが出来る。
【図1】本発明を適用したサンプリングレート変換装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図2】図1のプリフィルタ装置における並列処理の説
明図である。
明図である。
【図3】転置型プリフィルタの説明図の構成を示す図で
ある。
ある。
【図4】プリフィルタにおける乗算器の共用化の説明図
である。
である。
【図5】補間フィルタ装置における乗算器と加算器の動
作を説明する図である。
作を説明する図である。
【図6】入力データ、補間係数、及び出力データの対応
関係を示す図である。
関係を示す図である。
【図7】補間フィルタ装置におけるスイッチング回路の
動作を説明する図である。
動作を説明する図である。
【図8】スイッチング回路からFIFOに出力すべきデ
ータを示す図である。
ータを示す図である。
【図9】スイッチング回路の選択状態の一状態を示す図
である。
である。
【図10】図9に続くスイッチの選択状態を示す図であ
る。
る。
【図11】図10に続くスイッチの選択状態を示す図で
ある。
ある。
【図12】従来のサンプリングレート変換装置の構成の
一例を示すブロック図である。
一例を示すブロック図である。
1…プリフィルタ装置、2,3…サブフィルタ、4…ス
イッチング装置、11〜13…第1〜第3のFIFO、
14〜16,21〜23…乗算器、17…加算器
イッチング装置、11〜13…第1〜第3のFIFO、
14〜16,21〜23…乗算器、17…加算器
Claims (3)
- 【請求項1】 入力信号のサンプリング周波数をn/m
倍に変換するサンプリングレート変換装置において、 (a)入力信号のサンプリング周波数で動作し、並列処
理により仮想的にオーバーサンプリングを行い、かつフ
ィルタリングを行う複数出力のプリフィルタ装置と、 (b)該複数出力を所望の順序で選択するスイッチング
手段と、該スイッチング手段の出力を入力信号のサンプ
リング周波数で書き込み、出力信号のサンプリング周波
数で読み出しを行う一時蓄積手段と、該一時蓄積手段か
ら読み出したデータと補間係数の積和演算を行なう手段
とを有する補間フィルタ装置と、を備えることを特徴と
するサンプリングレート変換装置。 - 【請求項2】 プリフィルタの係数を左右対称に選定す
ると共に、該左右対称の係数を乗算する乗算器を共用し
た請求項1記載のサンプリングレート変換装置。 - 【請求項3】 入力データのビットをシフトする回路と
加減算回路とを設けることにより乗算器を共用した請求
項1又は2記載のサンプリングレート変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24458294A JP3322030B2 (ja) | 1994-09-13 | 1994-09-13 | サンプリングレート変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24458294A JP3322030B2 (ja) | 1994-09-13 | 1994-09-13 | サンプリングレート変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0884048A true JPH0884048A (ja) | 1996-03-26 |
JP3322030B2 JP3322030B2 (ja) | 2002-09-09 |
Family
ID=17120871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24458294A Expired - Fee Related JP3322030B2 (ja) | 1994-09-13 | 1994-09-13 | サンプリングレート変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3322030B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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