JPH0884048A - サンプリングレート変換装置 - Google Patents
サンプリングレート変換装置Info
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- JPH0884048A JPH0884048A JP24458294A JP24458294A JPH0884048A JP H0884048 A JPH0884048 A JP H0884048A JP 24458294 A JP24458294 A JP 24458294A JP 24458294 A JP24458294 A JP 24458294A JP H0884048 A JPH0884048 A JP H0884048A
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Abstract
(57)【要約】
【目的】 サンプリングレート変換装置において、クロ
ック数、消費電力、及び回路規模の低減を図る。 【構成】 プリフィルタ装置１は入力信号のサンプリン
グ周波数ｆ１のみで仮想的なオーバーサンプリングとフ
ィルタリングを行う。また、補間フィルタ装置２は、ス
イッチング装置５によりサンプリングクロックの乗り換
えに必要な順序に応じてプリフィルタ装置１の出力を選
択し、ＦＩＦＯ１１〜１３に対してサンプリング周波数
ｆ１で書き込み、出力信号のサンプリング周波数ｆ２で
読み出しを行った後、乗算器１４〜１６と加算器１７を
用いて補間係数の積和演算を行なうことによりサンプリ
ングレートを変換した出力信号を得る。
ック数、消費電力、及び回路規模の低減を図る。 【構成】 プリフィルタ装置１は入力信号のサンプリン
グ周波数ｆ１のみで仮想的なオーバーサンプリングとフ
ィルタリングを行う。また、補間フィルタ装置２は、ス
イッチング装置５によりサンプリングクロックの乗り換
えに必要な順序に応じてプリフィルタ装置１の出力を選
択し、ＦＩＦＯ１１〜１３に対してサンプリング周波数
ｆ１で書き込み、出力信号のサンプリング周波数ｆ２で
読み出しを行った後、乗算器１４〜１６と加算器１７を
用いて補間係数の積和演算を行なうことによりサンプリ
ングレートを変換した出力信号を得る。
Description
【０００１】
【産業上の利用分野】本発明は、例えばビデオ信号やオ
ーディオ信号処理の技術分野で用いられるサンプリング
レート変換装置に関するものである。
ーディオ信号処理の技術分野で用いられるサンプリング
レート変換装置に関するものである。
【０００２】
【従来の技術】従来、入力信号のサンプリング周波数を
ｎ／ｍ倍に変換するサンプリングレート変換装置として
は、例えば、春日正男著「ＡＶ・ＯＡ用ディジタル信号
処理」，ｐｐ．１６０−１６２，１９９１年４月２５
日，（株）昭晃堂発行、に記載されたものが知られてい
る。
ｎ／ｍ倍に変換するサンプリングレート変換装置として
は、例えば、春日正男著「ＡＶ・ＯＡ用ディジタル信号
処理」，ｐｐ．１６０−１６２，１９９１年４月２５
日，（株）昭晃堂発行、に記載されたものが知られてい
る。
【０００３】図１２はこのようなのサンプリングレート
変換装置の基本構成を示すブロック図である。このサン
プリングレート変換装置は、サンプリング周波数ｆ１の
入力信号をサンプリング周波数がｆ２（＝ｎｆ１／ｍ）
の出力信号に変換するものであって、サンプリングレー
ト増加回路３１とローパスフィルタ３２とサンプリング
レート減少回路３３から構成されている。
変換装置の基本構成を示すブロック図である。このサン
プリングレート変換装置は、サンプリング周波数ｆ１の
入力信号をサンプリング周波数がｆ２（＝ｎｆ１／ｍ）
の出力信号に変換するものであって、サンプリングレー
ト増加回路３１とローパスフィルタ３２とサンプリング
レート減少回路３３から構成されている。
【０００４】サンプリングレート増加回路３１は入力信
号の各データ間に（ｎ−１）個の０データを挿入してサ
ンプリング周波数がｎｆ１のデータに変換する。ローパ
スフィルタ３２は周波数がｎｆ１のクロックで動作し、
基本周波数（０≦ｆ≦ｆ１／２）以外の周波数帯域を除
去して折り返し歪みを防止するものである。そして、サ
ンプリングレート減少回路３３はローパスフィルタ３２
の出力をｍ個に１個抜き出すことにより、サンプリング
周波数がｎｆ１／ｍ＝ｆ２の出力データを得るものであ
る。
号の各データ間に（ｎ−１）個の０データを挿入してサ
ンプリング周波数がｎｆ１のデータに変換する。ローパ
スフィルタ３２は周波数がｎｆ１のクロックで動作し、
基本周波数（０≦ｆ≦ｆ１／２）以外の周波数帯域を除
去して折り返し歪みを防止するものである。そして、サ
ンプリングレート減少回路３３はローパスフィルタ３２
の出力をｍ個に１個抜き出すことにより、サンプリング
周波数がｎｆ１／ｍ＝ｆ２の出力データを得るものであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来のサンプリングレート変換装置には下記（１）〜
（３）のような問題点があった。 （１）周波数ｆ１、ｎｆ１、ｆ２という３種類のシステ
ムクロックが必要であるため、クロックジッター等の影
響を受けやすい。
来のサンプリングレート変換装置には下記（１）〜
（３）のような問題点があった。 （１）周波数ｆ１、ｎｆ１、ｆ２という３種類のシステ
ムクロックが必要であるため、クロックジッター等の影
響を受けやすい。
【０００６】（２）システムクロックの周波数が高くな
ると回路動作が不安定となる要素となる。特に、ビデオ
信号処理におけるサンプリング周波数は十数ＭＨｚにな
るので、サンプリングレートを数倍に増加する場合には
システムクロック周波数が高くなるので、不具合が起こ
る。また、システムクロック周波数が高いと消費電力も
大きくなる。
ると回路動作が不安定となる要素となる。特に、ビデオ
信号処理におけるサンプリング周波数は十数ＭＨｚにな
るので、サンプリングレートを数倍に増加する場合には
システムクロック周波数が高くなるので、不具合が起こ
る。また、システムクロック周波数が高いと消費電力も
大きくなる。
【０００７】（３）回路規模が大きくなる。 本発明は前記（１）〜（３）の問題点を全て解消するこ
とができるサンプリングレート変換装置を提供すること
を目的とする。
とができるサンプリングレート変換装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、入力信号のサンプリング周波数をｎ／ｍ
倍に変換するサンプリングレート変換装置において、入
力信号のサンプリング周波数で動作し、並列処理により
仮想的にオーバーサンプリングを行い、かつフィルタリ
ングを行う複数出力のプリフィルタ装置と、この複数出
力を所望の順序で選択するスイッチング手段と、スイッ
チング手段の出力を入力信号のサンプリング周波数で書
き込み、出力信号のサンプリング周波数で読み出しを行
う一時蓄積手段と、一時蓄積手段から読み出したデータ
と補間係数の積和演算を行なう手段とを有する補間フィ
ルタ装置とを備えることを特徴とするものである。
に、本発明は、入力信号のサンプリング周波数をｎ／ｍ
倍に変換するサンプリングレート変換装置において、入
力信号のサンプリング周波数で動作し、並列処理により
仮想的にオーバーサンプリングを行い、かつフィルタリ
ングを行う複数出力のプリフィルタ装置と、この複数出
力を所望の順序で選択するスイッチング手段と、スイッ
チング手段の出力を入力信号のサンプリング周波数で書
き込み、出力信号のサンプリング周波数で読み出しを行
う一時蓄積手段と、一時蓄積手段から読み出したデータ
と補間係数の積和演算を行なう手段とを有する補間フィ
ルタ装置とを備えることを特徴とするものである。
【０００９】また、本発明は、前記プリフィルタの係数
を左右対称に選定すると共に、左右対称の係数を乗算す
る乗算器を共用することにより回路規模を抑えるように
構成した。
を左右対称に選定すると共に、左右対称の係数を乗算す
る乗算器を共用することにより回路規模を抑えるように
構成した。
【００１０】さらに、本発明は、入力データのビットを
シフトする回路と加減算回路とを設けることによりプリ
フィルタにおける乗算器を共用して回路規模を抑えるよ
うに構成した。
シフトする回路と加減算回路とを設けることによりプリ
フィルタにおける乗算器を共用して回路規模を抑えるよ
うに構成した。
【００１１】
【作用】本発明によれば、プリフィルタ装置は入力信号
のサンプリング周波数のみで仮想的なオーバーサンプリ
ングとフィルタリングを行う。また、補間フィルタ装置
は、サンプリングクロックの乗り換えに必要な順序に応
じてプリフィルタ装置の出力を選択し、一時蓄積手段に
対して入力信号のサンプリング周波数で書き込み、出力
信号のサンプリング周波数で読み出しを行った後、補間
係数の積和演算を行なうことによりサンプリングレート
を変換した出力信号を得る。
のサンプリング周波数のみで仮想的なオーバーサンプリ
ングとフィルタリングを行う。また、補間フィルタ装置
は、サンプリングクロックの乗り換えに必要な順序に応
じてプリフィルタ装置の出力を選択し、一時蓄積手段に
対して入力信号のサンプリング周波数で書き込み、出力
信号のサンプリング周波数で読み出しを行った後、補間
係数の積和演算を行なうことによりサンプリングレート
を変換した出力信号を得る。
【００１２】
【実施例】以下図面を参照しながら本発明の実施例につ
いて詳細に説明する。図１は本発明の一実施例の構成を
示す図である。本実施例のサンプリングレート変換装置
はプリフィルタ装置１と補間フィルタ装置２から構成さ
れている。プリフィルタ装置１は、第１のサブフィルタ
３と第２のサブフィルタ４で並列処理を行ない、２倍の
オーバーサンプリングとフィルタリングを実現してい
る。このプリフィルタ装置により、サンプリングクロッ
クの乗り換え時に起こる折り返し歪みの原因となる周波
数成分を除去する。
いて詳細に説明する。図１は本発明の一実施例の構成を
示す図である。本実施例のサンプリングレート変換装置
はプリフィルタ装置１と補間フィルタ装置２から構成さ
れている。プリフィルタ装置１は、第１のサブフィルタ
３と第２のサブフィルタ４で並列処理を行ない、２倍の
オーバーサンプリングとフィルタリングを実現してい
る。このプリフィルタ装置により、サンプリングクロッ
クの乗り換え時に起こる折り返し歪みの原因となる周波
数成分を除去する。
【００１３】この原理について対称係数の６タップのフ
ィルタの例を説明する。図２の（ａ）は左に入力信号を
右に係数を示している。まず、入力信号のデータ間に０
を挿入してオーバーサンプリングを行い、図２の（ａ）
の係数をもってフィルタリングを行う。その結果は図２
の（ｂ）に示すように、Ｋ１Ｄ０＋Ｋ３Ｄ１＋Ｋ５Ｄ
２、Ｋ０Ｄ０＋Ｋ２Ｄ１＋Ｋ４Ｄ２、Ｋ１Ｄ１＋Ｋ３Ｄ
２＋Ｋ５Ｄ３、Ｋ０Ｄ１＋Ｋ２Ｄ２＋Ｋ４Ｄ３、・・・
となる。
ィルタの例を説明する。図２の（ａ）は左に入力信号を
右に係数を示している。まず、入力信号のデータ間に０
を挿入してオーバーサンプリングを行い、図２の（ａ）
の係数をもってフィルタリングを行う。その結果は図２
の（ｂ）に示すように、Ｋ１Ｄ０＋Ｋ３Ｄ１＋Ｋ５Ｄ
２、Ｋ０Ｄ０＋Ｋ２Ｄ１＋Ｋ４Ｄ２、Ｋ１Ｄ１＋Ｋ３Ｄ
２＋Ｋ５Ｄ３、Ｋ０Ｄ１＋Ｋ２Ｄ２＋Ｋ４Ｄ３、・・・
となる。
【００１４】演算に用いられた係数に着目すると、デー
タひとつ置きに演算に用いられた係数の組合せが一定で
ある。この例ではＫ０，Ｋ２，Ｋ４とＫ１，Ｋ３，Ｋ５
の組合せである。
タひとつ置きに演算に用いられた係数の組合せが一定で
ある。この例ではＫ０，Ｋ２，Ｋ４とＫ１，Ｋ３，Ｋ５
の組合せである。
【００１５】このように使用する係数が固定の組合せな
ら、図２の（ｃ）に示すように２つのフィルタに分ける
ことが出来る。分けられたそれぞれのフィルタをサブフ
ィルタと呼ぶことにする。なお、図示の便宜上、図２の
（ｃ）の２つのフィルタの出力データを時間的にずらし
て記載したが、実際には時間的に一致している。ここで
は、サブフィルタの出力をそのまま出力をしているので
システムクロックは１種類、つまり、入力信号のサンプ
リング周波数ｆ１のみで動作している。このように本実
施例では、入力データを２つのサブフィルタで処理する
ことにより仮想的に２倍のオーバーサンプリングを実現
している。一般に、ｎ倍オーバーサンプリング時にはｎ
個のサブフィルタを設ければよい。
ら、図２の（ｃ）に示すように２つのフィルタに分ける
ことが出来る。分けられたそれぞれのフィルタをサブフ
ィルタと呼ぶことにする。なお、図示の便宜上、図２の
（ｃ）の２つのフィルタの出力データを時間的にずらし
て記載したが、実際には時間的に一致している。ここで
は、サブフィルタの出力をそのまま出力をしているので
システムクロックは１種類、つまり、入力信号のサンプ
リング周波数ｆ１のみで動作している。このように本実
施例では、入力データを２つのサブフィルタで処理する
ことにより仮想的に２倍のオーバーサンプリングを実現
している。一般に、ｎ倍オーバーサンプリング時にはｎ
個のサブフィルタを設ければよい。
【００１６】また、本実施例ではサブフィルタの構成に
回路規模削減のための工夫がなされている。まず、係数
が左右対称なのでフィルタ構成を転置型にして図３のよ
うに同値係数の乗算器２１〜２３を共用している。ま
た、係数が固定値なので２進数の特徴を活かして係数の
分解を行ない、共通の数を作ることで乗算器内部の共用
化を計ることができる。例えば、図４の（ａ）に示すよ
うに演算に用いる係数が−３、５、２７であるとする。
データをＤとすれば、演算は−３Ｄ、５Ｄ、２７Ｄを求
めることである。ここで係数の分解を行なうと、５Ｄは
（８−３）Ｄ、２７Ｄは（３２−５）Ｄと表せる。よっ
て、図４の（ｂ）に示すように−３Ｄは５Ｄの演算に利
用できるし、５Ｄは２７Ｄの演算に利用できる。このよ
うに乗算器の内部を共用にすることとで回路規模を抑え
ている。
回路規模削減のための工夫がなされている。まず、係数
が左右対称なのでフィルタ構成を転置型にして図３のよ
うに同値係数の乗算器２１〜２３を共用している。ま
た、係数が固定値なので２進数の特徴を活かして係数の
分解を行ない、共通の数を作ることで乗算器内部の共用
化を計ることができる。例えば、図４の（ａ）に示すよ
うに演算に用いる係数が−３、５、２７であるとする。
データをＤとすれば、演算は−３Ｄ、５Ｄ、２７Ｄを求
めることである。ここで係数の分解を行なうと、５Ｄは
（８−３）Ｄ、２７Ｄは（３２−５）Ｄと表せる。よっ
て、図４の（ｂ）に示すように−３Ｄは５Ｄの演算に利
用できるし、５Ｄは２７Ｄの演算に利用できる。このよ
うに乗算器の内部を共用にすることとで回路規模を抑え
ている。
【００１７】再び図１に戻って説明をする。補間フィル
タ装置２においては、スイッチング装置５により、第
１，第２のサブフィルタ３，４からの２つの出力からサ
ンプリングクロックを乗り換える順序に応じて補間に必
要なデータの選択を行なっている。ここではスイッチン
グ回路８〜１０は２つの入力から連続した３つのデータ
を選んで次の第１〜第３のＦＩＦＯ１１〜１３へ出力し
ている。プリフィルタ装置１からのデータは交互に２つ
の系で送りだしているので、３つの連続したデータを選
択するには１段のフリップフロップ回路６，７を必要と
する。これらのフリップフロップ回路６，７及びスイッ
チング回路８〜１０は入力信号のサンプリング周波数と
同じｆ１のクロックで動作する。
タ装置２においては、スイッチング装置５により、第
１，第２のサブフィルタ３，４からの２つの出力からサ
ンプリングクロックを乗り換える順序に応じて補間に必
要なデータの選択を行なっている。ここではスイッチン
グ回路８〜１０は２つの入力から連続した３つのデータ
を選んで次の第１〜第３のＦＩＦＯ１１〜１３へ出力し
ている。プリフィルタ装置１からのデータは交互に２つ
の系で送りだしているので、３つの連続したデータを選
択するには１段のフリップフロップ回路６，７を必要と
する。これらのフリップフロップ回路６，７及びスイッ
チング回路８〜１０は入力信号のサンプリング周波数と
同じｆ１のクロックで動作する。
【００１８】このようにしてスイッチング装置５により
選択されたデータは、第１〜第３のＦＩＦＯ１１〜１３
を経て乗算器１４〜１６へ送られる。ここで第１〜第３
のＦＩＦＯ１１〜１３に対する書き込みは周波数ｆ１の
クロックで行われ、読み出しは周波数ｆ２のクロックで
行われる。第１〜第３のＦＩＦＯ１１〜１３から読み出
されたデータは、乗算器１４〜１６において補間係数が
乗算され、その出力が加算器１７により加算されて、補
間処理の行われたサンプリング周波数がｆ２のデータと
して出力される。
選択されたデータは、第１〜第３のＦＩＦＯ１１〜１３
を経て乗算器１４〜１６へ送られる。ここで第１〜第３
のＦＩＦＯ１１〜１３に対する書き込みは周波数ｆ１の
クロックで行われ、読み出しは周波数ｆ２のクロックで
行われる。第１〜第３のＦＩＦＯ１１〜１３から読み出
されたデータは、乗算器１４〜１６において補間係数が
乗算され、その出力が加算器１７により加算されて、補
間処理の行われたサンプリング周波数がｆ２のデータと
して出力される。
【００１９】次に入力信号のサンプリング周波数ｆ１に
対して出力信号のサンプリング周波数ｆ２が、ｆ２＝３
ｆ１／４の場合について、補間フィルタ装置２の動作を
説明する。
対して出力信号のサンプリング周波数ｆ２が、ｆ２＝３
ｆ１／４の場合について、補間フィルタ装置２の動作を
説明する。
【００２０】図５にこの場合の乗算器１４〜１６及び加
算器１７の動作を示す。前記したように、プリフィルタ
装置１で２倍のオーバーサンプリングを行っているの
で、図５の入力データＸ１，Ｘ２，Ｘ３，・・・と出力
データＹ１，Ｙ２，Ｙ３，・・・とは８：３の関係にあ
る。そして、網掛けした補間係数が用いられる。
算器１７の動作を示す。前記したように、プリフィルタ
装置１で２倍のオーバーサンプリングを行っているの
で、図５の入力データＸ１，Ｘ２，Ｘ３，・・・と出力
データＹ１，Ｙ２，Ｙ３，・・・とは８：３の関係にあ
る。そして、網掛けした補間係数が用いられる。
【００２１】すなわち、Ｙ１＝ｋ３・Ｘ１＋ｋ０・ｘ２
＋ｋ−３・Ｘ３、Ｙ２＝ｋ２・Ｘ４＋ｋ−１・Ｘ５、Ｙ
３＝ｋ１・Ｘ７＋ｋ−２・Ｘ８、Ｙ４＝ｋ３・Ｘ９＋ｋ
０・ｘ１０＋ｋ−３・Ｘ１１、Ｙ５＝ｋ２・Ｘ１２＋ｋ
−１・Ｘ１３である。ここで、Ｙ２とＹ４は、入力デー
タ間に等間隔で２個ずつ挿入された零点（データ０）の
タイミングで出力されている。
＋ｋ−３・Ｘ３、Ｙ２＝ｋ２・Ｘ４＋ｋ−１・Ｘ５、Ｙ
３＝ｋ１・Ｘ７＋ｋ−２・Ｘ８、Ｙ４＝ｋ３・Ｘ９＋ｋ
０・ｘ１０＋ｋ−３・Ｘ１１、Ｙ５＝ｋ２・Ｘ１２＋ｋ
−１・Ｘ１３である。ここで、Ｙ２とＹ４は、入力デー
タ間に等間隔で２個ずつ挿入された零点（データ０）の
タイミングで出力されている。
【００２２】図６に図５の入力データ、補間係数、及び
出力データの対応関係を示す。この図からわかるよう
に、サンプリング周波数が４：３の場合、係数の組合せ
は３通りである。
出力データの対応関係を示す。この図からわかるよう
に、サンプリング周波数が４：３の場合、係数の組合せ
は３通りである。
【００２３】次に、図７〜図１１を参照しながら、図５
及び図６の動作を実現する場合のスイッチング回路８〜
１０について説明する。図７のように入力１からデータ
がＸ１、Ｘ３、Ｘ５、入力２からはデータがＸ２、Ｘ
４、Ｘ６と交互に入力される。これに対して、第１〜第
３のＦＩＦＯに必要なデータは図８のようになるから、
１段目に示す補間に必要なデータはＸ１、Ｘ２、Ｘ３で
図９のようにデータの選択をすればよい。次に補間に必
要なデータはＸ４、Ｘ５、０であるから、図１０のよう
に選択し、その次は図１１のように選択すればよい。こ
れで図６の出力データＹ１〜Ｙ３の演算に必要な入力デ
ータが第１〜第３のＦＩＦＯへ送られる。以下同様にし
て、Ｙ４以後の出力データの演算に必要な入力データを
第１〜第３のＦＩＦＯへ送ることができる。このように
して補間に必要なデータの選択を実現している。
及び図６の動作を実現する場合のスイッチング回路８〜
１０について説明する。図７のように入力１からデータ
がＸ１、Ｘ３、Ｘ５、入力２からはデータがＸ２、Ｘ
４、Ｘ６と交互に入力される。これに対して、第１〜第
３のＦＩＦＯに必要なデータは図８のようになるから、
１段目に示す補間に必要なデータはＸ１、Ｘ２、Ｘ３で
図９のようにデータの選択をすればよい。次に補間に必
要なデータはＸ４、Ｘ５、０であるから、図１０のよう
に選択し、その次は図１１のように選択すればよい。こ
れで図６の出力データＹ１〜Ｙ３の演算に必要な入力デ
ータが第１〜第３のＦＩＦＯへ送られる。以下同様にし
て、Ｙ４以後の出力データの演算に必要な入力データを
第１〜第３のＦＩＦＯへ送ることができる。このように
して補間に必要なデータの選択を実現している。
【００２４】このように本実施例では周波数がｆ１とｆ
２の２種類のシステムクロックでサンプリングレート変
換装置が動作し、サブフィルタの乗算器を共用すること
により回路が小規模で実現できる。
２の２種類のシステムクロックでサンプリングレート変
換装置が動作し、サブフィルタの乗算器を共用すること
により回路が小規模で実現できる。
【００２５】
【発明の効果】以上説明したように、本発明によれば以
下のような効果が得られる。 （１）２種類のシステムクロックのみで動作可能であ
る。 （２）プリフィルタ装置でデータ０を挿入するときに、
システムクロック周波数を上げないので、システムの動
作が安定し、消費電力も抑えることが出来る。 （３）並列処理をするサブフィルタで共用できる部分が
あるので、回路規模を抑えることが出来る。
下のような効果が得られる。 （１）２種類のシステムクロックのみで動作可能であ
る。 （２）プリフィルタ装置でデータ０を挿入するときに、
システムクロック周波数を上げないので、システムの動
作が安定し、消費電力も抑えることが出来る。 （３）並列処理をするサブフィルタで共用できる部分が
あるので、回路規模を抑えることが出来る。
【図１】本発明を適用したサンプリングレート変換装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のプリフィルタ装置における並列処理の説
明図である。
明図である。
【図３】転置型プリフィルタの説明図の構成を示す図で
ある。
ある。
【図４】プリフィルタにおける乗算器の共用化の説明図
である。
である。
【図５】補間フィルタ装置における乗算器と加算器の動
作を説明する図である。
作を説明する図である。
【図６】入力データ、補間係数、及び出力データの対応
関係を示す図である。
関係を示す図である。
【図７】補間フィルタ装置におけるスイッチング回路の
動作を説明する図である。
動作を説明する図である。
【図８】スイッチング回路からＦＩＦＯに出力すべきデ
ータを示す図である。
ータを示す図である。
【図９】スイッチング回路の選択状態の一状態を示す図
である。
である。
【図１０】図９に続くスイッチの選択状態を示す図であ
る。
る。
【図１１】図１０に続くスイッチの選択状態を示す図で
ある。
ある。
【図１２】従来のサンプリングレート変換装置の構成の
一例を示すブロック図である。
一例を示すブロック図である。
１…プリフィルタ装置、２，３…サブフィルタ、４…ス
イッチング装置、１１〜１３…第１〜第３のＦＩＦＯ、
１４〜１６，２１〜２３…乗算器、１７…加算器
イッチング装置、１１〜１３…第１〜第３のＦＩＦＯ、
１４〜１６，２１〜２３…乗算器、１７…加算器
Claims (3)
- 【請求項１】 入力信号のサンプリング周波数をｎ／ｍ
倍に変換するサンプリングレート変換装置において、 （ａ）入力信号のサンプリング周波数で動作し、並列処
理により仮想的にオーバーサンプリングを行い、かつフ
ィルタリングを行う複数出力のプリフィルタ装置と、 （ｂ）該複数出力を所望の順序で選択するスイッチング
手段と、該スイッチング手段の出力を入力信号のサンプ
リング周波数で書き込み、出力信号のサンプリング周波
数で読み出しを行う一時蓄積手段と、該一時蓄積手段か
ら読み出したデータと補間係数の積和演算を行なう手段
とを有する補間フィルタ装置と、を備えることを特徴と
するサンプリングレート変換装置。 - 【請求項２】 プリフィルタの係数を左右対称に選定す
ると共に、該左右対称の係数を乗算する乗算器を共用し
た請求項１記載のサンプリングレート変換装置。 - 【請求項３】 入力データのビットをシフトする回路と
加減算回路とを設けることにより乗算器を共用した請求
項１又は２記載のサンプリングレート変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24458294A JP3322030B2 (ja) | 1994-09-13 | 1994-09-13 | サンプリングレート変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24458294A JP3322030B2 (ja) | 1994-09-13 | 1994-09-13 | サンプリングレート変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0884048A true JPH0884048A (ja) | 1996-03-26 |
| JP3322030B2 JP3322030B2 (ja) | 2002-09-09 |
Family
ID=17120871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24458294A Expired - Fee Related JP3322030B2 (ja) | 1994-09-13 | 1994-09-13 | サンプリングレート変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322030B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0924858A2 (en) * | 1997-12-20 | 1999-06-23 | Matsushita Electric Industrial Co., Ltd. | Digital filter, digital signal processing method, and communication apparatus |
| JP2000252791A (ja) * | 1999-02-24 | 2000-09-14 | Thomson Licensing Sa | デジタルデータのサンプリングレート変換システム |
| WO2014030384A1 (ja) | 2012-08-23 | 2014-02-27 | Ｎｔｔエレクトロニクス株式会社 | 標本化レート変換装置 |
| WO2014080649A1 (ja) | 2012-11-22 | 2014-05-30 | Ｎｔｔエレクトロニクス株式会社 | 標本化レート変換装置 |
| JP2014183414A (ja) * | 2013-03-18 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | サンプリングレート変換システム、及びサンプリングレート変換方法 |
-
1994
- 1994-09-13 JP JP24458294A patent/JP3322030B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0924858A2 (en) * | 1997-12-20 | 1999-06-23 | Matsushita Electric Industrial Co., Ltd. | Digital filter, digital signal processing method, and communication apparatus |
| US6192386B1 (en) | 1997-12-20 | 2001-02-20 | Matsushita Electric Industrial Co., Ltd. | Digital filter, digital signal processing method, and communication apparatus |
| EP0924858A3 (en) * | 1997-12-20 | 2001-06-06 | Matsushita Electric Industrial Co., Ltd. | Digital filter, digital signal processing method, and communication apparatus |
| JP2000252791A (ja) * | 1999-02-24 | 2000-09-14 | Thomson Licensing Sa | デジタルデータのサンプリングレート変換システム |
| WO2014030384A1 (ja) | 2012-08-23 | 2014-02-27 | Ｎｔｔエレクトロニクス株式会社 | 標本化レート変換装置 |
| US9214921B2 (en) | 2012-08-23 | 2015-12-15 | Ntt Electronics Corporation | Sampling rate conversion device |
| WO2014080649A1 (ja) | 2012-11-22 | 2014-05-30 | Ｎｔｔエレクトロニクス株式会社 | 標本化レート変換装置 |
| EP2924879A4 (en) * | 2012-11-22 | 2016-08-24 | Ntt Electronics Corp | DEVICE FOR SCRATCH CONVERSION |
| US10397579B2 (en) | 2012-11-22 | 2019-08-27 | Ntt Electronics Corporation | Sampling rate converter |
| JP2014183414A (ja) * | 2013-03-18 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | サンプリングレート変換システム、及びサンプリングレート変換方法 |
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| Publication number | Publication date |
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| JP3322030B2 (ja) | 2002-09-09 |
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