JP2600237B2 - サンプリング周波数変換回路 - Google Patents
サンプリング周波数変換回路Info
- Publication number
- JP2600237B2 JP2600237B2 JP62332396A JP33239687A JP2600237B2 JP 2600237 B2 JP2600237 B2 JP 2600237B2 JP 62332396 A JP62332396 A JP 62332396A JP 33239687 A JP33239687 A JP 33239687A JP 2600237 B2 JP2600237 B2 JP 2600237B2
- Authority
- JP
- Japan
- Prior art keywords
- sampling frequency
- sampling
- output
- filter
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】 本発明は任意のサンプリング周波数に変換したディジ
タル信号を得るサンプリング周波数変換回路に関する。
タル信号を得るサンプリング周波数変換回路に関する。
従来アップモード変換を用いた単一段の補間フィルタ
による多段サンプリング周波数変換が提案されている。
これは、入力信号は、サンプリング周波数Fs1すなわちF
s（in）のサンプルによって定義され、これからサンプ
リング周波数Fs2すなわちFs（out）のサンプルが計算さ
れる。第１図はそのステップ１を示す。また第２図はそ
のステップ２を示し、サンプリング周波数は十分な帯域
外減衰を持つ１つのオーバーサンプリングディジタルフ
ィルタを用いて固定比率４倍に増加される。この第２図
において破線はどこで出力サンプルが必要かを示す。従
来第３図に示す如き二段の可変比率フィルタが用いら
れ、４回のオーバーサンプリングの後、２つの隣合うサ
ンプルが計算され、そして最後出力が線型補間によって
計算されていた。しかし、代表的な32,000個の係数と大
きいけれども扱えるフィルタを用いて出力を４倍のサン
プリング周波数4Fs1のサンプルから直接計算することは
可能である。この単一段の補間は第４図のブロック図に
示す如くハードウェアが簡素化されるので非常に有利で
ある。
による多段サンプリング周波数変換が提案されている。
これは、入力信号は、サンプリング周波数Fs1すなわちF
s（in）のサンプルによって定義され、これからサンプ
リング周波数Fs2すなわちFs（out）のサンプルが計算さ
れる。第１図はそのステップ１を示す。また第２図はそ
のステップ２を示し、サンプリング周波数は十分な帯域
外減衰を持つ１つのオーバーサンプリングディジタルフ
ィルタを用いて固定比率４倍に増加される。この第２図
において破線はどこで出力サンプルが必要かを示す。従
来第３図に示す如き二段の可変比率フィルタが用いら
れ、４回のオーバーサンプリングの後、２つの隣合うサ
ンプルが計算され、そして最後出力が線型補間によって
計算されていた。しかし、代表的な32,000個の係数と大
きいけれども扱えるフィルタを用いて出力を４倍のサン
プリング周波数4Fs1のサンプルから直接計算することは
可能である。この単一段の補間は第４図のブロック図に
示す如くハードウェアが簡素化されるので非常に有利で
ある。
この第４図は単一段の補間フィルタを伴うアップモー
ド多段サンプリング周波数変換回路を示す。この単一段
の補間フィルタを用いた出力サンプルの計算は第５図の
ように表すことができる。この第４図において↑ｋはサ
ンプリング周波数がｋだけ増加することを示し、↓ｋは
サンプリング周波数がｋだけ減少することを示す。また
（１）及び（２）は夫々ディジタルフィルタであり、
（３）はバッファ回路、（４）はクロック周波数Fs1及
びFs2が供給されるクロックプロセッサーである。
ド多段サンプリング周波数変換回路を示す。この単一段
の補間フィルタを用いた出力サンプルの計算は第５図の
ように表すことができる。この第４図において↑ｋはサ
ンプリング周波数がｋだけ増加することを示し、↓ｋは
サンプリング周波数がｋだけ減少することを示す。また
（１）及び（２）は夫々ディジタルフィルタであり、
（３）はバッファ回路、（４）はクロック周波数Fs1及
びFs2が供給されるクロックプロセッサーである。
フィルタの動作を表すのに用いられる方法は係数の計
算と相対時間差を理解するための鍵になる。設定された
フィルタの係数（4Fs（in）に関する）は、シフトして
示されており、従って中央線は所望の出力サンプリング
時間にあたる。もしこの長さが２のべき乗に選択される
と、正確に４入力サンプリング期間の長さをカバーす
る。４つの係数に対応する４入力サンプルのみがカバー
され、従って、他のフィルタ係数は力サンプルが零であ
ることにより、乗算値を計算する必要がない。２つの連
続するアドレス間の差は係数の1/4、即ち２のべき乗と
なることに注意する。
算と相対時間差を理解するための鍵になる。設定された
フィルタの係数（4Fs（in）に関する）は、シフトして
示されており、従って中央線は所望の出力サンプリング
時間にあたる。もしこの長さが２のべき乗に選択される
と、正確に４入力サンプリング期間の長さをカバーす
る。４つの係数に対応する４入力サンプルのみがカバー
され、従って、他のフィルタ係数は力サンプルが零であ
ることにより、乗算値を計算する必要がない。２つの連
続するアドレス間の差は係数の1/4、即ち２のべき乗と
なることに注意する。
次に低価格サンプリング周波数変換フィルタを使用し
た場合につき説明する。第６図はこのアップモードを示
し、開始点は基本的な構成である。
た場合につき説明する。第６図はこのアップモードを示
し、開始点は基本的な構成である。
第１段は、十分な帯域外減衰を有する１チップオーバ
ーサンプリングフィルタと、単一段補間フィルタと4Fs
（out）でのクロック処理と、上述のような簡素化した
バッファとで構成することができる。
ーサンプリングフィルタと、単一段補間フィルタと4Fs
（out）でのクロック処理と、上述のような簡素化した
バッファとで構成することができる。
インターフェイスに必要な回路は含まれていない。全
てのインターフェイスを含む外枠で囲まれた回路は、低
倍率回路を含む単一チップで作ることができよう。ダウ
ンモードの場合も同様な方法が使える。補間フィルタと
そのマイクロバッファはほとんど同一であるが、低価格
ダウンモード変換器または切り換え可能な変換器は簡単
に実施できる。
てのインターフェイスを含む外枠で囲まれた回路は、低
倍率回路を含む単一チップで作ることができよう。ダウ
ンモードの場合も同様な方法が使える。補間フィルタと
そのマイクロバッファはほとんど同一であるが、低価格
ダウンモード変換器または切り換え可能な変換器は簡単
に実施できる。
第７図は次の段階の簡素化したバッファ単一段補間を
示す。第７図において（13）はマイクロバッファ、（1
4）はROMである。単一段のアップモードでは次の点で有
利である。
示す。第７図において（13）はマイクロバッファ、（1
4）はROMである。単一段のアップモードでは次の点で有
利である。
比率の計算では２段のもので、１つの出力に10回の乗
算が必要なのに対し、単一段では大体４回でよい。ま
た、メモリ制御においては、２回必要な二重使用変数の
操作が１回で済む。係数ワード長の点でも有利であり、
内部ワード長においては内部変数がない。メモリーサイ
ズは１バッファセルのみである。
算が必要なのに対し、単一段では大体４回でよい。ま
た、メモリ制御においては、２回必要な二重使用変数の
操作が１回で済む。係数ワード長の点でも有利であり、
内部ワード長においては内部変数がない。メモリーサイ
ズは１バッファセルのみである。
補間器とバッファは、クロックプロセッサに制御され
る１つのユニットとして設計しなければならない。最も
有効なのは、非常に少ないインストラクションセットし
か持たないマイクロエンジンとしてのアプローチであろ
う。上述したように、4Fs処理を基にして時間差の概念
が有効な設計の鍵である。
る１つのユニットとして設計しなければならない。最も
有効なのは、非常に少ないインストラクションセットし
か持たないマイクロエンジンとしてのアプローチであろ
う。上述したように、4Fs処理を基にして時間差の概念
が有効な設計の鍵である。
アップモードで使われる乗算器は、16×20ビットであ
り、出力ワード長（16ビット長）で切り捨てるアキュミ
ュレータを有する。
り、出力ワード長（16ビット長）で切り捨てるアキュミ
ュレータを有する。
また、ダウンモードでも単一段補間器−バッファは非
常に有効である。アップモードでセットしたのと同じ係
数が使え、メモリーサイズも最小となる。この場合も4F
s量を基にした時間差の概念が有効な設計の鍵である。
常に有効である。アップモードでセットしたのと同じ係
数が使え、メモリーサイズも最小となる。この場合も4F
s量を基にした時間差の概念が有効な設計の鍵である。
ダウンモードに使われる乗算器は未だ定義されていな
い。検討用モデルを決め、使ってみなければならない。
最大値は確かに20×20ビットである。
い。検討用モデルを決め、使ってみなければならない。
最大値は確かに20×20ビットである。
また、16ビットディジタルオーディオ用サンプリング
周波数増加フィルタは２−15サンプルの時間解像力がな
ければならない。４倍のオーバーサンプリングの後、8K
の増加が更に必要となる。４倍のオーバーサンプリング
の後サンプリング周波数が64増加するフィルタは256
（ビット）長である。係数の補間または直接合成によ
り、16K増加用フィルタが計算される。その長さは256×
8K/64即ち32Kである。32ビットの係数を単に記憶するの
に全部で1Mビットの容量が必要である。これはマスクプ
ログラマブルROM（128×８ビット）１つで実施できる。
20ビットのワード長で十分である。2Mビットの容量を持
ち（256K×８ビット）、解像力が改善されたROMでも可
能である。係数の対称のためにメモリーサイズを減少す
ることができる。16ビットを越える解像力に対しては、
係数を記憶せずに補間によって最終係数を計算するのが
よい。
周波数増加フィルタは２−15サンプルの時間解像力がな
ければならない。４倍のオーバーサンプリングの後、8K
の増加が更に必要となる。４倍のオーバーサンプリング
の後サンプリング周波数が64増加するフィルタは256
（ビット）長である。係数の補間または直接合成によ
り、16K増加用フィルタが計算される。その長さは256×
8K/64即ち32Kである。32ビットの係数を単に記憶するの
に全部で1Mビットの容量が必要である。これはマスクプ
ログラマブルROM（128×８ビット）１つで実施できる。
20ビットのワード長で十分である。2Mビットの容量を持
ち（256K×８ビット）、解像力が改善されたROMでも可
能である。係数の対称のためにメモリーサイズを減少す
ることができる。16ビットを越える解像力に対しては、
係数を記憶せずに補間によって最終係数を計算するのが
よい。
現存のサンプリング周波数変換回路は入力につながれ
たクロックでサンプリング周波数を増加し、１つの周波
数で値をバッファに供給する。値はバッファから別の周
波数で読み出され、最終的は補間は出力サンプリング周
波数につながれたクロックで行われる。言い替えれば、
正確な出力時間に属する出力サンプルは正確にその同一
時間に計算される。これは単なる原理であって、必要で
はない。別のタイミングを選択すれば、もっと安く実施
できるかもしれない。
たクロックでサンプリング周波数を増加し、１つの周波
数で値をバッファに供給する。値はバッファから別の周
波数で読み出され、最終的は補間は出力サンプリング周
波数につながれたクロックで行われる。言い替えれば、
正確な出力時間に属する出力サンプルは正確にその同一
時間に計算される。これは単なる原理であって、必要で
はない。別のタイミングを選択すれば、もっと安く実施
できるかもしれない。
第８図は従来の原理を示し、出力タイムグリッドで計
算するようにしたものである。この原理に対応した実施
例を第９図に示す。この第９図はアップモードの多段サ
ンプリング周波数変換器である。この第９図例で使用さ
れたバッファメモリは複雑であり両側で独立してそれら
自身の周波数で動作が可能である。
算するようにしたものである。この原理に対応した実施
例を第９図に示す。この第９図はアップモードの多段サ
ンプリング周波数変換器である。この第９図例で使用さ
れたバッファメモリは複雑であり両側で独立してそれら
自身の周波数で動作が可能である。
全処理を入力側か出力側に移し、中間バッファをなく
してしまうことは有益である。このような場合、出力信
号は正確に計算されるが、不規則な時間間隔で入力タイ
ミンググリットに発生される。従って、出力サンプル
は、例えばTBCのようなFIFOで正確に出力サンプリング
時間に合わせなければならない。
してしまうことは有益である。このような場合、出力信
号は正確に計算されるが、不規則な時間間隔で入力タイ
ミンググリットに発生される。従って、出力サンプル
は、例えばTBCのようなFIFOで正確に出力サンプリング
時間に合わせなければならない。
より簡単な型のバッファメモリーやメモリー制御によ
って、FIFOバッファとして実施される別の改良の可能で
ある。
って、FIFOバッファとして実施される別の改良の可能で
ある。
先ず最初に、FIFOの入力／出力バッファを使った全く
新しい構成を様々な系で紹介する。これを実際に採り入
れてもほとんど利点がない。次により簡単な中間バッフ
ァを使った構成を紹介する。これは低価格サンプリング
レート変換に対する最良の解決法であろう。
新しい構成を様々な系で紹介する。これを実際に採り入
れてもほとんど利点がない。次により簡単な中間バッフ
ァを使った構成を紹介する。これは低価格サンプリング
レート変換に対する最良の解決法であろう。
以下、本発明によるサンプリング周波数変換回路の実
施例につき説明する。
施例につき説明する。
中間バッファを使わずに入力または出力にのみバッフ
ァを使うことによってサンプリング周波数変換回路を作
ることは可能である。この原理を出力バッファを用いた
アップモード変換について説明する。その他の例は後述
する。
ァを使うことによってサンプリング周波数変換回路を作
ることは可能である。この原理を出力バッファを用いた
アップモード変換について説明する。その他の例は後述
する。
入力タイミングを基にして出力サンプルを計算するた
めの新しい原理を時間を軸にとって第10図に示す。これ
はいくつかの選択できる例の内の１つにすぎないことに
注意する。
めの新しい原理を時間を軸にとって第10図に示す。これ
はいくつかの選択できる例の内の１つにすぎないことに
注意する。
簡単な実施例では、出力FIFOを用い、更に2Fs（in）
のようにサンプリング周波数が非常に高い最終フィルタ
段を設ける。必要な出力は時として2Fs（in）タイムグ
リッドに現れ、そしてFIFOに入力される。これはFs（ou
t）で読み出される。この実施例は２倍の計算比の計算
回路を必要とする。
のようにサンプリング周波数が非常に高い最終フィルタ
段を設ける。必要な出力は時として2Fs（in）タイムグ
リッドに現れ、そしてFIFOに入力される。これはFs（ou
t）で読み出される。この実施例は２倍の計算比の計算
回路を必要とする。
この本例の原理は入力タイムグリッドを基に相対時間
差を計算する時にのみ作動する。従来の相対時間差の計
算は出力サンプリング周波数で行われるが、これは前述
のように出力Ts（out）ｑを測定し、2Fs（in）のように
十分高い周波数でサンプリングすることにより、何の不
利や回路の複雑化を伴わずに入力側に移すことができ
る。
差を計算する時にのみ作動する。従来の相対時間差の計
算は出力サンプリング周波数で行われるが、これは前述
のように出力Ts（out）ｑを測定し、2Fs（in）のように
十分高い周波数でサンプリングすることにより、何の不
利や回路の複雑化を伴わずに入力側に移すことができ
る。
この第11図は本例のアップモード多段サンプリング周
波数変換回路を示す。
波数変換回路を示す。
更に効果的なアップ変換の方法は、Fs（in）からFs
（out）まで入力バッファを用いることである。サンプ
リング周波数が高くなってもサンプルが失われることは
ないが、サンプリング時間Fs（out）でサンプリングが
行われないことがある。固定比率のサンプル比増加はFs
（out）を基に行え、前述のように正確な補間が可能で
ある。クロック処理のタイミングは不変であるが、サン
プリング周波数増加用フィルタはバースト状態で作動し
なければならなく、クロック周波数はFs（in）からFs
（out）に高くなる。
（out）まで入力バッファを用いることである。サンプ
リング周波数が高くなってもサンプルが失われることは
ないが、サンプリング時間Fs（out）でサンプリングが
行われないことがある。固定比率のサンプル比増加はFs
（out）を基に行え、前述のように正確な補間が可能で
ある。クロック処理のタイミングは不変であるが、サン
プリング周波数増加用フィルタはバースト状態で作動し
なければならなく、クロック周波数はFs（in）からFs
（out）に高くなる。
第12図は平均をとり蓄積するために継続的にTs（ou
t）ｑを測定し、2Ts（in）のタイミングに入力する図を
示す。
t）ｑを測定し、2Ts（in）のタイミングに入力する図を
示す。
第13図は本例によるアップモード多段サンプリング周
波数変換回路の入力FIFOを用いた出力に同期した補間処
理を行った例を示し、従来の出力側クロック処理が使
え、計算比率は２倍に増加しない。これに相当する構成
は、第14図に示す如く、先ず2Fs2を使ってオーバーサン
プリングを行うバッファを用いて、ダウンモード変換に
対しても適用できる。
波数変換回路の入力FIFOを用いた出力に同期した補間処
理を行った例を示し、従来の出力側クロック処理が使
え、計算比率は２倍に増加しない。これに相当する構成
は、第14図に示す如く、先ず2Fs2を使ってオーバーサン
プリングを行うバッファを用いて、ダウンモード変換に
対しても適用できる。
第14図は、本例によるダウンモード多段サンプリング
周波数変換回路の例を示す。
周波数変換回路の例を示す。
また第15図は出力バッファを用いて本例によるダウン
モードの多段サンプリング周波数変換回路を示す。
モードの多段サンプリング周波数変換回路を示す。
以上述べた如く本例によれば第16図に示す如く入力サ
ンプリング周波数を基にすべての計算をおこない、複数
の入力サンプリング周波数から出力サンプリング周波数
に移るサンプルと動作フラグと出力部のFIFOとを含む、
多段サンプリング周波数変換と、出力サンプリング周波
数を基に全ての計算を行ない、複数の出力サンプリング
周波数から入力サンプリング周波数に移るサンプルと動
作フラグと、入力部のFIFOとを含む、多段サンプリング
周波数変換と、出力（入力）サンプリング周波数で相対
時間差dt及び／またはフィルタ係数アドレスを計算し、
複数の入力（出力）サンプリング周波数に用いるために
それらをサンプリングすることを提案するものである。
ンプリング周波数を基にすべての計算をおこない、複数
の入力サンプリング周波数から出力サンプリング周波数
に移るサンプルと動作フラグと出力部のFIFOとを含む、
多段サンプリング周波数変換と、出力サンプリング周波
数を基に全ての計算を行ない、複数の出力サンプリング
周波数から入力サンプリング周波数に移るサンプルと動
作フラグと、入力部のFIFOとを含む、多段サンプリング
周波数変換と、出力（入力）サンプリング周波数で相対
時間差dt及び／またはフィルタ係数アドレスを計算し、
複数の入力（出力）サンプリング周波数に用いるために
それらをサンプリングすることを提案するものである。
尚本発明は上述実施例に限ることなく本発明の要旨を
逸脱することなくその他種々の構成が取り得ることは勿
論である。
逸脱することなくその他種々の構成が取り得ることは勿
論である。
第１図は、第２図、第３図、第５図、第８図、第10図、
第12図及び第16図は夫々本発明の説明に供する線図、第
４図、第６図、第７図及び第９図は夫々サンプリング周
波数変換回路の例を示す構成図、第11図、第13図、第14
図及び第15図は夫々本発明サンプリング周波数変換回路
の実施例を示す構成図である。 （１）及び（２）は夫々ディジタルフィルタ、（３）は
バッファ回路、（４）はクロックプロセッサである。
第12図及び第16図は夫々本発明の説明に供する線図、第
４図、第６図、第７図及び第９図は夫々サンプリング周
波数変換回路の例を示す構成図、第11図、第13図、第14
図及び第15図は夫々本発明サンプリング周波数変換回路
の実施例を示す構成図である。 （１）及び（２）は夫々ディジタルフィルタ、（３）は
バッファ回路、（４）はクロックプロセッサである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−175310（ＪＰ，Ａ) 特開 平１−175309（ＪＰ，Ａ) 特開 昭61−204700（ＪＰ，Ａ) 特開 昭62−101112（ＪＰ，Ａ) 特開 昭63−299511（ＪＰ，Ａ) 特開 昭53−40214（ＪＰ，Ａ) 特公 昭55−25537（ＪＰ，Ｂ２) 特公 平３−9643（ＪＰ，Ｂ２) 特公 昭63−57993（ＪＰ，Ｂ２)
Claims (4)
- 【請求項１】ディジタル・フィルタを用いてサンプリン
グ周波数Fs1の第一のディジタル信号を任意のサンプリ
ング周波数Fs2の第二のディジタル信号に変換する際
に、入力及び出力標本化時点の瞬時時間差をサンプリン
グ周波数変換のための制御量として用いるようにしたサ
ンプリング周波数変換回路において、 上記第一のディジタル信号に対し、すべての計算を上記
サンプリング周波数fs1に基づいて実行して出力サンプ
ルを求めるディジタル・フィルタと、 上記ディジタル・フィルタにより求められた出力サンプ
ルを、上記サンプリング周波数fs1のタイミングで入力
し上記サンプリング周波数fs2のタイミングで出力する
出力バッファと を備えたことを特徴とするサンプリング周波数変換回
路。 - 【請求項２】ディジタル・フィルタを用いてサンプリン
グ周波数fs1の第一のディジタル信号を任意のサンプリ
ング周波数fs2の第二のディジタル信号に変換する際
に、入力及び出力標本化時点の瞬時時間差をサンプリン
グ周波数変換のための制御量として用いるようにしたサ
ンプリング周波数変換回路において、 上記第一のディジタル信号を、上記サンプリング周波数
fs1のタイミングで入力し上記サンプリング周波数fs2の
タイミングで出力する入力バッファと、 上記入力バッファから出力されたディジタル信号に対
し、すべての計算を上記サンプリング周波数fs2に基づ
いて実行して出力サンプルを求めるディジタル・フィル
タと を備えたことを特徴とするサンプリング周波数変換回
路。 - 【請求項３】ディジタル・フィルタを用いてサンプリン
グ周波数fs1の第一のディジタル信号を任意のサンプリ
ング周波数fs2の第二のディジタル信号に変換する際
に、入力及び出力標本化時点の瞬時時間差をサンプリン
グ周波数変換のための制御量として用いるようにしたサ
ンプリング周波数変換回路において、 上記時間差及び／またはフィルタ係数アドレスを上記サ
ンプリング周波数fs2で計算する計算手段と、 上記計算手段により計算された上記時間差及び／または
フィルタ係数アドレスを上記サンプリング周波数fs1で
サンプリングするサンプリング手段と、 上記第一のディジタル信号に対し、上記サンプリング手
段によりサンプリングされた上記時間差及び／またはフ
ィルタ係数アドレスに基づくフィルタ係数で計算を実行
して出力サンプルを求めるディジタル・フィルタと、 上記ディジタル・フィルタにより求められた出力サンプ
ルを、上記サンプリング周波数fs1のタイミングで入力
し上記サンプリング周波数fs2のタイミングで出力する
出力バッファと を備えたことを特徴とするサンプリング周波数変換回
路。 - 【請求項４】ディジタル・フィルタを用いてサンプリン
グ周波数fs1の第一のディジタル信号を任意のサンプリ
ング周波数fs2の第二のディジタル信号に変換する際
に、入力及び出力標本化時点の瞬時時間差をサンプリン
グ周波数変換のための制御量として用いるようにしたサ
ンプリング周波数変換回路において、 上記第一のディジタル信号を、上記サンプリング周波数
fs1のタイミングで入力し上記サンプリング周波数fs2の
タイミングで出力する入力バッファと 上記時間差及び／またはフィルタ係数アドレスを上記サ
ンプリング周波数fs1で計算する計算手段と、 上記計算手段により計算された上記時間差及び／または
フィルタ係数アドレスを上記サンプリング周波数fs2で
サンプリングするサンプリング手段と、 上記入力バッファから出力されたディジタル信号に対
し、上記サンプリング手段によりサンプリングされた上
記時間差及び／またはフィルタ係数アドレスに基づくフ
ィルタ係数で計算を実行して出力サンプルを求めるディ
ジタル・フィルタと を備えたことを特徴とするサンプリング周波数変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332396A JP2600237B2 (ja) | 1987-12-29 | 1987-12-29 | サンプリング周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332396A JP2600237B2 (ja) | 1987-12-29 | 1987-12-29 | サンプリング周波数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175311A JPH01175311A (ja) | 1989-07-11 |
| JP2600237B2 true JP2600237B2 (ja) | 1997-04-16 |
Family
ID=18254504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332396A Expired - Fee Related JP2600237B2 (ja) | 1987-12-29 | 1987-12-29 | サンプリング周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600237B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109973B2 (ja) * | 1989-08-11 | 1995-11-22 | ヤマハ株式会社 | デジタル信号処理回路 |
| US5365468A (en) * | 1992-02-17 | 1994-11-15 | Yamaha Corporation | Sampling frequency converter |
| JP2000352999A (ja) * | 1999-06-11 | 2000-12-19 | Nec Corp | 音声切替装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525537A (en) * | 1978-08-10 | 1980-02-23 | Toyota Motor Corp | Intake apparatus of multicylinder internal combustion engine |
| JPS5745711A (en) * | 1980-09-02 | 1982-03-15 | Fujitsu Ltd | Conversion circuit for sampling frequency |
| JPH0648439B2 (ja) * | 1985-03-07 | 1994-06-22 | ソニー株式会社 | サンプリング周波数変換装置 |
| JPH0720045B2 (ja) * | 1985-10-28 | 1995-03-06 | ソニー株式会社 | サンプリング周波数変換回路 |
-
1987
- 1987-12-29 JP JP62332396A patent/JP2600237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175311A (ja) | 1989-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175849B1 (en) | System for digital filtering in a fixed number of clock cycles | |
| JP2600236B2 (ja) | サンプリング周波数変換回路 | |
| US4777612A (en) | Digital signal processing apparatus having a digital filter | |
| US6215429B1 (en) | Distributed gain for audio codec | |
| EP0837561B1 (en) | Sampling frequency converting apparatus | |
| JPH10294646A (ja) | サンプリングレート変換装置 | |
| JP2006197599A (ja) | 非同期サンプルレートコンバータ | |
| JPH039471A (ja) | 移動平均処理装置 | |
| US5528527A (en) | Sampling frequency converter | |
| JPH0720045B2 (ja) | サンプリング周波数変換回路 | |
| US6430671B1 (en) | Address generation utilizing an adder, a non-sequential counter and a latch | |
| JP2600237B2 (ja) | サンプリング周波数変換回路 | |
| JP3765056B2 (ja) | ディジタル保護リレー | |
| JPH04323910A (ja) | Ａ／ｄ，ｄ／ａ変換装置 | |
| US20080109505A1 (en) | Fir Decimation Filter and Arrangement Comprising the Same | |
| JPH06103825B2 (ja) | ストレ−ジ回路 | |
| JP2008219560A (ja) | デシメーションフィルタ | |
| JPH08204506A (ja) | 補間回路および補間方式 | |
| JP2583610B2 (ja) | Ａ／ｄ、ｄ／ａ変換装置 | |
| JP3172046B2 (ja) | サンプリングレートコンバータ | |
| JP3258938B2 (ja) | デシメーションフィルタ | |
| JP3097599B2 (ja) | ディジタルフィルタ | |
| KR100270165B1 (ko) | 디지털 인터폴레이션 기능이 있는 병렬 fir 필터 시스템 | |
| JPH0453307A (ja) | 標本化周波数変換器 | |
| JPH0568156B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |