JPH06103825B2

JPH06103825B2 - ストレ−ジ回路

Info

Publication number: JPH06103825B2
Application number: JP30052586A
Authority: JP
Inventors: 吉田　　隆; 彰一瀬
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1986-12-17
Filing date: 1986-12-17
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPS63152212A

Description

【発明の詳細な説明】〔産業上の利用分野〕デジタル信号のサンプリングレートを下げる際にはエイ
リアシングを防ぐためアンチエイリアシング・フィルタ
を必要とするが、本発明は、このフィルタを多段階（マ
ルチステージ）で構成する時に用いられる回路であっ
て、ステージ間で受け渡たされるデータの一時記憶を行
なうストレージ回路の実現に関するものである。

〔従来の技術〕

従来、デジタルのアンチエイリアシング・フィルタとし
てIIR（infinite impulse response）型フィルタが多く
用いられていた。しかし、間引き（サンプリングレート
を下げる）をする場合にIIR型は間引く前の全サンプル
についてフィルタリング計算を必要とする問題がある。

これに対してFIR（finite impulse response）型フィル
タは、間引きの結果として必要なサンプルのためだけの
フィルタリング計算をすれば良い。即ち、計算量ではFI
R型が有利である。

このFIR型フィルタを用いて、間引きフィルタを構成す
るには第３図に示すように、入力データを間引くFIR型
フィルタを複数段シリアルに接続するもの（以下、「マ
ルチステージ接続」という）がある。

但し実際には、このようにFIR型フィルタを複数段接続
することは、コストも高くなり設計にあたり不都合であ
るため、第４図に示すように、１つのFIR型フィルタを
時分割で使用し、マルチステージ接続を実現する方法が
用いられる。

なお、第３図および第４図についての詳細な説明は後述
する。

このように、１つのFIR型フィルタを時分割で使用する
に当たっては、第３図の１段目の間引きの動作（以下、
「ステージ１の動作」という）によって得られたデー
タ、２段目の間引きの動作（以下、「ステージ２の動
作」といい、以降同様とする）によって得られたデータ
…といった各々データを繰り返し使用するため、一旦保
持する回路（ストレージ回路）が必要となる。

言い換えれば、FIR型フィルタを用いたリサーキュレー
ション型のマルチ・ステージ・フィルタにあっては、ス
テージ間で受け渡されるデータの一時的な記憶を行うス
トレージ回路が必要となる。

〔発明が解決しようとする問題点〕

しかしながらFIR型フィルタをマルチステージ接続して
間引きを行なう際に用いられるストレージ回路は、いま
だ適切なものが具現化されていない。

本発明の目的は、複数ステージの間引きに応じることが
でき、かつ簡単な構成のストレージ回路を提供すること
である。

〔問題点を解決するための手段〕

本発明は、上記問題点を解決するために所謂リサーキュ
レーション型のマルチ．ステージ・フィルタをFIR型フ
ィルタで構成した場合に用いるストレージ回路におい
て、複数のステージの動作を行うことが可能で、下記記憶手
段（16）より出力された複数のデータを入力し、これら
の複数のデータを濾過した信号を出力するフィルタ（2
1）と、このフィルタ（21）からの出力又は外部からの入力デー
タ（Di）をステージの動作の必要に応じて選択して出力
するスイッチ手段（18）と、下記記憶手段（16）から、同時に出力された複数のデー
タのうち最も新しいの１つのデータを導入し、これを保
持するレジスタ（17）と、前記ステージのうちどのステージの動作を行うかという
情報を有するステージコード信号に従ってアドレス信号
を出力するアドレス信号発生手段と、このアドレス信号発生手段から出力されたアドレス信号
に従って、前記レジスタ（17）からの出力を古いデータ
としスイッチ手段（18）からのデータを新しいデータと
してステージ毎に格納し、同一のステージにおいて格納
した１組の新旧データは、再び同時に読み出すことが可
能な構成を有する記憶手段（16）と、を備えたことを特徴とするものである。

〔実施例〕

以下、図面を用いて本発明を詳しく説明する。

本発明に係るストレージ回路は、単体で動作させるもの
でなく或る位置に適用してその効果を発揮するものであ
るから、具体例を用いて説明した方が分り易いと思われ
る。そこで本明細書では例えばFFTアナライザに適用し
た例で説明する。

第２図はFFTアナライザの構成例を示す図である。第２
図のFFTアナライザは測定対象のアナログ信号をまずア
ナログのローバスフィルタ１に導入し、その後サンプル
・ホールド回路２でサンプリングし、AD変換器３にてデ
ジタル信号に変換する。サンプル・ホールド回路のサン
プル・クロックの周波数を_Ｓとする。このローパスフ
ィルタ１は、アンチエイリアシングフィルタの機能をア
ナログ的動作で果すものである。

一般にFFTアナライザでは、測定信号の周波数分解能を
上げるためFFTの前でデータの間引きを行なうことが必
要である。しかし、単に間引きを行なうと、高周波側の
信号に起因してエイリアシング（折返し）が生ずるの
で、正確な周波数特性をとることができない。そこで、
AD変換器３以降において行なう間引き手段５によるエイ
リアシングを防ぐ目的から、アンチエイリアシングフィ
ルタとしてのデジタルのフィルタ手段が必要である。第
２図ではデジタル・フィルタ４を用い、AD変換器３の出
力の高い方の周波数をカットしている。そして間引きを
行ない、FFTプロセッサ６にてFFTを行ない周波数スペク
トル信号を出力している。

このような第２図において、アンチエイリアシングフィ
ルタとしてのデジタル・フィルタ４と、間引き手段５
は、第３図のように構成することができる。即ち、出力
データを（1/2）に間引くFIR型フィルタを複数個シリア
ルに接続した構成である。このような構成を“マルチ・
ステージ・フィルタ”と呼ぶ。この第３図に示す構成を
有するフィルタの特徴は、間引き率を自由に設定できる
ことにある。第３図では、入力データDiは1/8に間引か
れた信号DOとして出力される。しかし、第３図の構成は
複数個のFIR型フィルタを必要とし経済的でない。

そこで第４図のようにフィルタリング（積和演算）を行
なう間引き率1/2のFIR型フィルタを１個だけ備え、これ
を時分割で循環して使用することにより第３図と等価な
動作を行なう方式が考えられる。この方式をリサーキュ
レーション（recirculation）型のマルチ・ステージ・
フィルタといい、使用にあたりストレージ回路が必要と
なる。

第５図を用いて本発明に係るストレージ回路がFFTアナ
ライザ装置において占める位置を説明する。第５図は第
２図のAD変換器３以降の構成を描いたものである。第５
図において、スイッチ18はAD変換器３からの信号とFIR
型フィルタ21からの信号を適宜選択して本発明に係るス
トレージ回路10に加える。ストレージ回路10はその内部
に記憶手段を備えており、そこへAD変換器３からの入力
データDiとリサーキュレーション型のマルチステージフ
ィルタを構成するFIR型フィルタ21からのデータとを格
納する。そしてFIR型フィルタ21へ２データを出力す
る。FIR型フィルタ21は1/2に間引きを行ない、その結果
１データをスイッチ18を介してストレージ回路10へ帰還
する。ストレージ回路10では前にFIR型フィルタ21に加
えた２データのうち新しい方の１データとFIR型フィル
タ21から帰還した１データとを合せてこの２データを記
憶手段に格納する。なお、ステージコード発生器11はス
トレージ回路10に内蔵された記憶手段へデータの書込み
・読み出しをするためのアドレス信号を発生する回路で
ある。このような動作を所望の間引きになるまで繰返し
て得られた結果の信号は次段のFFTプロセッサ６に加え
られる。

第１図は、本発明に係るストレージ回路（構成素子番号
11〜18）の一実施例と第５図におけるAD変換器３とFIR
型フィルタ21を示した図である。なお、第５図では発明
の構成を分り易くするためステージコード発生器11とス
イッチ18をストレージ回路10の外に描いたが、ストレー
ジ回路10の中に含ませるようにしても良い。

第１図において、Ｎは最大ステージ数、Ｓはステージを
表わすコード、Ｍはそのビット数、ｎは１サンプルのデ
ータ語長、ＡはRAN16に与えるアドレスを表わすもので
ある。

Ｃはカウンタであり、ステージ数をＮとするとmod2^Nで
計数する。このカウンタＣに加えられるクロックの周波
数を_Ｓとすると、カウンタＣのバイナリ出力は各ビッ
ト２^Ｋ／_Ｓ（Ｋ＝1,2,…,N）の周期で変化しているか
ら、ステージをビット位に対応させ、下位ビット（変化
が速い方）にプライオリティを高くしてエンコードすれ
ば第８図のような出力が得られる。この信号によって各
ステージ1/2（２の間引きと同じ意味）に間引きが実現
できる。

Ｅは、プライオリティ・エンコーダ（priorityencoder
…以下単にエンコーダと記す）であり、カウンタＣの出
力をエンコードして、実行するステージのコードを出力
するものである。

以上のカウンタＣとエンコーダＥとは、ステージコード
発生器11を構成する。

13は加算器であり、エンコーダＥの出力に“1"を加算し
た出力を次段に加えるものである。この加算器13の機能
を述べると、今、エンコーダＥから導入した信号が次に
フィルタリングするステージコード（Ｓ）を表わすもの
とすれば、このフィルタリングによって限られた結果
は、１つ上のステージに対応するRAM16のアドレス（Ｓ
＋１）に書込むので、このアドレス（Ｓ＋１）を表わす
信号を得るために設けられたものである。

14はシフトレジスタであり、実行するステージのコード
を発生するタイミングと、そのフィルタリング結果を書
込むタイミングの間には遅れ（フィルタ計算）が存在す
るため、このシフトレジスタ14で必要なだけ遅らせるの
である。

15はマルチプレクサであり、加えられた３つのアドレス
信号“0"と“S"と“Ｓ＋1"を選択してRAM16へ加え、デ
ータの書込みと読み出しを行なわしめるものである。即
ち、この３つのアドレス信号は、各ステージに対応する
信号である。例えば、ステージ１に与えるデータはRAM1
6のアドレス“00"に書込まれており、マルチプレクサ15
に加えられる信号“0"の内容はこのアドレス“00"であ
る。ステージ２に与えるデータはRAM16のアドレス“01"
に書込まれている。ここで信号“0"は周波数_ｓで入る
初期のサンプル（AD変換器３から加えられるデータ）の
書込みアドレスであり_Ｓのレートで選択される。即
ち、AD変換器３から加えられる入力データ（Di）は、
_Ｓのレートで選択され、RAM16のアドレス“00"に格納さ
れる。

16は記憶手段としてのRAM（random access memory）で
あり、その容量は2nビット×Ｎワードである。アドレス
は上述したように各ステージに対応しており、１アドレ
スに（ｎビット×２）のデータが格納される。

17はレジスタであり、RAM16からFIR型フィルタ21へ加え
る２つのデータのうち新しい方の１データ（ｎビット）
を導入し、これを格納するものである。この格納された
１データはFIR型フィルタ21から出力される１データと
共にFIR型フィルタで実行されたステージの一つ上のス
テージを表わすRAM16のアドレスに書込まれる。

18はスイッチ手段であり、AD変換器３からの入力データ
DiとFIR型フィルタ21の出力の一方を選択するものであ
る。従って、もし、スイッチ手段18がAD変換器３の方を
選択している時は、マルチプレクサ15は、信号“0"を選
びRAM16のアドレスとしている。

21はステージを実行するFIR型フィルタであり、各ステ
ージは時分割で動作している。但し、フィルタリング計
算に必要なデータはステージ毎にそれぞれメモリ（図示
せず）を持って区別されている。

以上のように構成された第１図のストレージ回路の動作
を第８図を参照しながら説明する。第８図はステージ実
行順序の管理を示したタイムチャートである。なお、以
下ではマルチ・ステージの数を３ステージと仮定して説
明するが、入力データDiを第１図のストレージ回路に取
込む動作が必要となるので、第８図ではこの入力データ
Diを取込む動作を便宜的にステージ０として表わしたも
のである。従って、マルチ・ステージ・フィルタとして
実行的な動作（フィルタリング計算）をするは、第８図
においてステージ１〜３である。

第１図の回路はカウンタＣに加えられるクロック周波数
_Ｓの1/_Ｓの時間を１周期として動作する。

カウンタＣとエンコーダＥで構成されるステージコード
発生器11から、第８図に示す次に実行するステージに対
応したコード信号が出力される。

マルチプレクサ15では、信号“0"と“S"と“Ｓ＋1"を適
切なタイミングで切替えてRAM16のアドレスを指定す
る。

以下、RAM16以降の動作を説明する。上述したように本
発明では、RAM16の１アドレスに２データを格納し、こ
の２データづつを実行ステージに転送する。そして、実
行ステージでは、フィルタリングした結果、１データを
ストレージ回路のRAM16に帰還している。このように２
の間引きを繰返すことにより所望の間引き率を達成する
ようにしている。

この間の動作を第６図を用いて詳しく説明する。第６図
はRAM16から読み出される２データとRAM16へ書込まれる
２データの関係を示した図である。まず、RAM16の或る
アドレスから２つのデータが出力される。この２つのデ
ータは１アドレス中に格納されているものであり、例え
ば、新しい方のデータはLSB側に、古い方のデータはMSB
側に格納されている。レジスタ17はRAM16から出力され
た２つのデータのうち新しい方のデータを取込みこれを
保持する。そして、スイッチ手段18の出力から得られる
最新のデータと合わせてRAM16に加える。この場合、レ
ジスタ17の出力はMSB側とし、スイッチ手段18のデータ
はLSB側とする。即ち、RAM16には、常にLSB側に新しい
データが格納されることになる。第６図を具体的に構成
すると、例えば第７図のようになる。

以上のような動作を行なう第１図において、動作の当初
はRAM16にデータが格納されていないので、入力データD
iの２データをRAM16のアドレス“00"に取込む動作から
説明する。マルチプレクサ15からアドレス信号“00"がR
AM16に加えられる。そしてスイッチ手段18はAD変換器３
からの入力データDiの１データ（ｎビット）を出力す
る。一方、レジスタ17はRAM16から出力される２データ
のうち新しい方のデータを保持しており、この新しい１
データをRAM16に出力している。しかし、この場合RAM16
には未だデータが蓄積されていないので、レジスタ17側
からの信号は無意味である。従って、RAM16のアドレス
“00"にはLSB側にスイッチ手段18から取込んだ入力デー
タDiが格納され、MSB側には無意味な内容が格納され
る。以上の動作が第８図のの時期に行なわれる。

次の第８図の期間は、ステージ０は動作しない。

次の第８図の期間は、スイッチ手段18を介して最新の
入力データDiをLSB側に、前記で格納した入力データ
をMSB側に配置してRAM16のアドレス“00"に格納する。

この第８図の動作により、RAM16のアドレス“00"に
は、２つのデータが揃ったことになるので、次の期間
で、このアドレス“00"の内容をステージ１へ転送す
る。そして、ステージ１からは或る時間遅れの後フィル
タリングされた１データがスイッチ手段18を介してRAM1
6に帰還される。この場合、マルチプレクサ15は１つ上
位のステージ、即ち、RAM16のアドレス“01"を選択して
いるのでステージ１から帰還されてきた１データはアド
レス“01"のLSB側に格納される。この場合、アドレス
“01"のMSB側は、上述と同じ理由により無意味なデータ
が格納されることになる。

次にマルチプレクサ15は第８図の期間で再びアドレス
信号の“00"を選択し、同時にスイッチ手段18を介して
入力データDiを取込む。

次に期間の後、期間にて、RAM16のアドレス“00"に
入力データDiを取込む。これにより、RAM16のアドレス
“00"には、期間とで取込んだ入力データが更新さ
れて、新しい２つの入力データDiが揃ったことになる。

従って、周囲にて、このアドレス“00"の２つのデー
タをステージ１に転送し、FIR型フィルタ21から帰還し
てきた１データをRAM16のアドレス“01"に書込む。この
際、期間にて、このアドレス“01"には、ステージ１
から帰還されてきた最初のデータが既に格納されている
ため、この期間にて、アドレス“01"にはステージ１
を通過した２つのデータが揃ったことになる。

次に期間にて、また、RAM16のアドレス“00"に入力デ
ータを書込む。

そして期間では、期間の動作により、RAM16のアド
レス“01"には、２つのデータが揃ったことになるの
で、このアドレス“01"の内容をステージ２へ転送す
る。そして、ステージ２からは或る時間遅れの後フィル
タリングされた１データがスイッチ手段18を介してRAM1
6に帰還される。この場合、マルチプレクサ15は１つ上
位のステージ、即ち、RAM16のアドレス“10"を選択して
いるのでステージ１から帰還されてきた１データはアド
レス“10"のLSB側に格納される。この場合、アドレス
“10"のMSB側は、上述と同じ理由により無意味なデータ
が格納されることになる。

以下、上述した動作を次々に繰返すことにより1/2づつ
間引きを行ない所望の間引き率を得ることができる。

以上のストレージ回路の主な動作を第８図を参照して要
約すると、ステージ０（アドレス“00"に入力データを
取込む動作）は、1/_Ｓごとに動作する。そして、この
動作によりアドレス“00"に２つの入力データが揃った
らアドレス“00"の２データをステージ１へ転送し、こ
のフィルタリングされたデータを１つ上位のアドレス
“01"へ格納する。このステージ１へ転送する動作は、
ステージ０が２回動作するごとに行なわれる。そして、
アドレス“01"に２データが揃ったら、ステージ２へア
ドレス“01"の２データを転送する。このステージ２へ
転送する動作は、ステージ１が２回動作するごとに行な
われる。以下、同様な動作を繰返す。

以上のようにストレージ回路は動作するのでリサーキュ
レーション型のマルチ・ステージ・フィルタは各ステー
ジ間において、適切にデータが保存・転送され、正常に
動作することができる。

なお、第１図では、３ステージの例で説明したが、本発
明のステージ数を限定するわけでなく、ステージの数を
任意に増減できることは明白である。

また本発明の用途をFFTアナライザに限定するわけでは
なく、リサーキュレーション型のマルチ・ステージ・フ
ィルタをFIR型フィルタで構成したデジタルフィルタ装
置に使用されるものであればどのようなものでも良い。

なお、第１図で示したRAM16で操作するビット数を変更
することにより２以外の間引き用のステージ間ストレー
ジ回路を構成することもできる。これを第９図に示す。
第９図はRAM16とレジスタ17のみを示したものである
が、間引きｍのステージ・フィルタに対し、レジスタ17
では上述した間引き“2"の時と同様に、新しい（ｍ−
１）データを格納するようにすれば良い。

また、RAM16の書込みと読み出しのアドレスを与えるた
めの回路である“ステージコード発生器11と加算器13と
シフトレジスタ14とマルチプレクサ15"からなる構成
は、第１図の構成に限定するわけではない。別の構成で
あっても上記明細書で説明したRAM16の書込みと読み出
しのアドレス信号を発生させることができるのは明らか
である。

〔本発明の効果〕

以上述べたように、本発明によれば、次の効果が得られ
る。

FIR型マルチ・ステージ・フィルタ用のステージ間
ストレージ回路を簡単な構成で実現できる。即ち、RAM1
6から読み出した複数データのうち、１データをレジス
タ17に格納し、古い１データを捨てる。これと新しく得
た１データをRAM16の同じアドレスに書込む。これらの
操作によってシフトレジスタをもちいることなくRAM16
と結線（例えば第７図）でデータの新旧の管理ができる
ようにした。従って、回路が簡単でRAM16についても複
雑なアドレシングが不要である。

間引きのレートに合せて同時に必要なデータ数を各
部に供給できる。

【図面の簡単な説明】

第１図は本発明に係るストレージ回路とリサーキュレー
ション型のマルチ・ステージ・フィルタの構成例を示し
た図、第２図はFFTアナライザの構成例を示した図、第
３図はFIR型フィルタを複数個シリアルに接続したマル
チ・ステージ・フィルタの一般的構成図、第４図はリサ
ーキュレーション型のマルチ・ステージ・フィルタの構
成例を示した図、第５図はFFTにおいてストレージ回路
とリサーキュレーション型のマルチ・ステージ・フィル
タの周辺部を描いた図、第６図はRAM16から読み出され
る２データとRAM16へ書込まれる２データの関係を示し
た図、第７図は第６図の具体的構成例を示した図、第８
図はステージ実行順序の管理を示したタイムチャート、
第９図は間引きｍのステージ・フィルタに応じるための
RAM16とレジスタ17の構成を描いた図である。 11……ステージコード発生器、15……マルチプレクサ、
16……RAM、17……レジスタ、18……スイッチ手段。

Claims

【特許請求の範囲】

【請求項１】所謂リサーキュレーション型のマルチ・ス
テージ・フィルタをFIR型フィルタで構成した場合に用
いるストレージ回路において、複数のステージの動作を行うことが可能で、下記記憶手
段（16）より出力された複数のデータ入力し、これらの
複数のデータを濾過した信号を出力するフィルタ（21）
と、このフィルタ（21）からの出力又は外部からの入力デー
タ（Di）をステージの動作の必要に応じて選択して出力
するスイッチ手段（18）と、下記記憶手段（16）から、同時に出力された複数のデー
タのうち最も新しいの１つのデータを導入し、これを保
持するレジスタ（17）と、前記ステージのうちどのステージの動作を行うかという
情報を有するステージコード信号に従ってアドレス信号
を出力するアドレス信号発生手段と、このアドレス信号発生手段から出力されたアドレス信号
に従って、前記レスジタ（17）からの出力を古いデータ
としスイッチ手段（18）からのデータを新しいデータと
してステージ毎に格納し、同一のステージにおいて格納
した１組の新旧データは、再び同時に読み出すことが可
能な構成を有する記憶手段（16）と、を備えたことを特徴とするストレージ回路。