JPS63179612A - デジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、時系列データに演算を施してフィルタ機能
を実現するデジタルフィルタの改良に関するものである
。

〈従来技術〉 デジタルフィルタは時系列データにデジタル演算を施し
てフィルタ機能を実現するものであり、Ｆ　Ｆ　Ｔ　（
ｆａｓｔ　ｆｏｕｒｉｅｒ　ｔｒａｎｓｆｏｒｍ）アナ
ライザ等に用いられている。このようなデジタルフィル
タやうちＦＩＲ型のものは、時系列データをｘ（ｔとす
ると、その出力ｙ（ｔ）は、 Ｖ　（ｔ）−Σｈ　（ｉ）　−ｘ　（ｔ−ｉ）＝・（１
）ｈ（ｉ）：インパルス関数 であられされる。すなわち、２Ｎ＋１個の時系列ｆ−タ
ｘ（ｔ）にインパルス関数ｈ（ｉ）を乗じたものを加Ｉ
９ｖることによってフィルタされたデータを（りること
が出来る。インパルス関数を適宜選択することによって
、いろいろなフィルタ機能を実現出来る。特にハーフバ
ンドフィルタでは、ｈ（＋）−１／２　・・・・・・　
ｉ　−Ｎｈ　（ｉ）　−５ｉｎ　　（（Ｎ−ｉ）　・π
／２）／（（Ｎ−ｉ　＞・π） ・・・・・・ｉ＝０〜２Ｎ、但しｉ≠Ｎとなるものがあ
り、ｈ（ｉ）はひとつおぎにＯになることが知られてい
る。

この様なデジタルフィルタの構成を第６図に示す。デジ
タルフィルタは時系列データを一時的に保持して演算を
実行するものであり、データを保持する手段としてシフ
トレジスタおよびＲＡＭ（Ｒａｎｄｏｍ　　Ａｃｃｅｓ
ｓ　　Ｍｅｍｏｒｙ）が用いられている。第６図（Δ）
は保持手段としてｆｌＡＭを用いたものである。時系列
データｘ（ｔ）は一時的にＲＡＭＩに格納され、この格
納されたデータは演算器２で順次読みだされて前記（１
）式の演算が施される。この構成はハードウェアが簡単
になるという特徴がある。

第６図（［３）は保持手段としてシフトレジスタを用い
た構成例である。この図において、３はレジスタであり
、フィルタの次数と同じ２Ｎ＋１個並べられてシフトレ
ジスタを構成している。時系列データはこのシフトレジ
スタの左端のレジスタに入力され、順次右の方にシフト
される。４は乗ｉ器であり、レジスタ３の数と同じ２　
Ｎ　＋　１　周あり、レジスタ３に保持された時系列デ
ータにインパルス関数ｈ（ｉ）を乗算する。乗篩器４の
出力は加停器５で加算されて出力される。このようにし
て前記（１）式の演算が実行される。この構成では処理
速度を速くすることができるという特徴がある。

〈発明が解決ずべき問題点〉 しかしながら、この様な構成のデジタルフィルタには次
のような問題点がある。第６図（△）のＲＡ　Ｍを用い
た構成は、逐次的に演算処理するので、一般に動作速度
が小さいという欠点がある。

また、そのままでは時系列データをシフトさせることが
出来ないので、仮想的にシフトさせる構成が必要になる
。さらに、ハーフバンドフィルタではそのインパルス関
数が一つおきに０になるので、インパルス関数を乗算し
なくてもよい時系列データもあるが、そのためにＲＡＭ
からデータを取出すための７ドレツシングが複雑になる
。

また、（Ｂ）のシフトレジスタを用いた構成では、フィ
ルタの次数と同じ数のレジスタおよび乗粋器が必要であ
り、次数が大きくなると装置の規模が大きくなるという
欠点がある。

さらに、これらのデジタルフィルタは多数の桁を同時に
演算するパラレル演算処理を行うのが普通であり、その
ため装置の規模が大きくなるという欠点もある。

〈発明の目的〉 この発明の目的は、小規模の回路でかつ高速動作が可能
なデジタルフィルタを提供することにある。

〈問題点を解決するための手段〉 前記問題点を解決するために、本発明では時系列データ
を直列信号に変換するシフトレジスタと、時系列データ
を格納する記憶手段と、フィルタ演算を実行する演算手
段とを具備し、この記憶手段の出力の最上位ビットまた
は最下位ビットに前記シフトレジスタの出力を追加した
データを前記演口手段に入ノ〕すると共に、このデータ
やうち追加した前記シフトレジスタの出力を含む部分を
前記記憶手段に再書込みするようにしたものである。

く作用〉 このようにすることによって、時系列データは記憶手段
内で時系列の順に並び、また自動釣に更新される。さら
に、各時系列データの同じ桁を同時に読みだし、ビット
シリアルに演算することが出来る。

／実施例〉 第１図に本発明に係るデジタルフィルタの一実Ｍ例を示
す。なお、この実施例では１つの時系列データのビット
数をｎ、フィルタの次数を２Ｎ＋１とする。第１図にお
いて、１０はシフトレジスタであり、時系列データが並
列入力される。シフトレジスタ１０はｎビットの長さが
あり、この入力された時系列データを直列信号に変換し
て出力する。シフトレジスタ１０の出力信号はレジスタ
１１に入力される。レジスタ１１は２Ｎ＋１ピッｉ−の
長さがあり、その保持されたデータの最下位ビットにシ
フトレジスタ１０の出力信号を追加する。１２はＲＡＭ
（ＲａｎｄＯｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）であり、
１詔が２Ｎビツトで０語の大きさを有している。このＲ
ＡＭ１２のアドレスはカウンタ１３で指定される。ＲＡ
Ｍ１２の、カウンタ１３で指定されたアドレスの語はレ
ジスタ１１の最上位ビットから最下位の１つ上のビット
までに格納される。レジスタ１１の最下位ビットにはシ
フトレジスタ１０の出力信号が入力される。また、レジ
スタ１１の（最１位の１つ下のビット）〜最下位ビット
のデータはＲＡＭ１２の同じアドレスに再度格納される
。この一連の動作にはＲＡＭのリードモディファイライ
ト動作を用いることが出来る。また、カウンタ１３はｎ
進のカウンタであり、シフトレジスタ１０に同期して動
作づる。

第２図にＲＡＭ１２内に格納されているデータの格納形
式を示す。第２図において、横軸は語の方向、縦軸はア
ドレス方向である。小さい四角は１ビツトを表わす。こ
の図かられかるように、ｉ番目の時系列データは１語中
のｉ？ｌ目のビットにあり、その時系列データのｊ番目
のビットはアドレスｊにある。すなわら、時系列データ
はアドレス方向にのびている。ＲＡＭ１２の出力をレジ
スタ１１の最上位ビットル最下位の１つ上のビットにロ
ードし、このレジスタ１１の最下位ビットに新たな時系
列データの１ビツトを追加して再びそのデータの（最上
位の１つ下のビット）〜最下位ビットをＲＡＭ１２に格
納することにより、自動的に時系列データをシフトさせ
ることが出来る。

レジスタ１１の２Ｎ＋１ピツトの出力はシリアル演ｔｉ
ｔ！１ｉ１４に入力される。シリアル演算器１４は時系
列データとインパルス関数の乗算を実行するものである
。シリアル演粋器１４に入力されるデータは各時系列デ
ータ中の１ビツトであり、後述づるようにＲＯＭ（Ｒｅ
ａｄ　　０ｎｌｙ　　Ｍｅｍｏｒｙ）を用いたテーブル
を使用してＭｎすることが出来る。１５は累算器であり
、内部に加算器１６およびレジスタ１７が含まれている
。シリアル演算器１４の出力は加Ｉｗ器１６に入力され
、既に加算した累算結果と加算される。この加算器１６
の出力はレジスタ１７に入力されて保持され、加算器１
６に再び入力される。この累算はｎ回行われる。すなわ
ち、シリアル演粋器１４と累Ｉ）器１５で演算手段を構
成している。なお、第２図に示したＲＡＭに格納される
ｉ？−タル式かられかるように、累算器１５に入力され
るデータはその前に入力されたデータより１ビツト上位
にずれるので、レジスタ１７から加算器１６にデータを
もどりときに１ビツト下位にシフトするようにする。

第３図にハーフバンドフィルタにおける構成を示す。な
お、第１図と同じ要素には同一符号を付し、説明を省略
する。ハーフバンドフィルタは前述したようにそのイン
パルス関数が１つおきにＯになり、かつ２Ｎ＋１１１１
４のインパルス関数はＮ＋１個目のそれを中心にして対
称になるので、この性質を利用することによって構成を
大幅に簡単にすることが出来る。なお、この実施例では
フィルタの次数２Ｎ＋１ＯＮを偶数として説明する。第
３図において、１８はＮ／２個のシリアル加ｆｙ器であ
り、レジスタ１１の出力やうちそのインパルス関数がＯ
でないＮ＋１ビツトの１−夕からＮ＋１番目のデータを
除いたＮ個のデータが入力される。前述したように、ハ
ーフバンドフィルタではｉ番目と２Ｎ＋２−　を番目（
ｉ＝１〜Ｎ）のインパルス関数は同じ値なので、この同
じインパルス関数が乗算されるデータどうしをシリアル
加算器１８で加算する。なお、第１図で説明したように
、時系列１−夕は１ビツトずつ処理されるので、シリア
ル加９器１８には１ビツトの加算器がＮ／２個含まれて
いる。また、キャリーが発生すると、次のビットの処理
まで保存しておく。１９はレジスタであり、シリアル加
鋒器１８のＮ／２ビツトにレジスタ１１のＮ＋１番目の
ビットを加えたデータが入力され、保持される。この保
持されたデータはＲＯＭ２０のアドレス端子に入力され
る。

ＲＯＭ　２０にはそのアドレス端子に印加されたＮ／２
＋１個の１ピツトデータそれぞれにインパルス関数の対
応するビットを乗算し、それらを加算した２進データが
対応するデータ領域に格納されおり、この潰砕結果がそ
のデータ端子に１９られる。

この演ｑ結果はレジスタ２１に格納される。レジスタ２
１に格納されたデータは累算器１５に入力され、累輝さ
れる。累算器１５の動作は第１図実施例と同じなので説
明を省略する。

第４図に１１次（Ｎ−５）で時系列データが１６ビツト
のハーフバンドフィルタの具体的な構成を示す。第４図
において、２２は１６ビツト長のシフトレジスタであり
、時系列データが入力される。このシフトレジスタ２２
の出力は１１ピツトの長さを有するレジスタ２３の最下
位ビットＬＳＢに入力される。レジスタ２３の上位ビッ
トには語長が１０ビツトで語数が１６のＲＡＭ２４の出
力が入力される。２５は１６進カウンタであり、その出
力はＲＡＭ２４のアドレス端子に入力される。ＲＡＭ２
４にはレジスタ２３の下位１０ピツトのデータが入力さ
れ、格納される。２６．２７゜２８は１ビツトの加ｑ器
であり、それらの入力端子Ａにはそれぞれレジスタ２３
の１０．８．６ビツト目のデータが、Ｂ入力端子にはそ
れぞれ０１２．４ビツト目のデータが入力される。加算
器２６．２７．２８はそれぞれそのＡ、Ｂ入力端子デー
タおよび前回の４：ヤリ−を加算し、出力する。

これらの出力およびレジスタ２３の５ビツト目のデータ
はレジスタ２９に入力される。それ以降の動作は第１図
、第３図実施例と同じなので省略する。累算結果すなわ
らフィルタリング結果はレジスタ３０に格納され、出力
される。このような構成において、シフトレジスタ２２
とカウンタ２５は同期して動作し、ＲＡＭのデータをｍ
換えると共に演算を実行する。全体の動作はパイプライ
ン処理が行なわれ、各動作は並列に実行される。

第５図に２の間引き処理を行う場合の実施例を示す。２
の間引きは演粋結果を１つおきに取りだすものであり、
ＦＦＴ処理において周波数分解能を２イ８にする効果が
ある。第５図におい゛（，３１，３２はシフトレジスタ
であり、それぞれ偶数番目、奇数番目の時系列データが
入力される。シフトレジスタ３１の出力はＲＡＭ３３の
出力の最下位ビットに追加され、レジスタ３４に入力さ
れる。また、レジスタ３４の出力の上位２ビツトを除い
たデータの最下位ビットにシフトレジスタ３２の出力が
追加され、ふたたびＲＡＭ３３に書込まれる。

ＲＡＭ３３は第１図実施例と同じ様にカウンタ（図示せ
ず）によってそのアドレスが指定される。

レジスタ３４の出力はシリアル演３Ｉａ１４に入力され
る。以下の動作は第１図実施例と同じなので説明を省略
する。このようにすることによって、ＲＡＭ３３内に格
納される時系列データは常に奇数番目のデータからｊ１
１１始され、２ビツトずつシフトする。このデータをｖ
４算処理すると、演篩結果を１つおきに取るのと同じ結
果が得られる。すなわら、間引き処理が実行出来る。な
お、この実施例ではＲＡＭ内に格納されるデータの偶数
番口の時系列データは常にＲＡＭ２Ｎ語中の偶数番目の
ビットに、奇ａ番目のデータは常に奇数番目のビットに
格納され、かつＮが偶数の場合を考えるとその奇数番目
のインパルス関数はＮ＋１番目以外はＯになる。そのた
め、Ｎ＋１番目より大きい奇数番目の時系列データはＲ
ＡＭ３３に格納しておく必要がなく、従ってその１語の
ビット長を小さくする事が出来る。具体的にはＮが奇数
のときは３（Ｎ＋１）／２ビット、Ｎが偶数のときは３
Ｎ／２ビツトでよい。

なお。第３図および第５図の実施例では、フィルタの次
＠２Ｎ＋１のＮが偶数の場合を説明したが、奇数であっ
てもよい。奇数の場合は第３図、第５図中のＮをＮ＋１
とすればよい。

また、これらの実施例ではシフトレジスタの出力をＲＡ
Ｍの出力の最下位ビットのに追加するようにしたが、最
上位ビットに追加づるようにしてもにい。

〈発明の効果〉 以」−１実施例に基づいて具体的に説明したように、こ
の発明では時系列データをシフトレジスタで直列信号に
変換し、記憶手段の出力にこのシフトレジスタの出力を
追加したデータを演鋒手段に入力してフィルタ演算を実
行すると共に、このデータの一部分を前記記憶手段に再
書込みするようにした。そのため、記憶手段としてＲＡ
Ｍｌａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）を
使用出来、またこのＲＡＭに格納される時系列データは
自動的に時系列順に整列され、かつ更新される。

従って、フィルタの次数を大きくしても装置が複雑にな
ることはなく、小型かつ安価に出来る。また記憶手段の
アドレッシングは順番に行えばよいので、アクセスが簡
単になる。

さらに、演算は１ビツトずつ行うので、演算手段の構成
が簡単になり、かつ高速化が容易に出来るという効宋が
ある。

【図面の簡単な説明】

第１図は本発明に係るデジタルフィルタの一実施例を示
ずブロック図、第２図は記憶手段であるＲＡＭに格納さ
れた時系列データの格納状態を説明するための図、第３
図、第４図は本発明をハーフバンドフィルタに応用した
実施例を示ずブロック図、第５図は間引きを行うための
実施例を示すブロック図、第６図は従来のデジタルフィ
ルタの構成を承りブロック図である。 １０．２２．３１．３２・・・シフトレジスタ、１１．
１７．１９．２１，２３．２９．３０．３４・・・レジ
スタ、１２．２４．３３・・・ＲＡ、Ｍ、１３゜２５・
・・カウンタ、１４・・・シリアル演算器、１５・・・
累粋器、１６，２６，２７．２８・・・加算器、１８・
・・シリアル加算器、２０・・・ＲＯＭ。 イＳ図 第６図 （Ａ）

Claims (1)

1. 【特許請求の範囲】 時系列データに演算処理を施してこの時系列データのフ
   ィルタリングを行うデジタルフィルタにおいて、 入力された時系列データを直列信号に変換するシフトレ
   ジスタと、記憶手段と、この記憶手段の出力および前記
   シフトレジスタの出力が入力されフィルタ演算を実行す
   る演算手段とを有し、前記記憶手段の出力の最下位ビッ
   トまたは最上位ビットに前記シフトレジスタの出力を追
   加したデータを前記演算手段に入力すると共に、このデ
   ータやうち前記追加したシフトレジスタの出力を含む部
   分を前記記憶手段に再書込みするようにしたことを特徴
   とするデジタルフィルタ。