JP2835366B2 - 高速フーリエ変換用アドレス情報発生装置 - Google Patents
高速フーリエ変換用アドレス情報発生装置Info
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Description
【産業上の利用分野】 本発明は、ランダムアクセスメモリ（RAM）からのデ
ータに対して高速フーリエ変換の演算を実行させる場合
において必要なランダムアクセスメモリに対するアドレ
ス情報を発生させる高速フーリエ変換用アドレス情報発
生装置に関する。
ータに対して高速フーリエ変換の演算を実行させる場合
において必要なランダムアクセスメモリに対するアドレ
ス情報を発生させる高速フーリエ変換用アドレス情報発
生装置に関する。
データ処理において、離散フーリエ変換の演算が広く
実行されている。 Ｎ個のデータに対する離散フーリエ変換は、次の
（１）式で定義されている。 ただし、 Ｋ＝０、１、２、………、Ｎ−１ WN＝ｅ−ｊ（２π/N） である。 （１）式の離散フーリエ変換は、例えばクーリー（Co
oley）とチューキー（Tukey）のフーリエ変換アルゴリ
ズムを用いることによって、高速に実行でき、高速変換
フーリエ変換と称されている。 一般に、Ｎ個のデータに対する高速フーリエ変換の演
算は、Ｎポイント高速フーリエ変換と称され、複数log2
N回の順次のステージ演算を有し、一方、その複数log2N
回路のステージ演算のそれぞれは、複数（N/2）回の順
次のバタフライ演算を有する。 第３図は、Ｎ＝８ポイント高速フリーエ変換のシグナ
ルフローグラフを示している。 第３図において、ａ（０）＋jb（０）、ａ（１）＋jb
（１）………ａ（７）＋jb（７）は、ランダムアクセス
メモリの（）内で表されているアドレス位置から読出さ
れて得られる８個の入力データ（複素数で表されてい
る）を示し、また、Ｒ（０）＋jI（０）、Ｒ（１）＋jI
（１）………Ｒ（７）＋jI（７）は、高速フーリエ変換
の演算がなされて得られ、同じランダムアクセスメモリ
の（）内で表されているアドレス位置に格納される出力
データを示している。 第４図は、高速フーリエ変換の演算が有する複数のス
テージ演算のそれぞれにおける複数のバタフライ演算の
それぞれのシグナルフローグラフを示している。 第４図において、２、３及び４はそれぞれ乗算器、加
算器及び減算器を示している。また、An＋jBn及びCn＋j
Dnは、第３図の８個の入力データ中の互に異なるランダ
ムアクセスメモリのアドレス位置からの２つのデータに
対応している入力データを示し、また、Ａ′ｎ＋jB′ｎ
及びＣ′ｎ＋jD′ｎは、次の（２）式から（５）式で表
される出力データである。 An′＋jBn′ ＝An＋jBn＋（Cn＋jDn）（Xn＋jYn） ……（２） ＝An＋CnXn−DnYn＋ｊ（Bn＋CnYn＋DnXn）……（３） Cn′＋jDn′ ＝An＋jBn−（Cn＋jDn）（Xn＋jYn） ……（４） ＝An−CnXn＋DnYn＋ｊ（Bn−CnYn−DnXn）……（５） 第３図に示す８ポイント高速フーリエ変換の演算の場
合、第０、第１及び第２の順次のステージ演算を有し、
第０、第１及び第２のステージ演算のそれぞれは、第
０、第１、第２及び第３の順次のバタフライ演算を有す
る。 フーリエ変換の処理の対象となるデータは、ランダム
アクセスメモリ（RAM）から順次読出されてバタフライ
演算が実行される。 バタフライ演算の実行結果を表しているデータは、再
びランダムアクセスメモリに書込まれる。この場合、バ
タフライ演算の実行結果を表しているデータは、バタフ
ライ演算を実行するためにランダムアクセスメモリから
読出したデータを格納していたアドレス位置に格納され
る。 第５図は、これを、第３図に示す８ポイント高速フー
リエ変換演算の場合で示している。すなわち、第０ステ
ージ演算における最初のバタフライ演算すなわち第０バ
タフライ演算では、ランダムアクセスメモリのアドレス
０の位置とアドレス４の位置とからそれぞれデータが読
出され、そして、それらのバタフライ演算結果が、同じ
アドレス０とアドレス４とに書込まれる。同様にして、
すべてのデータがランダムアクセスメモリから読出され
てバタフライ演算が実行され、その演算結果が再びラン
ダムアクセスメモリの同じアドレス位置に書込まれる。
このようにして、第３のバタフライ演算の実行が終了す
ると、第０のステージ演算の実行が終了する。 次に、第１のステージ演算の実行に移る。 第１のステージ演算では、第０のステージ演算結果を
入力データとして使用する。そして、最初のバタフライ
演算すなわち第０バタフライ演算では、ランダムアクセ
スメモリのアドレス０の位置におけるデータと、アドレ
ス２の位置におけるデータとを読出し、バタフライ演算
を実行する。ここで、前ステージ（第０のステージ）の
対応する番目のバタフライ演算の場合とでは、読出され
るデータが、ランダムアクセスメモリの異なるアドレス
位置からのものであることは注意すべきである。 以下同様に、第２のステージの最初のバタフライ演算
すなわち第０バタフライ演算においては、ランダムアク
セスメモリのアドレス０の位置におけるデータとアドレ
ス１の位置におけるデータとを用いている。 上述したように、高速フーリエ変換の演算において
は、複数のステージでのデータに関するランダムアクセ
スメモリのアドレス位置のパターンが、互に異なる。 従って、ランダムアクセスメモリに対するアドレス情
報の発生を、いかに効率よく行うかが、高速フーリエ変
換を高速化するうえで、重要なポイントとなる。 ところで、従来の高速フーリエ変換用アドレス発生装
置は、日経エレクトロニクス、1986年８月25日号（No.4
02）の217頁に示されているので詳細説明は省略する
が、第11図に示すように、２つのカウンタ11及び12から
の出力をそれぞれインデックスレジスタ13及びベースポ
インタ14に供給し、そして、それらインデックスレジス
タ13及びベースポインタ14からの出力を加算器15で加算
し、その加算器15の出力をアドレス情報として出力させ
る構成を有していた。
実行されている。 Ｎ個のデータに対する離散フーリエ変換は、次の
（１）式で定義されている。 ただし、 Ｋ＝０、１、２、………、Ｎ−１ WN＝ｅ−ｊ（２π/N） である。 （１）式の離散フーリエ変換は、例えばクーリー（Co
oley）とチューキー（Tukey）のフーリエ変換アルゴリ
ズムを用いることによって、高速に実行でき、高速変換
フーリエ変換と称されている。 一般に、Ｎ個のデータに対する高速フーリエ変換の演
算は、Ｎポイント高速フーリエ変換と称され、複数log2
N回の順次のステージ演算を有し、一方、その複数log2N
回路のステージ演算のそれぞれは、複数（N/2）回の順
次のバタフライ演算を有する。 第３図は、Ｎ＝８ポイント高速フリーエ変換のシグナ
ルフローグラフを示している。 第３図において、ａ（０）＋jb（０）、ａ（１）＋jb
（１）………ａ（７）＋jb（７）は、ランダムアクセス
メモリの（）内で表されているアドレス位置から読出さ
れて得られる８個の入力データ（複素数で表されてい
る）を示し、また、Ｒ（０）＋jI（０）、Ｒ（１）＋jI
（１）………Ｒ（７）＋jI（７）は、高速フーリエ変換
の演算がなされて得られ、同じランダムアクセスメモリ
の（）内で表されているアドレス位置に格納される出力
データを示している。 第４図は、高速フーリエ変換の演算が有する複数のス
テージ演算のそれぞれにおける複数のバタフライ演算の
それぞれのシグナルフローグラフを示している。 第４図において、２、３及び４はそれぞれ乗算器、加
算器及び減算器を示している。また、An＋jBn及びCn＋j
Dnは、第３図の８個の入力データ中の互に異なるランダ
ムアクセスメモリのアドレス位置からの２つのデータに
対応している入力データを示し、また、Ａ′ｎ＋jB′ｎ
及びＣ′ｎ＋jD′ｎは、次の（２）式から（５）式で表
される出力データである。 An′＋jBn′ ＝An＋jBn＋（Cn＋jDn）（Xn＋jYn） ……（２） ＝An＋CnXn−DnYn＋ｊ（Bn＋CnYn＋DnXn）……（３） Cn′＋jDn′ ＝An＋jBn−（Cn＋jDn）（Xn＋jYn） ……（４） ＝An−CnXn＋DnYn＋ｊ（Bn−CnYn−DnXn）……（５） 第３図に示す８ポイント高速フーリエ変換の演算の場
合、第０、第１及び第２の順次のステージ演算を有し、
第０、第１及び第２のステージ演算のそれぞれは、第
０、第１、第２及び第３の順次のバタフライ演算を有す
る。 フーリエ変換の処理の対象となるデータは、ランダム
アクセスメモリ（RAM）から順次読出されてバタフライ
演算が実行される。 バタフライ演算の実行結果を表しているデータは、再
びランダムアクセスメモリに書込まれる。この場合、バ
タフライ演算の実行結果を表しているデータは、バタフ
ライ演算を実行するためにランダムアクセスメモリから
読出したデータを格納していたアドレス位置に格納され
る。 第５図は、これを、第３図に示す８ポイント高速フー
リエ変換演算の場合で示している。すなわち、第０ステ
ージ演算における最初のバタフライ演算すなわち第０バ
タフライ演算では、ランダムアクセスメモリのアドレス
０の位置とアドレス４の位置とからそれぞれデータが読
出され、そして、それらのバタフライ演算結果が、同じ
アドレス０とアドレス４とに書込まれる。同様にして、
すべてのデータがランダムアクセスメモリから読出され
てバタフライ演算が実行され、その演算結果が再びラン
ダムアクセスメモリの同じアドレス位置に書込まれる。
このようにして、第３のバタフライ演算の実行が終了す
ると、第０のステージ演算の実行が終了する。 次に、第１のステージ演算の実行に移る。 第１のステージ演算では、第０のステージ演算結果を
入力データとして使用する。そして、最初のバタフライ
演算すなわち第０バタフライ演算では、ランダムアクセ
スメモリのアドレス０の位置におけるデータと、アドレ
ス２の位置におけるデータとを読出し、バタフライ演算
を実行する。ここで、前ステージ（第０のステージ）の
対応する番目のバタフライ演算の場合とでは、読出され
るデータが、ランダムアクセスメモリの異なるアドレス
位置からのものであることは注意すべきである。 以下同様に、第２のステージの最初のバタフライ演算
すなわち第０バタフライ演算においては、ランダムアク
セスメモリのアドレス０の位置におけるデータとアドレ
ス１の位置におけるデータとを用いている。 上述したように、高速フーリエ変換の演算において
は、複数のステージでのデータに関するランダムアクセ
スメモリのアドレス位置のパターンが、互に異なる。 従って、ランダムアクセスメモリに対するアドレス情
報の発生を、いかに効率よく行うかが、高速フーリエ変
換を高速化するうえで、重要なポイントとなる。 ところで、従来の高速フーリエ変換用アドレス発生装
置は、日経エレクトロニクス、1986年８月25日号（No.4
02）の217頁に示されているので詳細説明は省略する
が、第11図に示すように、２つのカウンタ11及び12から
の出力をそれぞれインデックスレジスタ13及びベースポ
インタ14に供給し、そして、それらインデックスレジス
タ13及びベースポインタ14からの出力を加算器15で加算
し、その加算器15の出力をアドレス情報として出力させ
る構成を有していた。
しかしながら、このような構成を有する従来の高速フ
ーリエ変換用アドレス情報発生装置の場合、第10図に示
すように、高速フーリエ変換の演算を行うデータの数
（サイズ）が大きくなるに応じて、加算器15に対する入
力のビット数が大きくなるので、加算器15での加算時間
が増加し、このため、サイズの大きい高速フーリエ変換
を行う場合、アドレス情報の発生に、多大の時間を要す
る、という欠点を有していた。 よって、本発明は、高速フーリエ変換の演算のサイズ
に依存することなしに、一定時間で、高速に、上述した
と同様の高速フーリエ変換用アドレス情報を発生するこ
とができ、従って、上述した欠点のない、新規な高速フ
ーリエ変換用アドレス情報発生装置を提供せんとするも
のである。
ーリエ変換用アドレス情報発生装置の場合、第10図に示
すように、高速フーリエ変換の演算を行うデータの数
（サイズ）が大きくなるに応じて、加算器15に対する入
力のビット数が大きくなるので、加算器15での加算時間
が増加し、このため、サイズの大きい高速フーリエ変換
を行う場合、アドレス情報の発生に、多大の時間を要す
る、という欠点を有していた。 よって、本発明は、高速フーリエ変換の演算のサイズ
に依存することなしに、一定時間で、高速に、上述した
と同様の高速フーリエ変換用アドレス情報を発生するこ
とができ、従って、上述した欠点のない、新規な高速フ
ーリエ変換用アドレス情報発生装置を提供せんとするも
のである。
本発明による高速フーリエ変換用アドレス情報発生装
置は、複数の順次のステージ演算を有し、それら複数の
ステージ演算のそれぞれが複数の順次バタフライ演算を
有する、上述したと同様の高速フーリエ変換の演算を、
ランダムアクセスメモリからのデータに対して実行させ
るデータ処理装置における、上記ランダムアクセスメモ
リに対するアドレス情報を発生させる高速フーリエ変換
用アドレス情報発生装置において、その高速フーリエ変
換用アドレス情報発生装置が、上記複数の順次のステ
ージ演奏中の第何番目のステージ演算であるかを複数の
ビットで表しているステージ演算番目表示情報を出力す
るステージ演算番目表示情報出力用カウンタと、上記
複数のバタフライ演算中の第何番目のバタフライ演算で
あるかを複数のビットで表しているバタフライ演算番目
表示情報を出力するバタフライ演算番目表示情報出力用
カウンタと、１ビットでなるアドレス情報生成用情報
を出力するアドレス情報生成用情報出力回路と、上記
バタフライ演算番目表示情報出力用カウンタからのバタ
フライ演算番目表示情報に、上記アドレス情報生成用情
報出力回路からのアドレス情報生成用情報を、上記ステ
ージ演算番目表示情報出力用カウンタからのステージ演
算番目表示情報が表している内容に応じたビット位置に
おいて付加させ、その上記バタフライ演算番目表示情報
に上記アドレス情報生成用情報の付加されている情報
を、上記アドレス情報として出力させるアドレス情報生
成回路とを有する。
置は、複数の順次のステージ演算を有し、それら複数の
ステージ演算のそれぞれが複数の順次バタフライ演算を
有する、上述したと同様の高速フーリエ変換の演算を、
ランダムアクセスメモリからのデータに対して実行させ
るデータ処理装置における、上記ランダムアクセスメモ
リに対するアドレス情報を発生させる高速フーリエ変換
用アドレス情報発生装置において、その高速フーリエ変
換用アドレス情報発生装置が、上記複数の順次のステ
ージ演奏中の第何番目のステージ演算であるかを複数の
ビットで表しているステージ演算番目表示情報を出力す
るステージ演算番目表示情報出力用カウンタと、上記
複数のバタフライ演算中の第何番目のバタフライ演算で
あるかを複数のビットで表しているバタフライ演算番目
表示情報を出力するバタフライ演算番目表示情報出力用
カウンタと、１ビットでなるアドレス情報生成用情報
を出力するアドレス情報生成用情報出力回路と、上記
バタフライ演算番目表示情報出力用カウンタからのバタ
フライ演算番目表示情報に、上記アドレス情報生成用情
報出力回路からのアドレス情報生成用情報を、上記ステ
ージ演算番目表示情報出力用カウンタからのステージ演
算番目表示情報が表している内容に応じたビット位置に
おいて付加させ、その上記バタフライ演算番目表示情報
に上記アドレス情報生成用情報の付加されている情報
を、上記アドレス情報として出力させるアドレス情報生
成回路とを有する。
本発明による高速フーリエ変換用アドレス情報発生装
置によれば、ランダムアクセスメモリに対するアドレス
情報を、高速フーリエ変換の演算のサイズに関係なし
に、一定時間で、高速に発生させることができる。
置によれば、ランダムアクセスメモリに対するアドレス
情報を、高速フーリエ変換の演算のサイズに関係なし
に、一定時間で、高速に発生させることができる。
次に、第１図を伴って本発明に高速フーリエ変換用ア
ドレス情報発生装置の実施例を述べよう。 第１図に示す本発明による高速フーリエ変換用アドレ
ス情報発生装置の実施例は、最大1024ポイント（最大lo
g21024＝10のステージ演算、最大1024/2＝512のバタフ
ライ演算）の高速フーリエ変換まで対応可能な構成を有
している。 第１図に示す本発明による高速フーリエ変換用アドレ
ス情報発生装置は、複数の順次のステージ演算を有し、
その複数のステージ演算のそれぞれが複数の順次バタフ
ライ演算を有する高速フーリエ変換の演算を、ランダム
アクセスメモリからのデータに対して実行させるデータ
処理装置における、フーリエ変換の演算が有する複数の
順次のステージ演算中の第何番目のステージ演算である
かを複数のビットで表しているステージ演算番目表示情
報を出力するステージ演算番目表示情報出力用カウンタ
21を有する。 また、上述した複数のバタフライ演算中の第何番目の
バタプライ演算であるかを複数のビットで表しているバ
タフライ演算番目表示情報を出力するバタフライ演算番
数表示情報出力用カウンタ22を有する。 さらに、１ビットでなるアドレス情報生成用情報を出
力するアドレス情報生成用情報出力回路23を有する。 また、上述したバタフライ演算番目表示情報出力用カ
ウンタ22からのバタフライ演算番目表示情報に、上述し
たアドレス情報生成用情報出力回路23からのアドレス情
報生成用情報を、上述したステージ演算番目表示情報出
力用カウンタ21からのステージ演算番目表示情報が表し
ている内容に応じたビット位置において付加させ、その
上述したバタフライ演算番目表示情報に上述したアドレ
ス情報生成用情報の付加されている情報を、上述したラ
ンダムアクセスメモリに対するアドレス情報として出力
させるアドレス情報生成回路24を有する。 ステージ演算番目表示情報出力用カウンタ21は、第６
図に示すように、最終ステージ演算が０を表すように、
ダウンカウントする。例えば８ポイント高速フーリエ変
換の演算の場合、10進数で２（＝log28−１）、１、０
になるように、ダウンカウントする。 バタフライ演算番目表示情報出力用カウンタ22は、10
進数で、０から（N/2）−１まで、順にカウントアップ
する。例えば８ポイント高速フーリエ変換の演算を実行
させる場合、第７図〜第９図に示すように、10進数で
０、１、２、３（＝8/2−１＝４−１）とカウントアッ
プする。 アドレス情報生成回路24は、バタフライ演算番目情報
出力用カウンタ22からのバタフライ演算番目表示情報が
９ビット（バタフライ演算回路が1024/2＝512＝29であ
るから）でなり、それに、アドレス情報生成用情報出力
回路からの１ビットのアドレス情報生成用情報が付加さ
れることによって、アドレス情報を、10ビットで出力す
る。 バタフライ演算番数表示情報にアドレス情報生成用情
報を付加する位置は、ステージ演算番目表示情報出力用
カウンタ21からの４ビット（ステージ演算回数がlog210
24＝10であることから決められる）のステージ演算番目
表示情報の内容に応じて決められる。 第２図は、８ポイントフーリエ変換の演算の場合にお
けるアドレス情報生成回路24の一例を示し、10個のセレ
クタ31と、それを制御するステージ演算番目表示情報出
力回路21からの４ビットのステージ演算番目表示情報を
入力とする制御回路32とを有し、バタフライ演算番数表
示情報出力用カウンタ22からのI8I7I6I5I4I3I2I1I0でな
る９ビットのバタフライ演算番数表示情報に、Ｘでなる
１ビットのアドレス情報生成用情報が、ステージ演算番
目表示情報出力回路21からの４ビットのステージ演算番
目表示情報によって制御されたビット位置に付加されて
いる10ビットQ9Q8Q7Q6Q5Q4Q3Q2Q1Q0でなるアドレス情報
を出力する。 第６図は、８ポイント高速フーリエ変換の演算におけ
る、ステージ演算番目表示情報出力回路21からのステー
ジ演算番目表示情報の内容に対するアドレス情報生成回
路24からのアドレス情報の内容を具体的に示し、この第
６図から、Ｘでなる１ビットのアドレス情報生成用情報
のバタフライ演算番目表示情報への付加ビット位置が変
化していることが明らかであろう。 高速フーリエ変換の演算で必要となるランダムアクセ
スメモリに対するアドレス情報は、第４図で上述したと
ころからAn及びBnに対するアドレス情報と、Cn及びDnに
対するアドレス情報との２種類である。 そして、それら２種類のアドレス情報は、アドレス情
報生成回路24に入力されるＸでなる１ビットのアドレス
情報生成用情報の内容を変えることによって、容易に得
ることができる。 すなわち、Ｘの内容をＸ＝０とすることによって、An
＋jBnに対するアドレス情報を得ることができ、また、
Ｘ＝１とすることによって、Cn及びDnに対するアドレス
情報を得ることができる。 第７図（Ｘ＝０の場合）及び第８図（Ｘ＝１の場合）
は、このことを、８ポイント高速フーリエ変換の演算の
場合で、具体的に示している。第７図及び第８図と第３
図に示すシグナルフローグラフと対比すれば、所望の第
６図で上述したアドレス情報を生成できることは明らか
であろう。 上述したところから、本発明による高速フーリエ変換
用アドレス情報発生装置によれば、アドレス情報を、バ
タフライ演算番目表示情報のビット数が多くなっても、
一定時間で、高速に得ることができ、従って、第10図に
示すように、高速フーリエ変換の演算のサイズに依存す
ることなしに、アドレス情報を高速で発生させることが
できる。 上述したように、本発明による高速フーリエ変換用ア
ドレス情報発生装置によれば、第11図で前述した従来の
高速フーリエ変換用アドレス情報発生装置の場合のよう
に加算器を用いないので、高速フーリエ変換の演算に必
要なランダムアクセスメモリに対するアドレス情報を、
高速フーリエ変換の演算のサイズに依存することなし
に、高速に発生させることができる。 また、アドレス情報生成回路24を、第２図に示すよう
に、セレクタ31を用いた構成にすることができるので、
高速フーリエ変換用アドレス情報発生装置が簡易な構成
を有する。
ドレス情報発生装置の実施例を述べよう。 第１図に示す本発明による高速フーリエ変換用アドレ
ス情報発生装置の実施例は、最大1024ポイント（最大lo
g21024＝10のステージ演算、最大1024/2＝512のバタフ
ライ演算）の高速フーリエ変換まで対応可能な構成を有
している。 第１図に示す本発明による高速フーリエ変換用アドレ
ス情報発生装置は、複数の順次のステージ演算を有し、
その複数のステージ演算のそれぞれが複数の順次バタフ
ライ演算を有する高速フーリエ変換の演算を、ランダム
アクセスメモリからのデータに対して実行させるデータ
処理装置における、フーリエ変換の演算が有する複数の
順次のステージ演算中の第何番目のステージ演算である
かを複数のビットで表しているステージ演算番目表示情
報を出力するステージ演算番目表示情報出力用カウンタ
21を有する。 また、上述した複数のバタフライ演算中の第何番目の
バタプライ演算であるかを複数のビットで表しているバ
タフライ演算番目表示情報を出力するバタフライ演算番
数表示情報出力用カウンタ22を有する。 さらに、１ビットでなるアドレス情報生成用情報を出
力するアドレス情報生成用情報出力回路23を有する。 また、上述したバタフライ演算番目表示情報出力用カ
ウンタ22からのバタフライ演算番目表示情報に、上述し
たアドレス情報生成用情報出力回路23からのアドレス情
報生成用情報を、上述したステージ演算番目表示情報出
力用カウンタ21からのステージ演算番目表示情報が表し
ている内容に応じたビット位置において付加させ、その
上述したバタフライ演算番目表示情報に上述したアドレ
ス情報生成用情報の付加されている情報を、上述したラ
ンダムアクセスメモリに対するアドレス情報として出力
させるアドレス情報生成回路24を有する。 ステージ演算番目表示情報出力用カウンタ21は、第６
図に示すように、最終ステージ演算が０を表すように、
ダウンカウントする。例えば８ポイント高速フーリエ変
換の演算の場合、10進数で２（＝log28−１）、１、０
になるように、ダウンカウントする。 バタフライ演算番目表示情報出力用カウンタ22は、10
進数で、０から（N/2）−１まで、順にカウントアップ
する。例えば８ポイント高速フーリエ変換の演算を実行
させる場合、第７図〜第９図に示すように、10進数で
０、１、２、３（＝8/2−１＝４−１）とカウントアッ
プする。 アドレス情報生成回路24は、バタフライ演算番目情報
出力用カウンタ22からのバタフライ演算番目表示情報が
９ビット（バタフライ演算回路が1024/2＝512＝29であ
るから）でなり、それに、アドレス情報生成用情報出力
回路からの１ビットのアドレス情報生成用情報が付加さ
れることによって、アドレス情報を、10ビットで出力す
る。 バタフライ演算番数表示情報にアドレス情報生成用情
報を付加する位置は、ステージ演算番目表示情報出力用
カウンタ21からの４ビット（ステージ演算回数がlog210
24＝10であることから決められる）のステージ演算番目
表示情報の内容に応じて決められる。 第２図は、８ポイントフーリエ変換の演算の場合にお
けるアドレス情報生成回路24の一例を示し、10個のセレ
クタ31と、それを制御するステージ演算番目表示情報出
力回路21からの４ビットのステージ演算番目表示情報を
入力とする制御回路32とを有し、バタフライ演算番数表
示情報出力用カウンタ22からのI8I7I6I5I4I3I2I1I0でな
る９ビットのバタフライ演算番数表示情報に、Ｘでなる
１ビットのアドレス情報生成用情報が、ステージ演算番
目表示情報出力回路21からの４ビットのステージ演算番
目表示情報によって制御されたビット位置に付加されて
いる10ビットQ9Q8Q7Q6Q5Q4Q3Q2Q1Q0でなるアドレス情報
を出力する。 第６図は、８ポイント高速フーリエ変換の演算におけ
る、ステージ演算番目表示情報出力回路21からのステー
ジ演算番目表示情報の内容に対するアドレス情報生成回
路24からのアドレス情報の内容を具体的に示し、この第
６図から、Ｘでなる１ビットのアドレス情報生成用情報
のバタフライ演算番目表示情報への付加ビット位置が変
化していることが明らかであろう。 高速フーリエ変換の演算で必要となるランダムアクセ
スメモリに対するアドレス情報は、第４図で上述したと
ころからAn及びBnに対するアドレス情報と、Cn及びDnに
対するアドレス情報との２種類である。 そして、それら２種類のアドレス情報は、アドレス情
報生成回路24に入力されるＸでなる１ビットのアドレス
情報生成用情報の内容を変えることによって、容易に得
ることができる。 すなわち、Ｘの内容をＸ＝０とすることによって、An
＋jBnに対するアドレス情報を得ることができ、また、
Ｘ＝１とすることによって、Cn及びDnに対するアドレス
情報を得ることができる。 第７図（Ｘ＝０の場合）及び第８図（Ｘ＝１の場合）
は、このことを、８ポイント高速フーリエ変換の演算の
場合で、具体的に示している。第７図及び第８図と第３
図に示すシグナルフローグラフと対比すれば、所望の第
６図で上述したアドレス情報を生成できることは明らか
であろう。 上述したところから、本発明による高速フーリエ変換
用アドレス情報発生装置によれば、アドレス情報を、バ
タフライ演算番目表示情報のビット数が多くなっても、
一定時間で、高速に得ることができ、従って、第10図に
示すように、高速フーリエ変換の演算のサイズに依存す
ることなしに、アドレス情報を高速で発生させることが
できる。 上述したように、本発明による高速フーリエ変換用ア
ドレス情報発生装置によれば、第11図で前述した従来の
高速フーリエ変換用アドレス情報発生装置の場合のよう
に加算器を用いないので、高速フーリエ変換の演算に必
要なランダムアクセスメモリに対するアドレス情報を、
高速フーリエ変換の演算のサイズに依存することなし
に、高速に発生させることができる。 また、アドレス情報生成回路24を、第２図に示すよう
に、セレクタ31を用いた構成にすることができるので、
高速フーリエ変換用アドレス情報発生装置が簡易な構成
を有する。
第１図は、本発明による高速フーリエ変換用アドレス情
報発生装置の実施例を示す系統的接続図である。 第２図は、そのアドレス情報生成回路の実施例を示す系
統的接続図である。 第３図は、８ポイント高速フーリエ変換の演算のシグナ
ルフローグラフである。 第４図は、バタフライ演算のシグナルフローグラフであ
る。 第５図は、各ステージ演算における複数のバタフライ演
算におけるデータのランダムアクセスメモリ上のアドレ
ス位置を示す図である。 第６図は、ステージ演算番目表示情報に対するアドレス
情報の関係を示す図である。 第７図は、バタフライ演算番目表示情報に対するアドレ
ス情報の関係を一般的に示す図である。 第８図及び第９図は、バタフライ演算番目表示情報に対
するアドレス情報の関係を具体的に示す図である。 第10図は、高速フーリエ変換の演算のサイズに対するア
ドレス情報発生時間の関係を、本発明の場合と従来の場
合とで比較して示す図である。 第11図は、従来の高速フーリエ変換用アドレス情報発生
装置を示す系統的接続図である。 ２……乗算器 ３……加算器 ４……減算器 11、12……カウンタ 13……インデックスレジスタ 14……ベースポインタ 15……加算器 21……ステージ演算番目表示情報出力用カウンタ 22……バタフライ演算番目表示情報出力用カウンタ 23……アドレス情報生成用情報出力回路 24……アドレス情報生成回路 31……セレクタ 32……制御回路
報発生装置の実施例を示す系統的接続図である。 第２図は、そのアドレス情報生成回路の実施例を示す系
統的接続図である。 第３図は、８ポイント高速フーリエ変換の演算のシグナ
ルフローグラフである。 第４図は、バタフライ演算のシグナルフローグラフであ
る。 第５図は、各ステージ演算における複数のバタフライ演
算におけるデータのランダムアクセスメモリ上のアドレ
ス位置を示す図である。 第６図は、ステージ演算番目表示情報に対するアドレス
情報の関係を示す図である。 第７図は、バタフライ演算番目表示情報に対するアドレ
ス情報の関係を一般的に示す図である。 第８図及び第９図は、バタフライ演算番目表示情報に対
するアドレス情報の関係を具体的に示す図である。 第10図は、高速フーリエ変換の演算のサイズに対するア
ドレス情報発生時間の関係を、本発明の場合と従来の場
合とで比較して示す図である。 第11図は、従来の高速フーリエ変換用アドレス情報発生
装置を示す系統的接続図である。 ２……乗算器 ３……加算器 ４……減算器 11、12……カウンタ 13……インデックスレジスタ 14……ベースポインタ 15……加算器 21……ステージ演算番目表示情報出力用カウンタ 22……バタフライ演算番目表示情報出力用カウンタ 23……アドレス情報生成用情報出力回路 24……アドレス情報生成回路 31……セレクタ 32……制御回路
Claims (1)
- 【請求項１】複数の順次のステージ演算を有し、上記複
数のステージ演算のそれぞれが複数の順次のバタフライ
演算を有する高速フーリエ変換の演算を、ランダムアク
セスメモリからのデータに対して実行させるデータ処理
装置における、上記ランダムアクセスメモリに対するア
ドレス情報を発生させる高速フーリエ変換用アドレス情
報発生装置において、 上記複数の順次のステージ演算中の第何番目のステージ
演算であるかを複数のビットで表しているステージ演算
番目表示情報を出力するステージ演算番目表示情報出力
用カウンタと、 上記複数のバタフライ演算中の第何番目のバタフライ演
算であるかを複数のビットで表しているバタフライ演算
番目表示情報を出力するバタフライ演算番数表示情報出
力用カウンタと、 １ビットでなるアドレス情報生成用情報を出力するアド
レス情報生成用情報出力回路と、 上記バタフライ演算番目表示情報出力用カウンタからの
バタフライ演算番目表示情報に、上記アドレス情報生成
用情報出力回路からのアドレス情報生成用情報を、上記
ステージ演算番目表示情報出力用カウンタからのステー
ジ演算番目表示情報が表している内容に応じたビット位
置において付加させ、その上記バタフライ演算番目表示
情報に上記アドレス情報生成用情報の付加されている情
報を、上記アドレス情報として出力させるアドレス情報
生成回路とを有することを特徴とする高速フーリエ変換
用アドレス情報発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2372690A JP2835366B2 (ja) | 1990-02-02 | 1990-02-02 | 高速フーリエ変換用アドレス情報発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2372690A JP2835366B2 (ja) | 1990-02-02 | 1990-02-02 | 高速フーリエ変換用アドレス情報発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228176A JPH03228176A (ja) | 1991-10-09 |
| JP2835366B2 true JP2835366B2 (ja) | 1998-12-14 |
Family
ID=12118321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2372690A Expired - Fee Related JP2835366B2 (ja) | 1990-02-02 | 1990-02-02 | 高速フーリエ変換用アドレス情報発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2835366B2 (ja) |
-
1990
- 1990-02-02 JP JP2372690A patent/JP2835366B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03228176A (ja) | 1991-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |