JPS5927944B2 - マトリクスデ−タ並列処理システム - Google Patents

Description

【発明の詳細な説明】 発明の分野 この発明はデータ並列処理システムに関し、より特定的
にはマトリクスのデータ要素を並列的にアクセスおよび
処理するためのマトリクスデータ並列処理システムに関
する。

先行技術の説明 コンピユータの処理速度を向上させるために、複数のメ
モリを並列アクセスし、読出されたデータを並列処理す
るシステムが開発されてきた。

そのようなシステムにおいて並列アクセスされるメモリ
を、ここでは並列メモリと呼ぶことにする。並列メモリ
を用いるシステムの一例として、１１１Ｉａｃがある。
このシステムは６４個の並列メモリを用いるものであつ
て、その詳細は１９７０年１０月２７田こＲ．Ａ．Ｓｔ
Ｏｋｅｓ等に発行されかつこの発明の譲受人に譲渡され
た米国特許第３，５３７，０７４号に開示されている。
しかしながら一般的に、並列メモリを用いるシステムに
おいては、メモリの「競合」の問題が生じる。

ここで「競合」の概念を説明するために、例として３行
Ｘ３列の２次元マトリクスのデータを考える。行および
列のマトリクス要素は、マトリクス配列において、横方
向または縦方向に一直線に並ぶ。また斜め方向に一直線
に並ぶマトリクス要素もある。そのような斜めの方向を
、行および列に対し、ここでは［前方斜線」および［後
方斜線と呼ぶことにする。たとえば要素（１，１），（
２，２），（３，３）は前方斜線方向に並び、要素（３
，１），（２，２），（１，３）は後方斜線方向に並ぶ
。行、列、前方斜線、および後方斜線を、ここではマト
リクスの「リニアベクトル」と総称する。したがつてマ
トリクス配列において一直線に並ぶ要素は、マトリクス
の「リニアベクトル上にある」と定義される。今、第１
列の各データ要素（１，１），（２，１），（３，１）
は第１のメモリにストアされ、第２列の各データ要素（
１，２），（２，２），（３，２）は第２のメモリにス
トアされ、また第３列の各データ要素（１，３），（２
，３），（３，３）は第３のメモリにストアされている
ものとする。

このような並列メモリシステムにおいては、行、列、前
方斜線、および後方斜線の各要素は、並列にアクセスさ
れ得る。たとえば第２行の各要素（２，１），（２，２
），（２，３）を並列アクセスする場合、（２，１）は
第１メモリから、（２，２）は第２メモリから、また（
２，３）は第３メモリからそれぞれ同時にアクセスされ
る。またたとえば、前方斜線要素（１，１），（２，２
），（３，３）および後方斜線要素（３，１），（２，
２），（１，３）についても同様に第１ないし第３の各
メモリから同時にアクセスされ得るのが容易に理解され
よう。しかしながら、このような並列メモリシステムに
おいては、列要素は並列アクセスすることができない。

たとえば第３列の各要素（１，３），（２，３），（３
，３）は、すべて第３メモリから直列に順次的にアクセ
スしなければならない。このように、）並列メモリシス
テムにおいて、並列アクセス不可能の状態が生じること
を、ここではメモリの「競合」と定義する。

メモリの競合が生じることによつて、並列メモリシステ
ムの処理能力に限界が生じることは明白である。上の例
とは別のシステムにおいては、マトリクスの列に対する
並列アクセスは可能であるが、行、前方斜線、または後
方斜線に対して競合を生じる。

競合の問題は既に研究されており、Ｂｕｄｎｉｋおよび
Ｋｕｃｋ著の［並列メモリの構成と使用」、ＩＥＥＥＴ
ＲＡＮＳＡＣＴｌＯＮＳＯＮＣＱＶＰＵＴＥＲＳ，ｌ９
７ｌ年１２月、第１５６６頁ないし第１５６９頁、およ
び「配列プロセサにおけるデータのアクセスおよび整夕
１月、Ｄ．Ｈ．Ｌａｗｒｉｅ，ＩＥＥＥＴＲＡＮＳＡＣ
ＴｌＯＮＳＯＮＣＯＭＰＵＴＥＲＳ，ｌ９７５年１２月
、を参照されたい。しかしながら、競合の問題を解決す
るためには、一般的に、メモリストレージシステムを複
雑にする必要がある。また、複数の並列メモリを関連す
る複数のプロセサと整列させる（関連付ける）ために、
複雑な手段が必要となる。発明の目的 それゆえにこの発明の主たる目的は、マトリクスの任意
のリニアベクトル上の所望の要素を非競合的に並列アク
セスおよび処理することができる、比較的簡単な構成の
マトリクスデータ並列処理システムを提供することであ
る。

発明の概要 この発明によるマトリタスデータ並列処理システムは、
マトリクスの各データ要素をストアするための複数個の
メモリモジユールと、前記マトリクスの任意のリニアベ
クトル上の所望の要素を並列アクセスして処理するため
の複数個のプロセサモジユールと、前記メモリモジユー
ルと前記プロセサモジユールとの間に接続されて、前記
マトリクスの任意のリニアベクトル上の所望の要素に対
する並列転送経路を前記メモリモジユールと前記プロセ
サモジユールとの間に形成する整列回路網と、前記メモ
リモジユールに対しアドレス信号φを与え、前記並列回
路網に対して整列信号Ｔを与えて、前記メモリモジユー
ルと前記プロセサモジユールとの間の接続を規定する制
御手段とを備える。

好ましい実施例の説明 第１図は、リニアベクトル１３によつて貫通される多次
元マトリクス１１を示す。

この発明によるマトリクスデータ並列処理システムによ
れば、任意のリニアベクトル１３上の所望のマトリクス
要素は、競合の問題を生じることなく、並列にアクセス
されかつ処理される。第２図は、この発明によるマトリ
クスデータ並列処理システムの概略プロツク図を示す。

複数個のメモリモジユール１７と複数個のプロセサモジ
ユール１９とは、整列回路網１５を介して接続される。
多次元マトリクスの各マトリクス要素は、所定の配列地
図に従つて、複数個のメモリ１７にストアされる。メモ
リにストアされたマトリクス要素は、整列回路網１５を
介して、特定のプロセサと関連付けられる。この発明に
よるマトリクスデータ並列処理システムにおいては、後
に詳細に説明するように、整列信号Ｔ（ｐ）およびアド
レス信号φ（ｕ）が発生され用いられる。

ここで、ｐはプロセサの識別番号、ｕはメモリの識別番
号である。整列信号Ｔ（ｐ）は、整列回路網１５に与え
られて、特定のメモリ１７を特定のプロセサ１９と関連
付ける。アドレス信号φ（ｕ）は、メモリ１７をアドレ
スする。両信号Ｔ（ｐ）およびφ（ｕ）の組合せにより
、特定のメモリ１７の特定のマトリクス要素は、整列回
路網１５を介して、特定のプロセサ１９と関連付けられ
る。これらの信号の組は、２つの異なる時間フレームで
発生されて、プル信号およびプツシユ信号として働く。
プル信号は、メモリ１７のアドレスからプロセサ１９で
の処理のためデータ要素を引出す（プルする）ために発
生される。処理（加算、乗算など）に引続き、プツシユ
信号が発生されて、処理されたデータ要素を特定のメモ
リ１７のアドレスに戻す（プツシユする）。複数個のメ
モリ１７は、好ましくは、たとえばＲＡＭのような高速
アドレス可能ストレージ装置を用いて形成される。

しかしながら、ＲＡＭ以外の高速アドレス可能ストレー
ジ装置または磁気テープ装置および磁気デイスクのよう
な低速ストレージ素子もまた利用可能である。複数個の
プロセサ１９は、単なる簡単なマトリクス加算の用途の
ための、標準型の加算器として構成されてもよい。

また、より複雑な用途のため、小形の電子式の４機能計
算機で普通採用される形式の標準型の演算装置で形成さ
れてもよい。さらに、複数個のメモリ１７にストアされ
るデータ要素について極度に複雑な処理を行なうため、
各プロセサ１９は、１個のチツプに形成されたＬＳの形
の商業的に入手可能な形式のマイクロプロセサであつて
もよい。この発明において、プロセサ１９の数およびメ
モリ１７の数には、ある種の拘束が課せられる。

第１に、絶対的な拘束ではないけれども、プロセサ１９
の数は２の累乗であることが望ましい。後述するように
、アドレス信号φ（ｕ）および整列信号Ｔ（ｐ）の発生
のための計算においては、プロセサ１９の数による除算
が含まれる。２の累乗による除算は単にシフト動作また
はマスキング動作によつて達成されるので、除算に要す
る労力を軽減するという実際的な面から、プロセサの数
は２の累乗であることが望ましい。

第２に、絶対的な拘束として、プロセサ１９の数Ｐとメ
モリ１７の数Ｍとは互いに素でなければならない。

このことは、メモリ１７の数Ｍを素数にすることによつ
て、全く容易に達成することができる。現在の技術的な
状態の下では、プロセサの動作速度はメモリの動作速度
のほぼ２倍ということはよくあることである。そのよう
な状態の下では、メモ１川７の数Ｍをプロセサ１９の数
Ｐの４倍よりもわずかに大きい素数に選ぶことによつて
、システム全体としての最適化が得られる。第２図のシ
ステムはそのように最適化されたかなり複雑なシステム
であり、ＰＯ〜Ｐｌ５の１６個のプロセサ１９およびＭ
Ｏ〜Ｍ６６の６７個のメモリ１７を含む。あまり複雑で
ないシステムにおいては、メモリ１７の数Ｍはプロセサ
１９の数Ｐよりもやや大きい素数であつてもよい。

たとえば第３図は比較的簡単なシステムを示し、このシ
ステムにおいてはＰＯ〜Ｐ３の４個のプロセサ１９とＭ
Ｏ〜Ｍ４の５個のメモリ１７とが用いられている。第２
図のシステムと同様、メモ１川７とプロセサ１９とは整
列回路網１５を介して接続される。整列回路網１５の機
能は、特定のプロセサ１９を特定のメモリ１７と関連さ
せて、それらの間で並列データ転送を可能にする並列転
送経路を形成することである。整列経路網１５は、複数
個のマルチプレクサ２１を含む。

各マルチプレクサ２１は、各プロセサ１９と１対１態様
で接続される。各マルチプレクサ２１は、第２のデータ
経路２５を介して、関連のプロセサ１９に接続される。
マルチプレクサ２１は、各制御入力２６を通じて与えら
れる特定の整列信号Ｔ（ｐ）に応答して、第２のデータ
経路２５を、メモリからの第１のデータ経路２３のいず
れかに選択的に接続する。この技術分野において、ソリ
ツドステートのマルチプレクサはよく知られており、か
つＬＳＩの形態のものが一般的に入手可能である。

１つそのようなマルチプレクサとしてＭＯｔＯｒＯｌａ
８−ＬｉｎｅＭｕｌｔｉｐｌｅｘｅｒＭＣｌＯｌ６４が
この発明の実用モデルで用いられた。

６７個のメモリ１７を有する大形のシステムに対しては
、多数個のＭＣｌＯｌ６４ユニツトが並列接続されて１
個のマルチプレクサ２１を形成すればよい。

マルチプレクサ２１を通るデータの流れに対しては、こ
の技術分野において周知のように、図示されていないバ
ツフアによりバツフア動作が行なわれる。

バツフア動作の要求は、マルチプレクサ２１が複数ビツ
トの並列データ転送を可能にするものであれば、より少
なくなる。整列信号Ｔ（ｐ）とアドレス信号φ―とは互
いに関連して発生される。

アドレス信号φ―は各メモリ１７のメモリアドレス制御
入力２７に与えられ、一方、整列信号Ｔ（ｐ）は各マル
チプレクサ２１の制御入力２６に与えられる。それによ
つて各メモリはアドレス指定され、一方、各マルチプレ
クサ２１はメモリとプロセサとの間の接続を規定する。
このようにして特定のメモリ１７のアドレス内のデータ
要素がメモリ１７からプロセサ１９に引出され、かつ処
理されたデータがプロセサ１９からの特定のメモリ１７
のアドレスに戻される。第４図は、標準的なフオーマツ
トの７×８の２次元マトリクスを示す。第３図に示され
たこの発明のシステムが、第４図の２次元マトリクスの
任意のリニアベクトル上の所望のマトリクス要素を競合
の問題を生ずることなく（非競合的に）並列的にアクセ
スおよび処理する場合について、以下に説明する。第４
図に示された２次元マトリクスは、第５図に示されるよ
うに、第３図のメモリＭＯ〜Ｍ４にストア（配列地図化
）される。

第５図の最上段の０〜４の数字は、それぞれメモリＭＯ
〜Ｍ４を意味する。このＯ〜４はメモリを識別するため
の番号であり、以下時々ｕとして示される。第５図にお
ける最左欄の各数字は、各メモリのメモリアドレスを表
わす。図においてダツシユ符号（へ）によつて示される
特定のメモリアドレスは、マトリクス要素をストアする
ためには用いられない。しかし、このアドレスには、他
のデータがストアされてもよい。マトリクス要素がスト
アされてもよいメモリアドレスには、左上のＯから始ま
つて右下の８３で終わる番号が順に付けられている。こ
の番号のことを、ここでは「基数数」と呼ぶことにする
。たとえば基数数０はメモリＭＯ、アドレス０を表わし
、基数数１はメモリＭｌ．アドレス０を表わす。第４図
に示された２次元マトリタスのマトリクス要素は、第５
図に示される配列地図に従つて、基数数９からストア（
配列地図化）が開始される。この配列地図化が開始され
る基数数のことを、ここでは特に「基数］と呼ぶ。マト
リクス要素は、メモリ内に行の順にストアされる。

今第５図に示すように、この実施例においては基数は９
であるので、基数９に該当するメモリＭ４、アドレス２
に、第１行、第１列のマトリクス要素０，０がストアさ
れ、以下、基数数６４に該当するメモリＭ４、アドレス
１６にストアされる第８行、第７列のマトリクス要素７
，６に至るまで、基数数に従つて順にマトリクス要素が
各メモリにストア（配列地図化）される。この発明によ
るすべてのシステムは、第５図に示されるような配列地
図化パターンに従う。たとえば第２図に示されるような
１６個のプロセサ１９と６７個のメモリ１７を含むシス
テムにおいては、マトリクス要素をストアしないダツシ
ユ符号Ｈのメモリアドレスは、メモリＭ６６、アドレス
０からメモリＭＯ、アドレス６６まで左下方向に斜めに
延び、そのような斜めのダツシユ符号（へ）部分は、第
５図に示すように繰返される。第４図の２次元マトリク
スの各要素が、第５図に示す配列地図に従つて、第３図
の各メモリ１７にストア（配列地図化）された状態にお
いて、第４図のマトリクスの任意のリニアベクトル上の
所望の要素が競合を生じることなく（非競合的に）並列
アクセスおよび処理され得るということを、以下にいく
つかの例を示すことによつて説明する。

２次元マトリクスのシステムにおいて、整列信号Ｔ（ｐ
）およびアドレス信号φ―を発生するための基本方程式
は次の２式により表わされる。

基本方程式 上式において、 Ｊ．ｋニリニアベクトル上のアクセスされるべき要素の
うちの最初のもの（開始要素）ｒ＝増分（リニアベクト
ル上において、リニアベクトルに沿つて、アクセスされ
るべき１つの要素から隣接のアクセスされるべき要素へ
進む場合に出会う要素の数と等しい。

たとえばリニアベクトル上の要素を連続してアクセスす
る場合は１、１つおきにアクセスする場合は２・・・で
ある。

）ｕ＝メモリ識別番号 Ｋ＝行の長さ Ｍ＝メモリの数 Ｎ＝Ｍより小さい２の累乗数のうち最大のもの（好まし
い実施例においては、プロセサの数Ｐと等しい。

）ｐ−プロセサ識別番号 ｄ−リニアベクトル上の２個の隣接する要素間のマトリ
クスの行方向に沿つた長さリニアベクトルが行のとき
ｄ＝１ リニアベクトルが列のとき ｄ＝Ｋ リニアベクトルが前方斜線のとき ｄ＝Ｋ＋１ リニアベクトルが後方斜線のとき ｄ＝Ｋ−１ 基数＝ストア（配列地図化）を開始する特定のメモリア
ドレスを識別する番号ＭＯｄＭ＝Ｍで割つたときの余り （Ｒｄ）−１＝（Ｒｄ）Ｘ（Ｒｄ）−１をＭで割つた余
りが１になるものを、（Ｒｄ）に対し（Ｒｄ）−１とい
う。

φ（ｕ）＝番号ｕのメモリのアドレス Ｔ（ｐ）＝番号ｐのプロセサと関連付けられるべきメモ
リの番号（Ｒｄ）−１の定義より、ＲｄはＭの倍数であ
つてはならない。

そうでなければＲｄをＭで割つた余りはＯとなり、した
がつて（Ｒｄ）−１は存在せず、それによつて競合が発
生する。この方程式は、第５図に示されるような、メモ
リＭＯ、アドレス０が基数数０となるＯ原点システム用
に作られている。

これらの式は、Ｏ原点システム以外のものに適用するよ
うに容易に修正することができる。以下に、第４図のマ
トリクスが第５図に示す配列地図に従つて第３図のメモ
リにストア（配列地図化）された状態で、第４図の任意
のリニアベクトル上の所望の要素が非競合的にアクセス
される２，３の例を示す。

例１ 設定 リニアベクトル＝第２列（０，２〜７，２）開始要素Ｊ
，ｋ二１，２増分ｒ＝１ 上の設定において、各数値は以下のようになる。

計算したがつて（Ｒｄ）−１＝３（なぜなら、７×３を
５で割つた余りは１）よつて したがつて次の表が得られる。

上の表のように、アドレス信号φ（ｕ）が発生されて各
メモリをアドレス指定し、かつ整列信号Ｔ（ｐ）が発生
されて整列回路網を通じて各プロセサを特定のメモリと
関連付け、それによつて第４図のマトリクスの第３列の
１，２で始まる連続した４個の要素が４個のプロセサ１
９と正しく整列される。

例２設定 リニアベクトル＝第３行（３，０〜３，６）開始要素Ｊ
，ｋ＝３，０増分ｒ＝２（つまり３，０から１つおきの
要素）この設定において各値は計算 したがつて（Ｒｄ）−１＝３（なぜなら２×３を５で割
つた余りは１）＼Ｖ−／島ＪＶ よつて したがつて次の表を得る。

再び、所望の要素がメモリ１７から並列アクセスされ、
かつ各プロセサＰＯ〜Ｐ３と適切に整列されることがわ
かる。

メモリＭ３から所望のものではない要素が取出されるが
、メモリＭ３に該当する整列信号Ｔ（ｐ）は発生されず
、したがつて整列回路網２１はメモリＭ３をプロセサ１
９と関連付けないということに注目されたい。例３ 設定 リニアベクトル＝要素０，０で始まる前方斜線（０，０
〜６，６）開始要素Ｊ，ｋ＝２，２ 増分ｒ＝２ この設定において各値は 具アイリコ【；；ク５′▲５も１７Ｃ−ｂ′Ｌ−―計算
したがつて（Ｒｄ）−１＝１（なぜなら１６Ｘ１を５で
割つた誤りは１）したがつて よつて下の表を得る。

再び、所望の正しい要素が取出されて、各プロセサと整
列されることがわかる。

ここで第６図を参照すると、アドレス信号φ（ｕ）およ
び整列信号Ｔ（ｐ）を発生するためのハードウエア構成
が示されている。

このハードウエア構成においては多数のストレージ要素
が設けられ、ここではそれらをレジスタと呼ぶが、もち
ろんたとえばメモリのような他の方法で構成されてもよ
い。ｕレジスタ２９は、φ（ｕ）の計算に用いるメモリ
の識別番号の２進値をストアする。ｕレジスタ２９は、
Ｏから最大のｕ値までを選択的にストアするように、変
化可能である。ｊレジスタ３１およびｋレジスタ３３は
、アクセスされることが望まれる所望のリニアベクトル
上の開始要素をストアする。

ｊレジスタ３１およびｋレジスタ３３は、開始要素Ｊ，
ｋの値に従つて変化可能である。Ｋレジスタ３５は、ア
タセスされているマトリクスの行の長さをストアする。

このレジスタは、特定のマトリクスに対する要素のアク
セスの間は、変化することなく一定である。しかしなが
らアクセスされるマトリクスが変われば、Ｋレジスタ３
５は、マトリクスの行の長さの変化に従つて、変化可能
でなければならない。基数レジスタ３７は、アクセスさ
れるべきマトリクスの要素のストア（配列地図化）開始
の特定のメモリのアドレスを識別する番号である基数の
２進表現をストアする。

基数レジスタ３７は、すべてのメモリ１７のすべてのア
ドレスを表わすのに十分な大きさのものである。したが
つて、基数レジスタ３７の大きさは、メモ１川７のアド
レスの大きさおよびシステムに用いられるメモリ１７の
数に依存する。基数レジスタ３７にストアされる基数値
は、特定のマトリクスの要素のアクセスを通じて一定の
ままである。ｐレジスタ３９は、整列信号Ｔ（ｐ）の計
算に用いられるプロセサ１９の識別番号ｐの２進表現を
ストアする。

ｐレジスタ３９は、プロセサ１９の最大数の２進表現を
ストアするのに充分な大きさのものである。ｐレジスタ
３９にストアされる値は、Ｔ（ｐ）の新しい計算ごとに
変化される。ｒレジスタ４１は、任意のリニアベクトル
上のアクセスされるべき所望の要素間の増分の値ｒの２
進表現をストアする。

ｒレジスタ４１の大きさは、計算に用いられることが望
まれる最大増分に依存する。もつとも一般的には、増分
値ｒは１に選ばれる。ｄレジスタ４３は、リニアベクト
ル上の２個の連続する要素の間の長さ（行方向に沿つた
長さ）に等しい値のｄの２進表現をストアする。

たとえばｄは、リニアベクトルが行のとき１に等しく、
リニアベクトルが列のときＫ（行の長さ）に等しく、リ
ニアベクトルが前方斜線のときＫ＋ｈこ等しく、またリ
ニアベクトルが後方斜線のときＫ−１に等しい。ｄレジ
スタ４３は、任意のリニアベクトル上の所望の要素を並
列アクセスするために、変化可能でなければならない。
動作において、ｊレジスタ３１およびＫレジスタ３５に
ストアされる値は、乗算器４５において乗算される。

乗算器４５は、たとえばＭＯｔＯｒＯｌａＭＣｌＯ８３
乗算器のような標準型２進乗算器である。並列接続され
る標準型乗算器の数は、ｊレジスタ３１およびＫレジス
タ３５にストアされる値の２進長さに依存する。ｒレジ
スタ４１およびｄレジスタ４３にストアされる値は、乗
算器４７において乗算される。

乗算器４７の構造は、乗算器４５の構造と類似である。
乗算器４９は、乗算器４７の出力を、ｐレジスタ３９に
ストアされる値と乗算する。ｋレジスタ３３および基数
レジスタ３７の出力は、従来の２進加算器５１において
加算される。

加算器５１の出力および乗算器４５の出力は、２進加算
器５３において加算される。加算器５３の出力は、加算
器５５において、乗算器４９の出力と加算される。加算
器５５の出力は、２進−モジユロＭ変換器５９の入力５
７に与えられる。

２進一モジユロＭ変換器５９の出力６１からは、整列信
号Ｔ（ｐ）が出力される。

２進−モジユロＭ変換器５９は、好ましくは、１９７５
年５月９日にＣｈａｎｄｒａＶＯｒａの名義で出願され
かつこの発明の譲受人に譲渡された、米国特許出願第５
７６，００２号に開示される形式のものが好ましい。

２進−モジユロＭ変換器５９は、２進入力５７をモジユ
ロＭ変換した出力６１を与える。

ここでＭは、システムのメモリ２７の数に等しい。たと
えば第２図のシステムにおいては、Ｍは６７に等しく、
また第３図にシステムにおいてはＭは５に等しい。上述
した、モジユロＭ変換器５９で完結する回路においては
、整列信号Ｔ（ｐ）が発生される。標準型２進減算器６
３において、ｕレジスタ２９にストアされる値から加算
器５３の出力が減算される。

乗算器４７の出力は、ＲＯＭ６５をアドレス指定する。
ＲＯＭ６５は、入力Ｒｄに対して、（Ｒｄ）−１を出力
するようにプログラムされる。ＲＯＭ６５のための適当
なリードオンリメモリは、上述の２進−モジユロＭ変換
に関する米国特許出願第５７６，００２号に述べられて
いる。ＲＯＭ６５の出力６７は、乗算器６９において、
減算器６３の出力と乗算される。乗算器６９の構造は、
上述の乗算器４５の構造と類似のものである。乗算器６
９の出力は、機能および性能が前述のモジユロＭ変換器
５９と同一である第２のモジユロＭ変換器７１に与えら
れる。モジユロＭ変換器７１の出力は、乗算器７３にお
いて、乗算器４７の出力と乗算される。乗算器７３の出
力は、加算器７５において、加算器５３の出力と加算さ
れる。加算器７５の出力は、Ｎ除算回路８１に与えられ
る。

ここでＮはシステムに用いられるメモリ１７の数Ｍより
も小さい２の累乗数のうちの最大のものであり、それは
好ましい実施例においては、システムに用いられるプロ
セサ１９の数Ｐと等しい。たとえば第２図のシステムに
おいてＮは１６に等しく、また第３図に示すシステムに
おいてＮは４に等しい。Ｎは常に２進数に等しいので、
Ｎ除算回路８１は単純にシフトレジスタであり、または
他の実施例ではマスク発生回路である。Ｎ除算回路８１
の出力８３からは、アドレス信号φ（ｕ）が出力される
。このようにして、整列信号Ｔ（ｐ）およびアドレス信
号φ（ｕ）が第６図に示されたハードウエア構成から発
生される。

この発明を２次元マトリクスシステムから３次元マトリ
クスシステムに発展させると、以下のよとになる。

３次元マトリクスシステムにおいては、２つの基本方程
式は以下のとおりである。

上式において １，ｊ，ｋ＝リニアベクトル上の開始要素１，Ｊ，Ｋ＝
３次元マトリクスの寸法 であり、他の記号は前述した２次元マトリクスシステム
のための基本方程式に準する。

ここで、第７図に一般化された形で示される寸法７×７
×７の３次元マトリクスを考察する。

そのようなマトリクスは、第８図に示す配列地図に従つ
て、この発明のシステムの５個のメモリ（第３図参照）
にストア（配列地図化）される。例設定 リニアベクトル＝要素０１１，０２１，０３１，０４１
を有するベクトル増分ｒ＝１ この設定において各値は 計 算 したがつて（Ｒｄ）−１＝３（なぜなら７×３を５で割
つた余りは１）したがつて よつて次の表を得る。

上の表のように、所望の要素が取出され、かつプロセサ
ＰＯ〜Ｐ３と整列される。

上述の３次元マトリクスシステムを実現するためのハー
ドウエア構成が、第９図に示されている。

第９図に示された構成は、第６図に示された２次元マト
リクスシステムに対し４個のハードウエア要素が加えら
れたものである。その４個の付加的なハードウエア要素
は、ｉレジスタ８３、ＪＫレジスタ８５、乗算器８７、
および加算器８９である。これらの付加的な要素につい
て、以下に説明する。ｉレジスタ８３は、所望のリニア
ベクトル上のアクセスされるべき開始要素の最初のｉロ
ケーシヨンを２進数の形でストアする。

ｉレジスタ８３は、Ｊレジスタ３１およびｋレジスタ３
３と同様、変化可能でなければならない。ＪＫレジスタ
８５は、３次元マトリクスの寸法ＩＸＪＸＫにおけるＪ
，Ｋの積ＪＸＫの大きさの２進値をストアする。

上述の例においては、ＪおよびＫは共に７に等しく、し
たがつてＪＫレジスタにストアされる値は４９である。
ｉレジスタ８３およびＪＫレジスタ８５の出力は、乗算
器８Ｔにおいて乗算される。

乗算器８７の動作および機能は、前述した乗算器４５の
それと同様である。乗算器８７の出力は、加算器８９に
おいて、加算器９３の出力と加算される。加算器８９の
構造および機能は、前述の加算器５１のそれと同様であ
る。第９図のハードウエア構成の残りの部分は、２次元
マトリクスシステムのための第６図のものと同じである
。

このようにして、２次元マトリクスについてと同様に３
次元マトリクスについても、整列信号Ｔ（ｐ）およびア
ドレス信号φ（ｕ）が、標準のハードウエア要素および
２進−モジユロＭ変換器を用いることによつて発生され
る。２進−モジユロＭ変換器は、上述の米国特許出願第
５７６，００２号に開示されている。

より高次元のマトリクスでは、ハードウエア構成は、第
６図の２次元システムを第９図の３次元システムに拡張
したのと同様の論理に従つて実現することができる。

また、ある種の次元が一定に維持されることを条件とし
て、より高次元のマトリクスが第６図または第９図のハ
ードウエア構成により取扱われることができる。好まし
い実施例が例示的に示されたが、種々の変更や修正がこ
の発明の範囲から逸脱することなく可能である。

たとえば、第６図および第９図のｒレジスタ４１および
ｄレジスタ４３の出力は、乗算器４９，Ｒ０Ｍ６５、お
よび乗算器７３に入力される前に、モジユロＭＲＯＭに
おいて共に加算されてもよい。そのような付加的なモジ
ユロＭＲＯＭによつて、より少ない並列ビツトについて
処理を行なうことが可能となる。さらに、整列信号Ｔ（
ｐ）およびアドレス信号φ（ｕ）に到達するために、第
６図および第９図に示されたものとは別の乗算および加
算の組合せが可能であろう。また、整列回路網が２個用
いられて、一方の整列回路網は複数個のメモリ１７から
複数個のプカセサ１９にマトリクス要素を処理のために
プルする（引出す）ために用いられ、また他方の整列回
路網は複数個のプロセサ１９から複数個のメモリ１７に
処理されたマ］・りクズ要素をプツシユする（押し戻す
）ために用いられてもよい。そのようなプル・プツシユ
整列回路網の形態においては、データの流れが単一方向
となるため回路網の設計が容易となり、付加的なハード
ウエアの犠牲はあるけれども、平滑なデータの流れを可
能にする。以上のようにこの発明に対し種々の変更や修
正が可能であるということが、当業者にとつて明らかで
あろう。

【図面の簡単な説明】 第１図は、アクセスラインとなるリニアベクトルが貫通
する多次元マトリクスを示す。 第２図は、この発明によるマトリクスデータ並列処理シ
ステムの概略プロツタ図である。第３図は、この発明に
よるマトリクスデータ並列処理システムの好ましい一実
施例を示す概略プロツク図である。第４図は、第３図の
システムにより非競合的に並列アクセスおよび処理され
る２次元マトリクスの図である。第５図は、第３図のシ
ステムのメモリに非競合的にストアされる第４図のマト
リクスの要素を示す図である。第６図は、整列信号Ｔ（
ｐ）およびアドレス信号φ（ｕ）を発生するためのハー
ドウエア構成の図である。第７図は、第３図のシステム
によつて非競合的に並列アクセスおよび処理される３次
元マトリクスの図を示す。第８図は、第３図のシステム
のメモリに非競合的にストアされる第７図のマトリクス
の要素の図を示す。第９図は、第７図のストアされたマ
トリクス要素を並列アタセスするために用いられる整列
信号Ｔ（ｐ）およびアドレス信号φ（ｕ）を発生するた
めのハードウエア構成の図である。図において、１５は
整列回路網、１７はメモリ、１９はプロセサ、２１はマ
ルチプレクサをそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ マトリクスの所望のデータ要素を並列アクセスおよ
   び処理するためのマトリクスデータ並列処理システムで
   あつて、前記並列アクセスおよび処理は前記マトリクス
   の任意のリニアベクトル上の所望のデータ要素に対して
   行なわれ、前記リニアベクトルは前記マトリクスの行、
   列、前方斜線、および後方斜線を含み、前記前方斜線お
   よび後方斜線は前記マトリクスの行、列以外の直線上に
   要素が並ぶ方向を含み、前記データ要素をストアするた
   めの、総計Ｍ個の、各々識別番号を有するメモリモジュ
   ールと、前記並列処理を行なうための、総計Ｐ個の、各
   各識別番号を有するプロセサモジュールとを備え、前記
   Ｐは前記Ｍよりも小さく、かつ前記Ｐと前記Ｍとは互い
   に素であり、前記メモリモジュールと前記プロセサモジ
   ュールとの間に接続されて、前記マトリクスの任意の前
   記リニアベクトル上の所望の前記データ要素に対する並
   列転送経路を前記メモリモジュールと前記プロセサモジ
   ュールとの間に形成する整列回路網と、前記メモリモジ
   ュールに対しアドレス信号φを与え、前記整列回路網に
   対して整列信号Ｔを与えて、前記メモリモジュールと前
   記プロセサモジュールとの接続を規定する制御手段と、
   前記リニアベクトル上のアクセスされるべき前記要素の
   うちの最初のものである開始要素のマトリクスインデッ
   クスｊ、ｋをストアする第１および第２のレジスタと、
   前記リニアベクトル上において、アクセスされるべき１
   つの要素から隣接のアクセスされるべき要素へ進む場合
   に出合う要素の数であるｒをストアする第３のレジスタ
   と、前記マトリクスの前記リニアベクトルの方向を表わ
   す値ｄをストアする第４のレジスタとをさらに備え、ｄ
   ＝１は前記マトリクスの行方向のリニアベクトルを表わ
   し、ｄ＝Ｋ＋ｎは前記前方斜線方向のリニアベクトルを
   表わし、ｄ＝Ｋ−ｎは前記後方斜線方向のリニアベクト
   ルを表わし、ｄ＝Ｋは前記マトリクスの列方向のリニア
   ベクトルを表わし、前記には前記マトリクスの列の長さ
   であり、かつそれは第５のレジスタにストアされており
   、前記ｎは整数であり、前記ｒと前記ｄの積であるｒｄ
   と前記Ｍとは互いに素であり、前記第１ないし第５のレ
   ジスタにストアされた前記値を用いて、前記メモリモジ
   ュールの番号に依存して前記アドレス信号φを発生し、
   前記プロセサモジュールの番号に依存して前記整列信号
   Ｔを発生する演算装置をさらに備える、マトリクスデー
   タ並列処理システム。 ２ 前記Ｐは２の累乗である、特許請求の範囲第１項記
   載のマトリクスデータ並列処理システム。 ３ 前記プロセサモジュールに１対１態様で接続される
   マルチプレクサをさらに含み、前記マルチプレクサの各
   々は、すべての前記メモリモジュールおよびすべての他
   のマルチプレクサに接続される、特許請求の範囲第１項
   または第２項記載のマトリクスデータ並列処理システム
   。 ４ 前記演算装置は、前記整列信号Ｔを発生するための
   整列信号発生器と、前記アドレス信号φを発生するため
   のアドレス信号発生器とを含み、前記整列信号Ｔは、デ
   ータ転送のため特定の前記プロセサモジュールと接続さ
   れるべき前記メモリモジュールを指定し、前記アドレス
   信号φは、特定のメモリモジュールにおける特定のデー
   タ要素を指定する、特許請求の範囲第１項、第２項、ま
   たは第３項記載のマトリクスデータ並列処理システム。 ５ 前記整列信号発生器は、 前記第１および第５のレジスタ３１、３５の内容を乗算
   するための第１の乗算器４５と、前記第１の乗算器の乗
   算結果、前記第２のレジスタ３３の内容、および基数レ
   ジスタ３７の内容を加算するための加算回路網５１、５
   ３とを備え、前記基数レジスタは、前記マトリクス要素
   が前記メモリモジュールにストアされる場合のストア開
   始の特定のメモリアドレスを識別する番号である基数を
   ストアし、前記第３および第４のレジスタ４１、４３の
   内容を乗算するための第２の乗算器４７と、前記第２の
   乗算器の乗算結果と前記プロセサモジュールの識別番号
   をストアする第６のレジスタ３９の内容とを乗算するた
   めの第３の乗算器４９と、前記第３の乗算器の乗算結果
   と前記加算回路網の加算結果とを加算するための第１加
   算器５５と、前記第１の加算器の加算結果をモジユロＭ
   変換して前記整列信号Ｔを出力する第１のモジユロＭ変
   換器とをさらに備え、ここにおいてＭは前記メモリモジ
   ュールの数である、特許請求の範囲第４項記載のマトリ
   クスデータ並列処理システム。 ６ 前記整列信号発生器は、第４の乗算器８７をさらに
   含み、前記第４の乗算器は、前記開始要素のマトリクス
   インデックスがｉ、ｊ、ｋのときにｉをストアする第７
   のレジスタ８３の内容と、値ＪＫをストアする第８のレ
   ジスタ８５の内容とを乗算し、前記Ｊおよびには３次元
   マトリクスの寸法Ｉ×Ｊ×Ｋのうち２つであり、前記加
   算回路網は、前記第４の乗算器の乗算結果をさらに加算
   するための加算部分８９を含む、特許請求の範囲第５項
   記載のマトリクスデータ並列処理システム。 ７ 前記アドレス信号発生器は、 前記第２の乗算器４７の乗算結果を信号変換するための
   変換器６５と、前記メモリモジュールの識別番号をスト
   アするための第８のレジスタ２９の内容から前記加算回
   路網５１、５３の加算結果を減算するための減算器６３
   と、前記減算器の減算結果と前記変換器の変換出力とを
   乗算するための第５の乗算器６９と、前記第５の乗算器
   の乗算結果をモジユロＭ変換するための第２のモジユロ
   Ｍ変換器７１とを備え、ここでＭは前記メモリモジュー
   ルの数であり、前記第２のモジユロＭ変換器の変換出力
   と前記第２の乗算器４Ｔの乗算結果とを乗算するための
   第６の乗算器Ｔ３と、前記第６の乗算器の乗算結果と前
   記加算回路網５１、５３の加算結果とを加算するための
   第２の加算器７５と、前記第２の加算器の加算結果を除
   算して前記アドレス信号φを出力する除算器とをさらに
   備える、特許請求の範囲第４項、第５項、または第６項
   記載のマトリクスデータ並列処理システム。