DE2843471C2

DE2843471C2 - Ausrichtnetzwerk für parallelen Zugriff

Info

Publication number: DE2843471C2
Application number: DE19782843471
Authority: DE
Inventors: George Henry Wayne Pa. Barnes
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1978-10-05
Filing date: 1978-10-05
Publication date: 1983-12-01
Also published as: DE2843471A1

Description

Die Erfindung beschäftigt sich mit einem Ausrichtnelzwcrk nach dem Oberbegriff des Patentanspruchs 1. Insbesondere befaßt sich die Erfindung mit dem Entmischen eines d-gcordnelcn Vektors von Daten oder Inforniationslcilcn, dessen Elemente in einem gegenseitigen Abstand von d\n parallelen Spcichcrmoduln eines parallelen Datenprozessors gespeichert sind.

In der DE-OS 27 18 849 wird ein Krcuzsehicncnnctzwcrk zur Übertragung und Ausrichtung von Daten zwischen einer Gruppe paralleler Speicherinoduln und einer Gruppe paralleler Prozessoren beschrieben. Das dort gezeigte Netzwerk kann relativ leicht programmiert und gesteuert werden; es ist jedoch auch relativ teuer, da N² Elcmenlarelemenlc zur Übertragung der Daten erforderlich sind, wenn N die Anzahl der die auszurichtenden Daten speichernden parallelen Speicherinoduln bedeutet.

Andere bekannte Netzwerke kommen zwar mit weniger Bauteilen aus, sind jedoch mit schwierigen Stcuerproblcmcn behaftet. Als Heispiel für ein derartiges Ausrichtnetzwcrk sei auf den Aufsatz »Optimal Rcurrangesiblc Multi-stage Connecting Networks, von V. E. Benes, veröffentlicht in BST|, Band 43, 1964, Seite 1641, verwiesen; das dort gezeigte Ausriehtnetzwcrk benötigt nur 2 N \og2N Elemente.

Andere bekannte Ausrichtnetzwerke, die mit einer geringeren Anzahl von Komponenten als das Kreuzschienennetzwerk auskommen und nicht zo schwer zu steuern oder zu programmieren sind, erfordern mehrfache Datenfluß-Übergänge, die durch eine einzige Ausricht-Schicht zyklisch hindurchlaufen, wodurch die Zeitspanne, die zur Durchführung der Daten durch das Netzwerk erforderlich ist, stark zunimmt Auf den

ίο Aufsatz »Interconnecting for Parallel Memories to Unscramble p-Ordered Vectors« von Roger C Swanson, veröffentlicht in den IEEE Trans. Computers, November 1974, wird in diesem Zusammenhang verwiesen, wobei die von Swanson mit »p-ordered« (p-geordnet) bezeichneten Vektoren den hier mit »d-ordered« (d-geordnet) bezeichneten Vektoren entsprechen.

Es ist daher eine Aufgabe der Erfindung, ein Ausrichtnetzwerk für d-geordnete Vektoren zu schaffen, das mit weniger Bauteilen auskommt als ein Kreuzschienennetzwerk und dennoch leicht zu steuern ist. Weiter soll das durch die Erfindung zu schaffende Ausrichtnetzwerk für d-geordnete Vektoren nur einen einzigen Durchlauf durch jedes Element der Ausrichteinrichtung erfordern.

Die Lösung dieser Aufgabe ergibt sich gemäß einem wie im Patentanspruch 1 angegebenen gekennzeichneten Ausrichtnetzwerk.

Die Erfindung geht aus der nachfolgenden Beschrei-

JO bung eines Ausführungsbeispiels in ihren Einzelheiten deutlicher hervor, wobei auf die Zeichnungen Bezug genommen wird. Im einzelnen zeigt

Fig. 1 ein Blockdiagramm, das die Anwendungsmöglichkeil des erfindungsgemäßen Ausrichinetzwcrks

i^r> erläutert;

Fig.2 ein Blockdiagranim eines erfindungsgcmiißen Ausrichtnetzwerks, das im Rahmen der in F i g. I dargestellten Schaltung verwendet werden kann;

F i g. 3 ein Schallbild eines in dem Ausrichtnetzwerk

4» gemäß Fig. 2 verwendeten Wahlgatlcrs mit zwei Eingängen;

F i g. 4 ein Schaltbild eines Rüekführ-Ausrichlnctzwerks, das das Ausrichtnetzwerk aus F i g. 2 vervollständigt;

F i g. 5 eine schematische Darstellung eines Lesespeichers (ROM), der zur Lieferung eines Stcucrwortcs für die Ausrichtnetzwerke gemäß F i g. 2 und 4 programmiert ist; und

Fig. 6 bestehend aus Fig. 6A, 6B und 6C eine

so tabellarische Übersicht über die Erzeugung von Steuerwörtern für ein Ausrichtneizwerk. das mit 521 parallelen Spcichermoduln arbeitet.

Gemäß Fig. 1 ist das crfindungsgcinäße Ausrichtneizwerk die Schnittstelle zwischen mehreren Speiehcrmod υ I η MO—MS und mehreren PiOzessorelcnierHen PO—Ρβ. Auf die in den Speicherinoduln MO— M6 gespeicherten Daten kann parallel durch Speichertore MP0—MP6 zugegriffen werden; die Daten, auf die zugegriffen worden ist, können in dem Ausriehtnctz-

W) werk Il unter Steuerung eines Steuerworles m ausgerichtet und durch die Prozessortore PPO- PP% zur parallelen Verarbeitung durch die PiOzessoreletnente PO— P6 geführt werden. In der Zeichnung sind zwar sieben Speichermoduln MO— M6 und sieben Prozcs-

t>5 sorelemente PO-P% dargestellt, jedoch können in anderen Ausführungsformcn der Erfindung andere Anzahlen von Speicherinoduln und Prozcssorelcmcnten verwendet werden, wie etwa aus dein eingangs

genannten deutschen Offenlegungsschrift zu ersehen ist

Für die hiesige Erläuterung wird eine zweidimensionale 5 - 5 Matrix bestehend aus den Datenelementen an bis ^₅ in die Speichermoduln MO—Abgeladen. Um die Datenelemente au, a\₂, a\z, au und a\;\ parallel zu verarbeiten, muß das Ausrichtnetzwerk lediglich einen Datenstromweg zwischen den Speichertoren MPO, MPi, MP2, MP3 und MP4 und den Prozessortoren PPO, PPt, PP2 und PP4 aufbauen. Um jedoch die Datenelemente au, a₂i, a₃u a*\ und asi parallel zu verarbeiten, muß das Ausrichtnetzwerk im Ergebnis eine Verschiebeoperation ausführen, wenn die Datenelemente au, a_2U a₃\, a» und asi den Prozessoren PO, Pl, Pl, P3 und P4 zugefahrt werden. Wie man sieht, wird jedes Datenelement in der Gruppe au, a_2l, &ι, a*\ und a_S\ um fünf Speichermoduln (modulo 7) vom vorhergehenden Datenelement verschoben. Die Verschiebung tritt modulo 7 auf, da sieben Speichermoduln (MO—MS) vorhanden sind. Allgemein ist die erforderliche Verschiebung modulo N zu nehmen, wobei -V gleich die Anzahi der Speichermoduln ist

Zur Erläuterung der Arbeitsweise des mit den Merkmalen der Erfindung ausgerüsteten Ausrichtnetzwerks 11 wird ein spezielles Beispiel mitgeteilt, nach welchem allgemeinere Überlegungen mitgeteilt werden, die eine Anwendung der Erfindung auch im Rahmen universellerer Situationen ermöglichen. Aus F ig. 2 sieht man, daß das Ausrichtnetzwerk 11 sieben Speichertore MPO—MPS und sieben Prozessortore PPO-PP6 aufweist und in eine erste Ebene 13, eine zweite Ebene 15 und eine dritte Ebene 17 gegliedert ist

Jede Ebene 13,15 und 17 weist sieben Wahlgatter 19 mit je zwei Eingängen 21, 23, einem Ausgang 25 und zwei Steuereingängen EO und ES auf. Die Steuereingänge der Wahlgatter 19 in der ersten Ebene 13 sind mit EO" und ES" bezeichnet und die Steuereingänge der Wahlgatter 19 in der zweiten Ebene 15 sind mit £O'und ES' bezeichnet. Wenn ein logisch wahrer Pegel oder eine logische Eins an dem Eingang EO (oder EO', EO") steht, dann wird ein Datenweg zwischen dem ersten Eingang 21 und dem Ausgang 25 geschaffen. Wenn eine logische Eins oder ein logisch wahrer Pegel am Eingang ES (oder ES', ES") steht, dann ist ein Datenweg zwischen dem zweiten Eingang 23 und dem Ausgang 25 geöffnet. Sämtliche Steuereingänge EO und ES sind so ausgelegt, daß sie binär komplementäre Pegel aufnehmen, so daß ein logisch wahrer Pegel an EO einen logisch falschen Pegel an ES und umgekehrt zur Folge hat. Die bevorzugte Ausführung des einfachen Wahlgatters 19 mit zwei Eingängen wird nachher beschrieben.

Sämtliche Wahlgatter 19 in einer der Ebenen 13, 15 oder 17 können mit ihren Steuereingängen EO und ES parallel geschaltet sein. Daher bestimmen die drei Bits eines Steuerwortes m den Datenstrom oder das Verschieben zwischen den Speichertoren MPO—MPS und den Prozessortoren PPO-PPS. Das signifikanteste Bit des Steuerwortes m steuert Ebene 17, das zweithöchststellige Bit steuert die Ebene 15, und das niedrigststellige Bit steuert Ebene 13. Das Steuerwort m wird dem Eingang ES der Wablgatter 19 zugeführt, und das binäre Komplement des Steuerwortes m wird dem Eingang EO der Wahlgatter 19 zugeführt.

Weiter sieht man aus F i g. 2, daß ein Steuerwort m, das 000 lautet, keine Verschiebung bewirken würde und daher der Datenstrom zwischen den Speichertoren MPO-MPS und den Prozessortoren PPO- PPS direkt fließen könnte. Bei einem Steuerwort m in der Form 100 tritt in Ebene 17 eine Verschiebung von 4 (modulo 7) und keine Verschiebung in den Ebenen 13 und 15 auf. Entsprechend bewirkt ein Steuerwort m in der Form 010 eine Verschiebung von 2 (modulo 7) in der Ebene 15, und ein Steuerwort m in der Form 001 bewirkt eine Verschiebung von 3 (modulo 7) in Ebene 13. Die Verschiebungen können natürlich in mehr als einer Ebene auftretea Beispielsweise würde ein Steuerwort /77 in der Form 111 eine Verschiebung in allen drei Ebenen 13,15 und 17 erzeugen. In praxi werden jedoch

hi für das Ausrichtnetzwerk 11 gemäß Fig.2 Steuerwörter 110 und 111 nicht benötigt, da die gleiche Verschiebung bei Verwendung von 000 und 001 auftritt Das Wahlgatter 19 wird leicht aus einem ersten UND-Gatter 27, einem zweiten UND-Gatter 29 und einem ODER-Gatter 31 gebildet, wie Fig.3 zeigt Das UND-Gatter 27 wird von £Ound dem direkten Eingang 21 gespeist Das UND-Gatter 29 wird von ES und dem Verschiebeeingang 23 gespeist Das ODER-Gatter 29 wird von beiden UND-Gattern 27 und 29 versorgt und liefert den Ausgang 25. Das ODER-Gatter 29 kann natürlich durch Zusammenlegen der Ausgänge anstelle

eines tatsächlichen körperlichen Gatters ausgeführt werden.

Die Herstellung der vorstehend beschriebenen Wahlgatter 19 ist in eine Richtung gerichtet insofern, als ein Datenstrom nur von den Speichertoren MPO-MPS zu den Prozessortoren PPO-PPS geschaffen wird. Daher muß ein umgekehrter Pfad geschaffen werden, damit die Daten von den Prozessor-

JO toren PPO- PP 6 zu den Speichertoren fließen können.

Gemäß Fig.4 wird dieser umgekehrte Strom-Weg leicht in Form einer ersten Ebene 13', einer zweiten Ebene 15' und einer dritten Ebene 17' geschaffen.

Jede Ebene 13', 15' und 17' weist sieben Wahlgatter 19 mit zwei Eingängen auf, von denen jedes Daten zu den Speichertoren MPO- MPS in der gleichen Weise zurücküberträgt, in der die Daten den Prozessortoren PPO-PPS gemäß Fig.2 zugeführt worden waren. Vergleicht man F i g. 2 mit F i g. 4, dann sieht man, daß unter Steuerung eines einfachen Steuerwortes m die Daten aus den Speichertoren MPO-MPS herausgezogen werden und den gewünschten Prozessortoren PPO-PPS zugeführt werden können und dann zu den Speichertoren MPO-MPS wieder zurückgeführt werden können, von denen sie gekommen sind. Jede Ebene 13', 15' und 1T gemäß F i g. 4 zeichnet sich dadurch aus, daß der im Verhältnis zu der Schaltung gemäß F i g. 3 umgekehrten Datenstrom zurück zu den Speichertoren MPO-MPS in der gleichen Weise kanalisiert wird, in der er den Prozessortoren PPO-PPS zugeflossen war.

Das vorstehend beschriebene Ausrichtnetzwerk U

kann über ein System mit sieben Speichertoren allgemein auf einen Fall angewandt werden, bei dem die Anzahl der Speichertore gleich N ist Im allgemeinen Fall weist das Ausrichtnetzwerk 11 mehrere Ebenen auf, wobei jede Ebene N Wahlgatter 19 mit zwei Eingängen besitzt. Die Anzahl der Ebenen ist gleich \og₂(N), auf die nächste ganze Zahl aufgerundet. Im obigen Beispiel ist N gleich sieben und \og₂(N), der auf die nächste ganze Zahl aufgerundet ist, beträgt 3. Die Gesamtzahl von Gattern 19, die im allgemeinen Fall benötigt werden, ergibt sich dann durch Multiplikation von N mit Iog2 N in der auf die nächste ganze Zahl aufgerundeten Form.

Jede Ebene des Ausrichtnetzwerks 11 ermöglicht entweder, daß die Daten direkt hindurchfließen oder daß eine Datenverschiebung je nach dem Steuerwort m ausgeführt winJ, und zwar insbesondere je nach den Spannungspegeln, die den Eingängen £Sund EO jedes

Wahlgatters 19 zugeführt werden. Der Verschiebebetrag in jeder Ebene ergibt sich zu k^2(L~^ modulo N, wobei k mit Nteilerfremd und eine einfache Wurzel von A/ist, Ndie Anzahl der Speichermoduln bedeutet und L die Nummer der Ebene des Ausrichtnetzwerks 11 ist. Bei der in F i g. 2 dargestellten Einrichtung ist k = 3, und die sich in der ersten Ebene 13 ergebende Verschiebung beträgt 3²*¹ ~^]) = 3. In der zweiten Ebene 15 beträgt die Verschiebung 3²^"') modulo 7 = 2. In der dritten Ebene 17 endlich beträgt die Verschiebung 3²*³"¹' modulo 7=4.

Im Betrieb ist der Abstand c/(der gleich dem Abstand zwischen den Elementen ist, auf die zugegriffen werden soll) bekannt, und der Wert m muß erzeugt werden. Beim Zugriff auf die Elemente au, au, an, au und ajs gemäß F i g. 1 ist der Abstand d gieich Eins, und es wird keine Verschiebung durch das Ausrichtnetzwerk erforderlich. Daher ist für diesen Fall deutlich, daß m gleich Null sein muß. Für den Zugriff auf die Datenelemente an, a2i, aji, a₄i und a*,\ muß jedoch der Abstand dzu fünf gewählt werden, und das Steuerwort m muß so berechnet werden, daß die richtige Verschiebung durch das Ausrichtnetzwerk 11 erzeugt wird.

Die Berechnung von m wird aus der Beziehung d= k^m modulo N abgeleitet, und Fig. 5 erläutert die Erzeugung von m für die Einrichtung gemäß Fig. 2. In der bevorzugten Ausführungsform wird der Wert d zur Adressierung eines Lesespeichers ROM verwendet, der auf die Beziehung d=k^m modulo N programmiert worden ist, um auf diese Weise den Wert m bei Adresse d zu erhalten. F i g. 5 zeigt die Gewinnung von m für Werte von dm einer Einrichtung mit k = 3 und Λ/ = 7. Alternativ, natürlich, kann m durch Programm erzeugt werden, wenn die Werte d, k und Ngegeben sind.

Jedoch wird die schaltungsmäßige Gewinnung von m bevorzugt, da bei parallelen Prozessoren die Arbeitsgeschwindigkeit fast immer das wichtigste ist.

Das in F i g. 2 dargestellte Ausrichtnetzwerk 11 wurde für ein System von sieben Speichermoduln und k = 3 entwickelt. Andere Anordnungen können natürlich entworfen werden. Beispielsweise in einem System mit 17 Speichermoduln können Werte von k = 3, 5, 6, 7,10, 11. 12 oder 14 verwendet werden. Fig. 6 zeigt tabellarisch die Bildung von m für ein System mit k = 3 und 521 Speichermoduln.

Andere Anordnungen der erfindungsgemäßen Einrichtung können natürlich hergestellt werden. Die in F i g. 2 dargestellten Ebenen können natürlich auch parallel statt seriell miteinander verknüpft werden. Wenn zwei Ebenen miteinander verknüpft werden, beispielsweise die Ebene 13 und die Ebene 15, würde jedes Wahlgatter 19 vier Eingänge statt zwei Eingängen benötigen, um die Verschiebung in Ebene 13, die Verschiebung in Ebene 15, die kombinierte Verschiebung der Ebenen 13 und 15 und die direkte Hindurchführung des Datenstroms zu ermöglichen. Daher muß bei der konkreten Ausführung der Erfindung die Komplexität der Gatter 19 gegenüber einer erhöhten Anzahl von Gattern 19 und einer erhöhten Anzahl von Ebenen abgewogen werden.

Der Parallelismus kann noch weiter getrieben werden, indem sämtliche Ebenen 13, 15 und 17 verknüpft und Wahlgatter 19 mit acht Eingängen verwendet werden.

Weiter kann es in gewissen Anwendungsfällen erwünscht sein, eine Einrichtung zum Speichern, Verschieben oder Verarbeiten von Daten zwischen das Ausrichtnetzwerk gemäß der Erfindung und die parallelen Speichermoduln einzuschieben, in denen die auszurichtenden Daten gespeichert werden. Eine derartige Einrichtung ist beispielsweise in der US-Patentschrift 36 10 903 beschrieben. Das dort offenbarte elektronische Schalterfeld umfaßt eine Matrix von Gattern, die in rechtwinkliger Konfiguration angeordnet sind und in einer einzigen Taktzeit einen parallelen Multibit-Eingang um eine vorgewählte Anzahl von Stellen nach links oder rechts entweder zyklisch oder linear verschieben kann. Das Zwischenschieben des Schalterfeldes ermöglicht es, daß die im Speicher an verschiedenen Ausgangs- oder Basisstellen gespeicherten, d-geordneten Vektoren in eine am weitesten links befindliche Speicherausgangsstelle verschoben werden können, wonach sie durch das Ausrichtnetzwerk verarbeitet werden können.

Andere mögliche Modifikationen bieten sich an. Beispielsweise kann man sich unter Bezugnahme auf Fig. 2 und 4 vorstellen, daß das am weitesten links befindliche Auswahlgatter 19 in allen Ebenen 13,15 und 17 nur direkten Datendurchfluß unabhängig vom Inhalt des Steuerwortes m ermöglicht. Daher kann in vielen Anwendungsfällen das am weitesten links stehende Wahlgatter 19 weggelassen werden.

Insgesamt wurde ein Ausrichtnetzwerk mit /V-parallelen Dateneingängen beschrieben, das log₂ N (auf die nächste ganze Zahl aufgerundet) Ebenen aufweist, wobei in jeder Ebene N Wahlgatter vorhanden sind, die auf Wunsch entweder direkten Durchgang des Datenstromes oder einen inkrementell verschobenen oder transportierten Datenstrom-Durchgang erlauben. Der wählbare Verschiebebetrag in jeder Ebene beträgt l(2(L-i) _mocj_u]_o /v, wobei k zu N teilerfremd und eine primitive Wurzel von N ist und L die Nummer oder den Rang der Ebene bezeichnet. Ein an jeder Ebene erzeugtes Steuersignal bestimmt, ob der Datenstrom direkt oder transponiert hindurchgeleitet werden so!!.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Ausrichtnetzwerk zur Verbindung von Speicher- und Prozessormodulen, in dem zur Behandlung von Vektoren zwischen den Speicher- und Prozessormodulen parallele Übertragungswege für die gewünschten Datenelemente des jeweils angeforderten Vektors ausgebildet sind, gekennzeichnet durch log₂A/ (auf die nächste ganze Zahl aufgerundet) geordneten Ebenen (13,15,17; 13', 15', 17'), welche zwischen Λ/ Eingangstore (MPO-MP6) und N Ausgangstore (PPO-PP6) geschaltet sind, wobei jede Ebene N Eingangskanäle zur Aufnahme paralleler Daten aus der vorhergehenden Ebene, yV Ausgangskanäle (25) zur Abgabe der parallelen Daten an die nachfolgende Ebene sowie eine Einrichtung (ES) aufweist, die einen direkten Daienstrom zwischen einem Eingangskanal und einem Ausgangskanal ermöglicht, sowie eine Wahleinrichtung (ES; EO), die einen direkten oder transponierten Datenstrom zwischen allen anderen Kanälen ermöglicht, wobei der Verschiebebetrag einer Transponierung in bezug auf die Anzahl der Kanäle in jeder Ebene gleich k hoch 2 hoch (L- 1) Modulo N ist, k zu N teilerfremd und eine primitive Wurzel von N ist und L die Ordnung der Ebene ist und ein an jede Ebene abgegebenes Steuersignal bestimmt, ob der Datenstrom direkt oder transponiert auszuführen ist.

2. Ausrichtnetzwerk nach Anspruch 1, dadurch gekennzeichnet, daß in jeder Ebene N — 1 Wahlgatter (19) mit jeweils zwei Eingängen vorgesehen sind, wobei jedes Wahlgatter mit einem eigenen Ausgangskanal aus den N Ausgangskanälen verbunden ist.

3. Ausrichtnetzwcrk nach Anspruch 2, dadurch gekennzeichnet, daß jedes Wahlgaltcr auf binäre Steuersignale (m) anspricht, welche eine Wahl für den Datenweg zwischen den beiden Eingängen und dem Ausgang ermöglichen.