DE3028726C2

DE3028726C2 - Verfahren und Schaltungsanordnung zur Umwandlung von linear codierten digitalen Signalen in nicht linear codierte digitale Signale gemäß einer dem my-Gesetz gehorchenden Mehrfachsegment-Kennlinie

Info

Publication number: DE3028726C2
Application number: DE3028726A
Authority: DE
Inventors: Rolf Dipl.-Phys. 8000 München Zeiträg
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1980-07-29
Filing date: 1980-07-29
Publication date: 1986-12-11
Also published as: MX154960A; CA1196726A; ZA815177B; DE3028726A1; AR232062A1

Description

Beschreibung

Die Erfindung betrifft ein Verfahren zur Umwandlung von linear codierten digitalen Signalen in nicht linear codierte digitale Signale gemäß einer dem μ-Gesetz gehorchenden Mehrfachsegment-Kennlinie entsprechend dem Oberbegriff von Patentanspruch 1.

Wenn durch periodische Abtastung gewonnene Abtastproben analoger Signale in Digital-Signale in Form von PCM-Worten umgewandelt werden, erfolgt eine Zuordnung der aus einem unbegrenzten Wertevorrat sich zusammensetzenden Analogwerte wegen der begrenzten Anzahl von verwendeten Codierungselementen zu einer begrenzten Anzahl von Amplitudenstufen. Es findet also eine Quantisierung statt, als deren Folge sich ein Quantisierungsrauschen ergibt. Um sicherzustellen, daß dieses Quantisierungsrauschen nicht als Störung empfunden wird, muß bei der Rückwandlung in Analogsignale ein bestimmtes Verhältnis von Analogsignal-Amplitude zu quantisierungsbedingter Störamplitude eingehalten sein.

Bei der Verwendung von 16 000 Amplitudenstufen, die gleichmäßig über den gesamten Amplitudenbereich der Analog-Signale verteilt sind, würde ein solches ausreichendes Nutz-Störverhältnis erreicht sein. Es müßten dann allerdings Digitalsignale übertragen werden, die wenigstens 14 Codezeichenelemente aufweisen. Außerdem wäre bei einer solchen gleichmäßigen Stufen verteilung der Störabstand im Bereich der großen Analogwertamplituden unnötig groß. Im Zuge der Codierung - 50 der Asälo^wsrts wird daher eins Κ.οΓπ^ηΗπα!^ρΓυπ^σ vorgenommen, d. h. eine Umwandlung von linearer Codedarstellung in nichtlineare Codedarstellung derart, daß das Nutz-Störverhältnis über den gesamten Amplitudenbereich etwa konstant ist. Ein genau konstantes Signal-Störverhältnis ergibt sich mit einer logarithmischen Kompandierungskennlinie. Eine in der Praxis oft zugrunde gelegte Kompandierungskennlinie gehorcht dem sogenannten μ-Gesetz und ist aus 15 geradlinigen

Segmenten zusammengesetzt Die Steigung der Geraden dieser Kennlinie nimmt in jeder der beiden Halbebenen von Segment zu Segment um den Faktor 2 ab. Jedes Segment ist wiederum in 16 gleichgroße Quantisierungsfächer unterteilt, deren Höhe jeweils um den Faktor 2 von Segment zu Segment anwächst Diese Gesetzmäßigkeit ist im ersten Segment unterbrochen. Es umfaßt 15 positive und 15 negative Quantisierungsfächer, die zwei Werte linear codierter Signale umfassen, sowie ein positives und ein negatives Quantisierungsfach, dem nur ein Wert des linear codierten Signals zugeordnet ist Damit stehen 16 318 Schritten in linearer Codedarstellung 256 Schritte in kompandierter Darstellung gegenüber.

Wenn man die erwähnte Zuordnung von linear codierten Signalwerten zu nichtlinear codierten Signalwerten mit Hilfe eines Speichers vornimmt dann sind bei Zugrundelegung des erwähnten μ-Gesetzes 2¹⁴ Adressen notwendig, um die 256 möglichen nichtlinear codierten Signalwerte anzusteuern. Das bedeutet wegen der acht Bits, die zur nichtlinearen Codedarstellung erforderlich sind, eine Speicherkapazität von 2¹⁷ Bits bzw. 128 kBit

Um den Speicherbedarf zu verringern, ist vorgeschlagen worden (DE-Patentanmeldung P 29 38 984), für die erwähnte Zuordnung zwei Speicher heranzuziehen, die jeweils von Teilen der linear codierten Signalwerte als Anstcucradressen angesteuert werden und von denen der eine Digitalwörter speichert, die mit ihren höchstwertigen Bits das Segment der Kennlinie angeben, auf der der betreffende linear codierte Signalwert liegt und deren übrige Bits zusammen mit den nicht als Ansteueradresse für den ersten Speicher herangezogenen niedrigstwertigen Bits des betreffenden linear codierten Signalwertes als Ansteueradresse für den zweiten Speicher dienen, in dem Bitkombinationen gespeichert sind, die die entsprechenden Stufen der Segmente der Kennlinie kennzeichnen, denen die nichtlinear codierten Signalwerte zugeordnet sind.

Der nichtlincar dargestellte Signalwert setzt sich in diesem Fall aus dem höchstwertigen Bit des umzuwandelnden linear codierten Signalwertes, aus der aus dem ersten Speicher ausgelesenen Segmentadresse und aus einer aus dem zweiten Speicher ausgelesenen Stufenadresse innerhalb eines solchen Segments zusammen.

Auf diese Art und Weise läßt sich der vorerwähnte Speicherplatzbedarf von 128 kBit bei Verwendung eines einzigen Zuordnungsspeichers auf 4 kBit reduzieren.

Die auf solche Weise umzuwandelnden linear codiert dargestellten Signalwerte können das Ergebnis einer Rechenoperation sein, beispielsweise bei einem Fernsprechsystem, in dem Konferenzverbindungen möglich sind, die Summen bzw. Differenzen von Signalwerten, die von den einzelnen Konferenzteilnehmern geliefert werden.

Solche Rechenoperationen lassen sich dann besonders einfach durchführen, wenn die negativen Linearwerte als das Zweierkomplement der zugehörigen positiven Werte dargestellt werden.

Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren anzugeben, das bei entsprechend geringem Spcicherplatzaufwand wie bei dem erwähnten vorgeschlagenen Verfahren eine Umwandlung sowohl positiver linear codierter digitaler Signale als auch deren Zweierkomplement gestattet.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruchs angegebenen Merkmale gelöst.

Gemäß weiterer Ausgestaltung der Erfindung wird eine Schaltungsanordnung angegeben, die zur Durchführung des erfindungsgemäßen Verfahrens bei der üblichen Darstellung der linear codierten Signale durch 14 Bits und der nicht linear codierten Signale durch 8 Bits dient

Noch eine andere Ausgestaltung der Erfindung bezieht sich auf eine Schaltungsanordnung, die einer Umwandlung unter Zugrundelegung einer Mehrfachsegmentkennlinie dient die dem Α-Gesetz gehorcht

Nachstehend wird die Erfindung anhand einer Figur

näher erläutert die in schematischer Darstellungsweise das Ausführungsbeispiel einer Anordnung zeigt, wie sie zur Durchführung des erfindungsgemäßen Verfahrens eingesetzt wird.

Es sei daran erinnert, daß das erfindungsgemäße Verfahren dann zur Anwendung kommt, wenn bei Rechenoperationen anstelle der negativen linear codierten Signalwerte, die sich von den entsprechenden positiven Signalwerten lediglich dadurch unterscheiden, daß das höchstwertige Bit den anderen Binärwert aufweist durch das Zweierkomplement dargestellt werden. Das Zweierkomplement ist im Dualsystem, dem die hier vorliegenden Codekombinationen angehören, eine Codekombination, die die Ergänzung zur nächsthöheren Potenz von 2 darstellt. Liegt beispielsweise eine vierstellige Codekombination 1111 vor, die die Basispotenzen 2° bis 2³ umfaßt und der Dezimalzahl 15 entspricht, so stellt deren Zweierkomplement die Ergänzung zur nächsthöchsten Basispotenz 2⁴ dar, also die Ergänzung zu der binär codierten Zahl 10 000. Diese ergänzende binär codierte Zahl hat die Codekombination 0001, die der Dezimalzahl 1 entspricht.

Eine Subtraktion kann nun durch Addition des Komplements des Minuenden durchgeführt werden. Negative Differenzen stellen sich dann wieder als Zweierkomplement der Differenz dar. Solche Zweierkomplemente werden dann bei Durchführung des erfindungsgemäßen Verfahrens direkt in nichtlinear codierte Codeworte umgewandelt

Die Anordnung gemäß der Figur weist zwei Speicher K 1 und K 2 auf, bei denen es sich um Festwertspeicher (ROM) oder um programmierbare Festwertspeicher (PROM) handelt. Dem Speicher K1 wird das Vorzeichenbit Kbzw. 2¹³ sowie soviele darauffolgende höherwertige Bits linear codierter Signale SDL zugeführt, wie zur Kennzeichnung des Segments der Kennlinie erforderlich sind, in das der betreffende Signalwert fällt. Dies sind dies bei linear codierten, durch 14 Bits dargestellten so digitalen Signalen die Bits 2¹² bis 2⁵.

Als niedrigstwertiges Ansteueradressenbit wird dem Speicher K1 das Ausgangssignal des NOR-Gliedes N zugeführt, das der Verknüpfung der Bits 2⁴ bis 2¹ der linear codierten Signale SDL zugeführt wird. Die Bedeutung dieser Verknüpfung wird weiter unten erläutert.

Der Festwertspeicher K1 weist demnach 2¹⁰ = 1024 Speicherzellen auf. In diesen Speicherzellen sind in entsprechender Zuordnung Digitalwörter gespeichert, deren drei höchstwertige Bits die auf das Vor/Lcichcfibii folgenden höchstwertigen Bits des entsprechenden nichtlinear codierten Informationswertes sind und die das Segment der Kennlinie angeben, auf der dieser Informationswert liegt. Die übrigen Bits der erwähnten im Speicher K 1 gespeicherten Digitalwörter, hier fünf, bilden eine Teiladresse zur Ansteuerung des zweiten Speichers K 2. Die erwähnten Speicherzellen des ersten programmierbaren Speichers benötigen daher Speicher-

platz für jeweils acht Bits, so daß das gesamte Speichervolumen 8192 Bits beträgt.

Die erwähnte, aus dem ersten programmierbaren Speicher K1 auslesbaren Teiladressen für den zweiten programmierbaren Speicher K 2 stellen einen höherwertigen Teil dessen Ansteueradressen dar. Als niedrigerwertiger Teil dessen Ansteueradressen dienen die verbleibenden Bits, außer dem niedrigstwertigen Bit 2° der linear codierten Signale, also die Bits 2¹ bis 2⁴. Hinzu kommt als höchstwertiges Bit der Ansteueradresse für den Speicher K 2 das Vorzeichenbit Kder linear codierten Signale SDL Das niedrigstwertige Bit 2° der linear codierten Signale SDL bleibt unberücksichtigt, da jede Stufe der nicht linearen Codedarstellung wenigstens zwei linear codierte Signalwerte umfaßt.

Mit den erwähnten 10 Bits umfassenden Ansteueradressen können 1024 Speicherzellen des zweiten programmierbaren Speichers K 2 angesteuert werden. Sie enthalten Bitkombinationen, die die entsprechenden Stufen der Segmente der Kennlinie kennzeichnen, in denen die einzelnen nicht linear codierten Signalwerte liegen. Da hierzu vier Bits erforderlich sind, beträgt das Speichervolumen des zweiten programmierbaren Speichers 1024 χ 4 = 4096 Bit.

Wie die Figur ferner zeigt, werden zur Bildung der nichtlinear codierten digitalen Signale SDK das invertierte Vorzeichenbit V der linear codierten Signale SDL als höchstwertiges Bit und damit als Vorzeichenbit, die drei vorerwähnten aus dem ersten programmierbaren Speicher K 1 auslesbaren Bits als Bits 2⁶ und 2⁴ der nachfolgenden Wertigkeit und damit als Segmentadresse darstellende Bits und schließlich die vier aus dem zweiten programmierbaren Speicher auslesbaren Bits als niedrigstwertige Bits 2³ bis 2° herangezogen.

Durch die Verknüpfung der Bits 2¹ bis 2⁴ der linear codierten Signalwerte SDL mit Hilfe des NOR-Gliedes findet eine Besonderheit des μ-Gesetzes Berücksichtigung.

Wie erwähnt genügt es, sofern die linear codierten Signalwerte positives Vorzeichen aufweisen, die Bits 2⁵ bis 2¹³ für die Ermittlung heranzuziehen, in welches Segment der Mehrfachsegmentkennlinie der betreffende Signalwert fällt Handelt es sich jedoch um einen linear codierten Signalwert mit negativem Vorzeichen, dann gilt dies nicht mehr, da an den Segmentgrenzen die Bitkombination der Bits 2' bis T darüber entscheiden, ob ein Signalwert noch zum einen Segment oder schon zum anderen Segment gehört. Dies zeigt sich beispielsweise bei den Linearwerten —31 und —32, die zum kompandierten Wert —16 gehören und den Linearwerten —30 und —29, die dem kompandierten Wert —15 zugeordnet sind. Die Zweierkomponente der Linearwerte —31 und —32 haben den Wert:

-32-

I₁I)

-2'2'

Linearwerte in den Bits 2⁵ bis 2¹³, die, wie ausgeführt, als Ansteueradresse dem Speicher K 1 direkt zugeführt werden, nicht Dagegen besteht ein Unterschied der Bitkombinationen 2¹ bis 2⁴, die bei den Lincarwcrten —31 und —32 alle den Binärwert 0 aufweisen, wogegen bei den Linearwerten —29 und —30 ein Bit den Binärwert 1 aufweist. Durch das erwähnte NOR-Glied, das die Bits 2¹ bis 2⁴ verknüpft und nur dann ein Signal des Binärwertes 1 abgibt, wenn sämtliche der Bits 2¹ bis 2⁴ den Binärwert 0 aufweisen, liefert daher das Entscheidungskriterium, ob der Linearwert dem kompandierten Wert — 15 oder dem kompandierten Wert —16 zugeordnet wird. Der nächstfolgende Linearwert —33, dessen Zweierkomplement den Wert

_ 2¹³ 2'2°

~³³ 11111111011111

hat, unterscheidet sich hingegen auch in der Bitkombination der Bits 2⁵ bis 2¹³ und ist damit eindeutig dem kompandierten Wert —16 zuzuordnen. Das niedrigstwertige Bit 2° bleibt, wie vorstehend ausgeführt, bei diesen Betrachtungen unberücksichtigt.

Die dargestellte Schaltungsanordnung kann auch für

eine Umwandlung entsprechend einer Mehrfachsegmentkennlinie herangezogen werden, die dem A-Gesetz folgt Die linear codierten Werte umfassen in diesem Fall lediglich 13 Bits 2° bis 2¹², von denen Bits 2⁵ bis 2¹² als Ansteueradressen dienen. Da in diesem Fall außerdem das NOR-Glied N und damit auch der Ansleuereingang A 0 ungenutzt bleibt, werden beim Speicher K 1 lediglich 256 Speicherzellen angesteuert, die restlichen Speicherzellen bleiben unausgenutzt. Beide Speicher K1 und K 2 enthalten in diesem Fall dem A-Gesetz entsprechende Bit-Kombinationen.

Bei einem Betrieb unter Zugrundelegung des A-Gesetzes können die Einträge in den Speichern K 1 und K 2 auch derartig sein, daß die nicht linear codierten Signalwerte im sogenannten NININI-Code erscheinen,

der sich vom vorerwähnten Code dadurch unterscheidet, dessen höchstwertiges Bit unverändert bleibt, das in der Wertigkeit nachfolgende Bit invertiert ist, das darauffolgende Bit wieder nicht invertiert ist usw. usw.
Der erwähnte Code bringt Vorteile für die Bittaktrückgewinnung, die sonst bei langen Folgen von Bits des gleichen Binärwerts problematisch sein kann.

Hierzu 1 Blatt Zeichnungen

11111111100000

-31 11111111100001

das Zweierkomplement der Linearwerte —30 und —29 hat den Wert

-30-

11111111100010
-29 111 I 1 111 100011
Wie ein Vergleich zeigt unterscheiden sich die vier

Claims

1 Patentansprüche

1. Verfahren zur Umwandlung von linear codierten digitalen Signalen in nicht linear codierte digitale Signale gemäß einer dem μ-Gesetz gehorchenden Mehrfachsegmentkennlinie, demgemäß die Zuordnung von in den beiden Codierungsarten codierten Signalwerten unter Zuhilfenahme von zwei Speichern erfolgt, von denen dem ersten von den umzuwandelnden linear codierten Signalwerten so viele auf das höchstwertige, das Vorzeichen bestimmende Bit folgende höherwertige Bits, wie zur Kennzeichnung des Segments der Kennlinie erforderlich sind, in die der betreffende linear codierte Signalwert fällt zugeführt werden, wobei in den Speicherzellen dieses ersten Speichers Digitajwörter gespeichert sind, deren drei höchstwertige Bits die auf das Vorzeichenbit folgenden höchstwertigen Bits des jeweiligen entsprechenden nicht linear codierten Signalwertes sind, die das Segment der Kennlinie angeben, auf der dieser Signalwert liegt und deren übrige Bits eine Teiladresse zur Ansteuerung des zweiten Speichers darstellen, dem als auf den genannten vom ersten Speicher gelieferten Ansteueradressenteil die nicht als Ansteueradresse für den ersten Speicher herangezogenen verbleibenden Bits, außer dem niedrigstwertigen Bit, das bei der Umwandlung unberücksichtigt bleibt des jeweiligen linear codierten Signalwertes zugeführt werden, wobei in den Speicherzellen dieses zweiten Speichers die Bitkombinationen gespeichert sind, die die entsprechenden Stufen der Segmente der Kennlinie kennzeichnen, denen die nicht linear codierten Signalwerte zugeordnet sind, und demgemäß zur Bildung der nicht linear codierten Signalwerte das höchstwertige Bit der linear codierten Signalwerte, die aus dem ersten Speicher ausgelesenen erwähnten drei höchstwertigen Bits als in der Wertigkeit nachfolgende Bits und die aus dem zweiten Speicher ausgelesenen Bits als niedrigstwertige Bits herangezogen werden, dadurch ge kennzeichnet, daß es zur Umwandlung von positiven linear codierten Digitalsignalen sowie deren Zweierkomplement herangezogen wird, daß dem ersten Speicher (K 1) außerdem das höchstwertige, das Vorzeichen bestimmende Bit f V^ als höchstwertiges Ansteueradressenbit, sowie das Ergebnissignal einer NOR-Verknüpfung der verbleibenden niedrigerwertigen Bits (2¹ bis 2⁴) außer dem niedrigstwertigen Bit (2°) als niedrigstwertiges Ansteueradressenbit (A 0) zugeführt werden, daß dem zweiten Speicher (K 2) als höchstwertiges Ansteueradressenbit (A 9) das höchstwertige Bit (2¹³) des jeweiligen linear codierten Signalwerts (SDL) zugeführt wird, und daß als höchstwertiges Bit der nicht linear codierten Signalwerte das höchstwertige Bit (2¹³) der linear codierten Signalwerte (SDL) in invertierter Form herangezogen wird.

2. Schaltungsanordnung zur Durchführung des

Vorfahronc naph Äncr»rii/*l·» 1 HaHnr/*)i opU^nn^

net, daß sie zur Umwandlung von 14 Bits (2° bis 2¹³) umfassenden linear codierten Informationen (SDL) zwei Speicher (K 1, K 2) und ein NOR-Glied (N) aufweist, von denen der erste Speicher (K 1) 1024 Speicherplätze für jeweils 8 Bit aufweist, die mit Hilfe einer 10 Bit aufweisenden Ansteueradresse (A 0 bis A 9) angesteuert werden, die die neun höchstwertigen Bits 2⁵ bis 2¹³ der jeweils umzuwandelnden linear codierten Informationen (SDL) sowie das Ausgangssignal des NOR-Gliedes (N) umfassen, dem die in der Wertigkeit nachfolgenden vier Bits (2* bis 2¹) der linear codierten Information (SDL) als Eingangsgrößen zugeführt werden, und von denen der zweite Speicher (K 2) 1024 Speicherplätze für jeweils vier Bit aufweist, die mit Hilfe einer ebenfalls 10 Bit aufweisenden Ansteueradresse (A 0 bis A 9) angesteuert werden, die das

ίο höchstwertige Bit (2¹³) der jeweils umzuwandelnden linear codierten Information (SDL) als höchstwertiges Bit (A 9), fünf von den niedrigstwertigen Ausgängen (05 bis 01) des ersten Speichers (K 1) gelieferte Bits als in der Wertigkeit nachfolgende Ansteueradressenbits (A 8 bis A 4), sowie die vier genannten, dem NOR-Glied zugeführten Bits als niedrigstwertige Ansteueradressen (A 3 bis A 0) umfassen.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß sie zur Umwandlung gemäß einer dem Α-Gesetz gehorchenden Mehrfachsegmentkennlinie von 13 Bits umfassende linear codierten Signalen ausgenutzt wird, wozu beim ersten Speicher lediglich 256 Speicherzellen ausgenutzt werden und das NOR-Glied (N) unausgenutzt bleibt, und wozu in den Speicherplätzen der beideif Speicher (K 1, K 2) dem Α-Gesetz entsprechende Bitkombinationen gespeichert sind.