DE2124754B2

DE2124754B2 - Verfahren und Vorrichtung zur differentiellen Pulscodemodulation

Info

Publication number: DE2124754B2
Application number: DE2124754A
Authority: DE
Inventors: Ova Gene Germantown Gabbard, Md.; Pradman Washington D.C. Kaul
Original assignee: Comsat Corp
Current assignee: Comsat Corp
Priority date: 1970-05-20
Filing date: 1971-05-19
Publication date: 1980-08-21
Also published as: CA962775A; GB1327667A; US3707680A; JPS56119354U; FR2090171A1; NL7106939A; DE2124754A1; FR2090171B1; DE2124754C3

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur differentiellen Pulscodemodulation, bei denen ein Analogsignal in digitale Codewörter umgewandelt wird, indem das Analogsignal mit einem digitalcodiert gespeicherten Referenzsignal verglichen und ein digitales Differenzsignal erzeugt wird, das die Differenz zwischen dem digital codiert gespeicherten Referenzsignal und dem Analogsignal beinhaltet

Ein Verfahren und eine Vorrichtung dieser Art sind bereits bekannt (DE-AS 12 24 775). Das digital codiert gespeicherte Referenzsignal wird bei dem bekannten Verfahren in einen Analogwert umgewandelt und dann mit dem Analogsignal verglichen. Das aus dem Vergleich analoger Signale erhaltene Signal wird in einem Analog-Digital-Umsetzer in einen digitalen Wert umgewandelt Digital codierte Referenzsignale, die für den Vergleich mit den jeweiligen Analogsignalen bestimmt sind, durchlaufen bei der bekannten Vorrichtung Verzögerungsleitungs-Speicher und gelangen von diesen in einen PCM-Decodierer, der den jeweiligen Analogwert für den Vergleich erzeugt

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung der eingangs erwähnten Gattung derart weiterzuentwickeln, daß eine größere Abfragefrequenz, eine größere Genauigkeit und ein größerer Störabstand erzielt werden können.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß das Analogsignal in ein für den Vergleich mit dem digital codierten Referenzsignal bestimmtes Digitalsignal umgewandelt wird, daß das durch den Vergleich erzeugte Differenzsignal in ein weiteres Ausgangs-Differenzsignal umgewandelt wird, das die gleiche Information beinhaltet wie das erste Differenzsignal und in bezug auf vorgegebene Werte codiert wird und daß das digital codierte Referenzsignal in Abhängigkeit von der Zuordnung des Ausgangs-Differenzsignals zu den vorgegebenen Werten als Schätzwert für das Digitalsignal geändert wird. Das Verfahren kann mit einer Abfragefrequenz von 10 MHz arbeiten und läßt sich daher vorteilhafterweise für ein Fernsehsignal mit einer Bandbreite von 4,5 MHz verwenden, wobei eine Signalverzögerung von weniger als 100 Nanosekunden erreichbar ist. Eine Fehlerakkumulation, die von Unterschieden in Digital-Analog-Umsetzern bzw. Analog-Digital-Umsetzern für die Kodierer und Dekodierer ausgeht, wird bei dem vorstehend erläuterten Verfahren vermieden.

In Ausgestaltung der Erfindung wird das Analogsignal zuerst in ein digitales Codewort mit η bit Länge umgewandelt, wobei der Vergleichsschritt die Subtraktion des digitalen Codewortes von dem als digitales Codewort gespeicherten Referenzsignal umfaßt und ein digitales Differenz-Codewort von η bit Länge ergibt.

Bei einer zweckmäßigen Ausführungsfonn ist vorgesehen, daß ein erstes digitales Differenz-Codewort von n-x bit Länge, das einen vorgegebenen Wert beinhaltet, erzeugt wird, wenn die durch Subtraktion erhaltene Differenz positiv und größer als der vorgegebene Wert ist, daß ein zweites digitales Differenz-Codewort von n-x bit Länge, das einen vorgegebenen Wert beinhaltet, erzeugt wird, wenn die durch die Subtraktion erhaltene Differenz negativ und

ι ο größer als der vorgegebene Wert ist und daß ein drittes, digitales Differenz-Codewort von π -χ bit Länge, das die tatsächliche Differenz beinhaltet, erzeugt wird, wenn die durch die Subtraktion erhaltene Differenz eine Größe hat, die kleiner als der vorgegebene Wert ist

is wobei χ die Zahl der bit mit dem höchsten Stellenwert ist die von dem digitalen Differenz-Codewort von η bit abgerundet sind.

Bei einer weiteren Ausführungsform wird in einem Empfängerteil das weitere Differenzsignal in das erste Differenzsignal umgewandelt wobei die Umwandlung eine Speicherung eines digitalen Referenzsignals, einen digitalen Vergleich des Referenzsignals mit dem ersten digitalen Differenzsignal, die Erzeugung eines digitalen Ausgangssignals, das die Summe aus dem zu verglei chenden Differenzsignal und dem gespeicherten Refe renzsignal darstellt und die Änderung des gespeicherten Referenzsignals durch das erzeugte aufsummierte Ausgangssignal umfaßt Eine Vorrichtung zur Durchführung des oben

jo erläuterten Verfahrens besteht erfindungsgemäß darin, daß ein Speicherglied für die Speicherung des digital codierten Referenzsignals und ein Subtraktionsregister sowie eine Subtraktionseinheit vorgesehen sind, die auf einen digitalen Eingangscode und auf das digitale

i") Referenzsignal durch Erzeugung des Differenzsignais ansprechen, das die Differenz zwischen dem digitalen Eingangscode und dem gespeicherten Referenzsignal darstellt, daß ferner ein logischer Kreis und eine Additiv-Logik vorhanden sind, die auf das Differenzsi gnal ansprechen und das im Speicherglied enthaltene Referenzsignal um einen Betrag ändern, der dem Differenzsignal entspricht.

Eine günstige Ausführungsform besteht darin, daß in einem Empfängerteil in gleicher Weise wie im j Transmitter ein logischer Kreis angeordnet ist durch den das digitale Differenzsignal umwandelbar ist daß Speicherglieder für einen digitalen Referenzcode vorhanden sind, und daß Einheiten für das digitale Vergleichen des gespeicherten Referenzcodes mit dem Differenzsignal und zur Erzeugung eines Ausgangssignals, gebildet aus der Summe des zu vergleichenden Differenzsignals und des Referenzcodes, .sowie Einheiten vorhanden sind, die für die Änderung des gespeicherten Referenzcodes durch das erzeugte

>5 Digitalsignal bestimmt sind.

In diesem Zusammenhang ist auf den logischen Kreis und die Additiv-Logik, die auf das Differenzsignal ansprechen, und auf das Speicherglied hinzuweisen, die in einer nur für die Verarbeitung digitaler Signale

M) ausgelegten Rückkopplungsschleife angeordnet sind, die eine günstige Lösung des Problems der Ausbreitungsverzögerung ermöglicht. Da die gesamte Rückkop^iungsschleife nur digital arbeitet und weder ein Kodierer noch ein Dekodierer in der Rückkopplungs-

t>5 schleife angeordnet sind, kann die Ausbreitungsverzögerung der Signale in der Rückkoppk'ngsschleife leicht unter 100 Nanosekunden gedrückt werden. Die Rückkopplungsschleife enthält nur schnelle digitale

Schaltkreise. Zusätzlich kommt der Vorteil hinzu, daß sowohl lineare als auch nichtlineare Quantisierung, d. h. Einordnung der am Meßpunkt vorhandenen Amplitude in die nächstliegende Amplitudenstufe zur Anwendung kommt und somit auch Ausführungsformen umfaßt werden, die beide Annäherungen benutzen.

Die Erfindung wird im folgenden anhand von in einer Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer linearen Ausfüh- ι ο rungsform eines DPCM-Systems,

Fig.2 in einem Blockschaltbild im Detail einen Bauteil des Übertragungsteils des Systems nach F i g. 1,

Fig.3 in einem Blockschaltbild im Detail einen weiteren Bauteil des Übertragungsteils des Systems nach F ig. 1,

Fig.4 in einem Blockschaltbild im Detail den Empfängerteil des Systems nach F i g. 1,

F i g. 5 ein Blockschaltbild einer nichtlinearen Ausführungsform des DPCM-Systems,

Fig.6 ein Fernsehbild, welches durch ein Analogsystem ohne Signalverarbeitung empfangen wurde,

Fig.7 bis 13 Fernsehbilder, welche von einem herkömmlichen PCM-System mit unterschiedlichen Bit-Längen erzeugt werden, und

F i g. 14 bis 18 Fernsehbilder, welche in einem linearen DPCM-System mit unterschiedlichen Bit-Längen gemäß der vorliegenden Erfindung erzeugt werden.

F i g. 1 zeigt ein Blockschaltbild einer Ausführungsform des erfindungsgemäßen Digital-DPCM-Systems, Jo in welchem ein analoges Eingangssignal in einem Übertragungsteil 1 des Systems einem herkömmlichen PCM-Kodierer 2 zugeleitet wird, der ein Wort der Bit-Länge π als Ausgangssignal für jeden analogen Abfragewert oder jedes Samples erzeugt Der Kodierer-Ausgang wird einem Digital-Subtraktionsregister 3 eingespeist welches außerdem ein Wort der Bit-Länge π von einem Speicherglied 4 empfängt Wie nachstehend noch beschrieben werden wird, ist das von dem Speicherglied 4 empfangene Wort ein Schätzwert des Abfragewertes, welcher von dem Kodierer 2 dem digitabn Subtraktionsregister 3 zugeleitet wird. Diese Abschätzung basiert auf vorhergehende, übertragene Abfragewerte. Es ist ersichtlich, daß der geschätzte Abfragewert gleich oder nicht gleich dem tatsächlichen Abfragewert sein kann, was davon abhängt wie groß der Teil des dynamischen Bereichs ist der zwischen aufeinanderfolgenden Eingangs-Abfragewerten übersprungen wird. Der Ausgang des digitalen Subtraktionsregisters 3 wird einem logischen Subtraktions-Algorith- mus-Kreis 5 zugeführt In Abhängigkeit von der gewünschten Wiedergabegüte des rekonstruierten Signals am Empfängerausgang des Systems kann der Algorithmus derart gewählt werden, daß ein, zwei, drei oder auch mehr Bits eines Signals der Bit-Länge η von dem Subtraktionsregister 3 abgerundet werden. Beispielsweise kann für einen algorithmischen logischen Ausgang von n—2 Bits der dynamische Bereich des Eingangssignals auf ein Viertel zusammengepreßt werden. Das heißt es ist nur erforderlich-^ Pegel oder Stufen, wobei N - 2" ist zu übertragen. Der logische Subtraktions-Algorithmus-Kreis 5 arbeitet unter folgenden Bedingungen:
1. Der Ausgang ist streng binär kodiert

Z Ist As größer als A_s-\ bei mehr als γ Stufen, wobei As der gemessene Abfragewert und A_s-\ der geschätzte Wert des gemessenen Abfragewertes ist dann werden alle Werte 1 übertragen.

3. Ist A_s-1 größer als A₅ bei mehr als -=- Stufen, dann

werden alle Werte 0 übertragen.

Der Ausgang mit der Bit-Länge /J-2 des Subtraktions-Algorithmus-Kreises 5 gelangt zu einem herkömmlichen Mehrfachkoppler oder Multiplexer 6 für die Übertragung über einen Kanal 7 zu einem Empfängerteil 3 des Systems. Der Kanal 7 kann jede Art von Nachrichtenverbindung mit einer Bandbreite und einem Rauschfaktor sein, die mit den Anforderungen für den Signalausgang des Multiplexers 6 verträglich sind. Beispielsweise kann der Kanal 7 aus einer Kabelverbindung, einer Mikrowellenverbindung oder einer Erdstation-Satellit-Erdstation-Verbindung bestehen. Der Multiplexer 6 empfängt des weiteren einen Rückstellimpuls G, welcher nachstehend noch näher beschrieben werden wird. Abhängig von der Art der vorgesehenen Nachrichten-Verbindungen kann der Multiplexer 6 auch noch andere Eingangswerte empfangen. So können beispielsweise bei einer Fernsehübertragung die Sprachinformation, die Dunkelsteuerung und die Bildsynchronisierung übertragen werden. Im Falle einer Fernsehübertragung kann angenommen werden, daß das analoge Video-Signal ohne jede Dunkelsteuerung oder Synchronisierungsinformation dem Eingang des DPCM-Systems zugeleitet wird.

Der Ausgang des Subtraktions-Algorithmus-Kreises 5 wird an eine vollständig digitale Rückkopplungsschleife weitergegeben, die einen logischen Kreis 9 umfaßt der das π-2-Bit-Wort in ein n-Bit-Wort umwandelt Derartige Umwandlungen werden mit Bezug auf F i g. 3 nachstehend noch näher beschrieben werden. Der Ausgang des /J-Bit-logischen Kreises 9 wird einer digitalen Additiv-Logik 10 zugeleitet der des weiteren ein ^Bit-Ausgang von dem Speicherglied 4 einer zweiten Rückkopplungsschleifenanordnung über eine Leitung 16 eingespeist wird. Die Wirkungsweise des Übertragungsteils 1 wird noch näher bei der Erläuterung der nachfolgenden Figuren beschrieben werden.

Im Empfängerteil 8 liefert ein Mehrfach-Entkoppler oder Demultiplexer 11 einen η -2-Bit- Ausgang an einen logischen Kreis 12. Der logische Kreis 12, eine digitale Additiv-Logik 13 und ein Speicherglied 14 arbeiten in der gleichen Weise wie der logische Kreis 9 und die Additiv-Logik 10 bzw. das Speicherglied 4 des Übertragungsteils 1. Das Speicherglied 14 liefert einen ^Bit-Ausgang an einen PCM-Decoder 15, welcher ein analoges Ausgangssignal erzeugt das eine Wiedergabe des analogen Eingangssignals des Übertragungsteils 1 darstellt

In F i g. 2 ist ein Teil des Übertragungsteils 1 im Detail gezeigt Beispielsweise kann der PCM-Kodierer 2 ein Analog/Digital (A/D) Konverter mit einem 7-Bit-Parallelausgang mit Leitungen 101 bis 107 sein. Die Leitung 101 überträgt das am meisten kennzeichnende Bit nämlich das Bit 1. Der PCM-Kodierer 2 verschlüsselt einen Befehl eines Dekadenzählers 16, der durch eine Tastpuls-Einheit 17 gesteuert wird, welche eine Frequenz aufweist, die in Abhängigkeit von der Art des analogen Eingangssignals gewählt wird. Bei der Zählung 0 befiehlt der Dekadenzähler 16 dem PCM-Kodierer abzufragen; bei der Zählung 3 wird ein Impuls in die Leitung G eingespeist der dazu verwendet wird, neue Werte in die Speicherregister einzulesen. Der Analog/ Digital-Konverter 2 liefert Ausgangs-Bits 1 bis 7 an die Leitungen 101 bis 107, welche dann auf Eingänge SX1

bis SX 7 von digitalen Subtraktionseinheiten 51 bis 57 gegeben werden, die Bestandteile des digitalen Subtraktionsregisters 3 sind.

Ein zweiter Satz von Eingängen 5Kl bis SY7 ist für die Leitungen HJ₁K₁L, M, N und O vorgesehen, die von dem digitalen Rückkopplungskreis, der nachstehend noch naher beschrieben werden wird, zu den Subtraktionseinheiten 51 bis 57 führen, die Differenzausgangswerte jDl bis DT und »NICHT« Differenzausgangswerte D1 bis 751 liefern. Von jeder Subtraktionseinheit ist der 0EiN-Ausgang mit dem jBxus-Eingang der nächst

Tabelle I

höher numerierten Subtraktionseinheit verbunden, das heißt, ÄeinI von 51 ist verbunden mit Baus2 von 52 usw. Wie noch nachstehend beschrieben werden wird, sind BausI und £aus1 mit weiteren Kreisen verbunden. Ein Signal an BausX zeigt einen »Oberlauf«-Zustand an, das heißt, die Registerkapazität ist überschritten worden. Die nachfolgende Tabelle I veranschaulicht die Wirkungsweise der Subtraktionseinheit 51, die stellvertretend für die Wirkungsweise aller Subtraktionseinheiten anzusehen ist:

Sein«	SXl	SYl	Dl	Ol	*AU8l	Saus!
O	O	O	O	1	0	1
O	1	O	1	0	0	1
O	1	1	O	1	0	1
1	O	O	1	0	1	0
1	O	1	O	1	1	0
1	1	O	O	1	0	1
1	1	1	O	1	i	0

Die Eingänge an SXi und SX 7 stellen A„ das vorhandene Sample, dar, und die Eingänge 5Kl bis 5K2 bilden A_s-\, das vorhergesagte, vorliegende Sample, welches von der Rückkopplungsschleife empfangen wird. Beispielsweise sei A₅ - 0000000 und A_s-i = 0010110. Der Differenzausgang an Di bis D7 ist dann 1101010 mit einem Oberlauf, da A₅-1 größer als As ist Die Zahl 1101010 ist der beiden Komplement zu 0010110 und stellt eine gangbare Darstellung von negativen Zahlen dar, da die Addition ohne Rücksicht auf das Vorzeichen der hinzugefügten oder addierten Zahlen durchgeführt und die Summe sowohl in bezug auf die Höhe als auch auf das Vorzeichen korrigiert wird. Eine Erläuterung dieser Eigenschaft von Binärzahlen ist in »Logical Design of Digital Computers« von Montgomery Phister, Jr, John Wiley & Sons, Ine, New York (1958), Seiten 278-295, zu finden. Es ist ersichtlich, daß die digitalen Additivlogiken 10 und 13 von dieser Eigenschaft Gebrauch machen, um die Addition und Subtraktion nur durch die Benutzung von Additionseinheiten durchzuführen.

Die Ausgänge der Subtraktionseinheiten 51 bis 57 werden dem logischen Subtraktions-Algorithmus-Kreis 5 zugeführt, der ODER-Schaltungen GX bis G16 umfaßt Ein Kreis an einem Torschaltungsausgang zeigt einen »NICHT«-Ausgang an. Dies bedeutet daß beispielsweise die Tabelle II für G 3 folgendermaßen aussieht:

Tabelle II Leitung 302 Leitung 301 Leitung 31 Leitung 32

30

35

40

45

50

55

0 1 1 0

0 1 1 1

1 0 0 0

60

Der ÄAUsl-Ausgang der Subtraktionseinheit 51 wird es dem Eingang 111 der Torschaltung GX zugeführt und ebenso dem Eingang 401 der Torschaltung G 4. Der der Subtraktionseinheit 51 wird dem Eingang 201 der Torschaltung G 2 und dem Eingang 502 der Torschaltung G5 zugeführt Der D !-Ausgang der Subtraktionseinheit 51 wird dem Eingang 202 der Torschaltung Gl zugeleitet Der Dl-Ausgang der Subtraktionseinheit 51 gelangt an den Eingang 112 der Torschaltung G1. Der D 2-Ausgang der Subtraktionseinheit 52 wird dem Eingang 203 der Torschaltung G 2 und der D 2-Ausgang dem Eingang 113 der Torschaltung G1 zugeführt Der D 3-Ausgang der Subtraktionseinheit 53 gelangt an den Eingang 204 der Torschaltung G 2. Der Ausgang D 3 der Subtraktionseinheit 53 ist zu dem Eingang 602 der Torschaltung G 6 und zu dem Eingang 114 der Torschaltung GX geführt Die Ausgangsleitung 11 der Torschaltung GX ist mit dem Eingang 30! der Torschaltung G 3 und die Ausgangsleitung 21 der Torschaltung G 2 ist mit dem Eingang 302 der Torschaltung G 3 verbunden. Die Ausgangsleitung 32 der Torschaltung G 3 steht in Verbindung mit dem Eingang 601 der Torschaltung G 6 und die Ausgangsleitung 31 der Torschaltung G 3 mit dem Eingang 402 der Torschaltung G 4 und dem Eingang 501 der Torschaltung G 5. Die Ausgangsleitung 41 von G 4 führt zu dem Eingang 701 der Torschaltung G 7 und zu dem Eingang 801 der Torschaltung GB, zu dem Eingang 901 der Torschaltung G 9, zu dem Eingang 1001 der Torschaltung GlO und zu dem Eingang UOl der Torschaltung GiX. Die Ausgangsleitung 51 der Torschaltung G5 verbindet G 5 mit dem Eingang 1201 der Torschaltung G12, mit dem Eingang 1301 der Torschaltung G13, mit dem Eingang 1401 der Torschaltung G14, mit dem Eingang 1501 der Torschaltung GlS und mit dem Eingang 1601 der Torschaltung G16. Die Ausgangsleitung 61 der Torschaltung G 6 führt zu dem Eingang 702 der Torschaltung G 7 und die Ausgangsleitung 71 der Torschaltung G 7 zu dem Eingang 1202 der Torschaltung G12. Der Ausgang 81 der Torschaltung Gt steht in Verbindung mit dem Eingang 1302 der Torschaltung G13, der Ausgang 91 der Torschaltung G 9 mit dem Eingang 1402 der Torschaltung G14, der Ausgang 101 der Torschaltung GlO mit dem Eingang 1502 der Torschaltung G15 und der Ausgang 1111 der Torschaltung GH mit dem Eingang 1602 der

Torschaltung G16. Die Ausgänge 121,131,141,151 und 161 der Torschaltungen G 12, G13, G14, G15 und G16 führen zu dem logischen Kreis 9 und der digitalen Additiv-Logik 10, wie in F i g. 3 im Detail gezeigt ist. Die Ausgänge der Torschaltungen G 12 bis G16 bilden den gemeinsamen Ausgang des Transmitterteiles, welcher dem Multiplexer 6 zur Übertragung über den Kanal 7 zu dem Empfangsteil 8 des Systems zugeleitet wird. Um die voranstehend angeführte Bedingung für den zu übertragenden Code zu erfüllen, arbeitet der logische Subtraktions-Algorithmuskreis 5 für vier unterschiedliche Ausgangszustände der Subtraktionseinheiten 51 bis 57 wie folgt:

1. Es tritt kein Überlauf auf, und D1, D 2 und D 3 sind jeweils ungleich Null, so übertragen D 3 bis D 7 den Wert Eins. Das ist dann der Fall, wenn A₅ größer als A_s-\ innerhalb von 15 oder mehr Schritten ist

2. Es tritt kein Überlauf auf, und Di, Dl und D3 weisen jeweils den Wert Null auf, so überträgt D 3 den Wert Eins und DA, DS, D6 und D7 die Werte, die sie gerade gespeichert haben. Das ist dann der Fall, wenn A₁ größer oder gleich A₅-1 während weniger als fünfzehn Schritte ist

3. Es tritt ein Überlauf auf, und Di, D 2, D 3 weisen alle den Wert Eins auf, dann überträgt D 3 den Wert Null und D 4 bis D 7 die gespeicherten Werte. Das ist dann der Fall, wenn A_s-1 größer oder gleich A₅ während weniger als sechzehn Schritte ist

4. Es tritt ein Überlauf auf, und D1, D 2 und D 3 sind alle ungleich Eins, dann übertragen D 3 bis D 7 alle den Wert Null. Das ist dann der Fall, wenn A_s-1 größer als A_s während sechzehn oder mehr Schritten ist

Dies bedeutet, daß für einen vorgegebenen Referenzpunkt das System einen dynamischen Bereich von 15 positiven oder 16 negativen Schritten aufweist oder einen Gesamtbereich von 32 Schritten, wenn die Null mitgezählt wird, was einem Viertel des gesamten dynamischen Bereiches von 128 Schritten entspricht. Die folgende Tabelle III zeigt die fünfziffrigen Übertragungssignale für verschiedene positive und negative Schritte in Nähe eines vorgegebenen Referenzpunktes. Es ist selbstverständlich, daß für den Fall, daß das System mit dem niedrigsten möglichen Schritt oder mit dem höchstmöglichen Schritt beginnt, zumindest acht oder mehr Übertragungszyklen erforderlich sind, damit das System den gesamten dynamischen Bereich durchläuft:

Tabelle IH	(b) Übertragungscode
(a) Schrittdifferenz	Hill
15	11110
14	11101
13	11100
12	11011
11	11010
10	11001
9	11000
8	10111
7	10110
6	10101
5	10100
4	10011
3	10010
2

(a) SchrittdifFerenz

25

30

(b) Übertragungscode

lo -5 -6 -7 -8 -9

15 -i0

-11 -12 -13 -14 20 -15 -16 10001 10000 01111 OHIO 01101 01100 01011 01010 01001 01000 00111 00110 00101 00100 00011 00010 00001 00000

In Tabelle III bedeutet die Spalte (a) die Differenz der Schritte zwischen A_s und A₅-], die Spalte (b) den Übertragungscode.

Es ist ersichtlich, daß bei der Wahl eines vierziffrigen Codes anstelle eines fünfziffrigen für die Übertragung ein ähnlicher Code zu dem der Tabelle III für einen Bereich von 7 positiven und 8 negativen Schritten gewählt werden kann.

Die gleichen Prinzipien gelten selbstverständlich auch beim Abrunden eines 8-Bit-Wortes für die Übertragung eines 6-Bit-Samples usw. Die folgenden Beispiele zeigen die Wirkungsweise des Subtraktions-Algorithmuskreises 5 für vier Fälle des Algorithmus:

40

45

TO

55

bO

65

Tabelle IV	I	II	III	IV
	0	O	1	1
5_AUS1	1	1	O	O
5_AUS1	0	O	1	1
DX	1	1	O	O
Dl	0	O	1	1
Dl	1	1	O	O
Dl	1	O	1	O
D3	0	1	O	1
D3	dA	dA	dA	dA
D4	dS	dS	dS	dS
DS	*df,*	</6	*df>*	d6
D6	dl	dl	dl	dl
Dl	O	O	1	1
111	O	O	1	1
112	O	O	1	1
113	1	O	1	O
114	O	1	O	O
11	1	1	O	O
201	1	1	O	O
202	1	1	O	O
203	O	1	O	1
204	O	O	1	O
21	O	1	O	O
301	O	O	1	O
302	O	1	1	O
31	ι ■	O	O	1
32

Fortsetzung	I	II	IU	IV
	0	0	1	1
401	0	1	1	0
402	1	0	0	0
41	0	1	1	0
501	1	1	0	0
502	0	0	0	1
51	1	0	0	1
601	1	0	1	0
602	0	1	0	0
61	1	0	0	0
701	0	1	0	0
702	0	0	1	1
71	1	0	0	0
801	44	44	44	44
802	0	44	44	"44
81	1	0	0	0
901	45	45	45	45
902	0	45	"45	45
91	1	0	0	0
1001	46	46	46	46
1002	0	46	46	46
101	1	0	0	0
1101	47	47	47	47
1102	0	47	47	47
1111	0	0	0	1
1201	0	0	1	1
1202	1	1	0	0
*121	0	o	0	1
1301	0	"44	44	Ö4
1302	1	44	44	0
*131	0	o	0	1
1401	0	45	45	45
1402	1	45	45	0
*141	0	0	0	1
1501	0	46	46	46
1502	1	46	46	0
*151	0	0	0	1
1601	0	47	dl	47"
1602	1	47	47	0
*I61 ·

Die mit dem Zeichen χ versehenen Leitungen zeigen übertragene Ausgangswerte an, von denen 121 das kennzeichnende Bit darstellt In der obigen Tabelle IV ist für den Fall I angenommen, daß D1 und Dl gleich Null sind und D 3 gleich Eins. Es ist ersichtlich, daß es keine Rolle spielt, ob ein Wert oder alle Werte von D1, Dl und D3 gleich Eins sind, da nur einer von ihnen genügt, um die Ausgänge der Torschaltungen G1 und Gl gleich Null zu setzen, wodurch der Ausgang 32 der Torschaltung G3 gleich Eins wird, so daß der Wert Eins an den Eingang 601 der Torschaltung G6 geleitet wird, deren Ausgang dadurch Null wird. Mit Bezug auf den Fall rV ist es ersichtlich, daß einer oder mehrere der Werte DX, Dl und D3 gleich Null sein können. In dem voranstehenden Beispiel wurde D 3 gleich Null gesetzt Es ist zu erkennen, daß der Ausgang 121 der Torschaltung G12 Null sein muß, so daß beide Eingänge 1201 und 1202 gleich Eins sein müssen. Um dieser Bedingung Rechnung zu tragen, müssen zwei Werte Null den Eingängen 501 und 502 der Torschaltung G5 zugeführt werden. Der Nullwert am Eingang 502 ist eine Folge des Überlaufs, das heißt, der BausI -Ausgang ist Null. Der andere Nullwert kann auf den Ausgang 31 der Torschaltung G 3 zurückgeführt werden. Um zu erreichen, daß dieser Ausgang gleich Null ist, müssen die beiden Eingänge 301 und 302 Null sein. Dies wird dann verwirklicht, wenn zumindest einmal der Wert Eins an den Eingängen der Torschaltungen Gl bzw. G 2 auftritt Es erscheint automatisch eine Eins an einem der Eingänge der Torschaltung Gl, nämlich am Eingang Ul, da ein Überlauf auftritt und somit der Ausgang BausI gleich Eins ist Bezüglich der Torschaltung Gl ist zu sagen, daß, wenn irgendein Wert oder alle Werte von DX, D 2 und D 3 Null sind, die Ausgänge D1, D 2 oder D 3 den Wert Eins aufweisen, wodurch sie den erforderlichen Wert Eins in einen der Eingänge der Torschaltung G 2 einspeisen.

Die in Fig.3 gezeigte Rückkopplungslogik des Übertragungsteils 1 umfaßt die digitale Additiv-Logik 10, den logischen Kreis 9 und das Speicherglied 4. Die Logik 10 umschließt Addiereinheiten Λ1 bis Λ 7 und das Speichergiied 4 Flip-Flop FFl bis FF7. Die »Übertragungsstelle-EIN« CeinI des Addierkreises A 1 ist verbunden mit der »Übertragungsstelle-AUS« Caus2 des Addierwerks 2 usw. Dies bedeutet, falls der Addierkreis Λ 7 eine Eins an den Punkten AX 7 und A Yl aufweist daß die Summe El Null beträgt und eine Eins an den Punkten C_Aus7 und C_Ein6 erzeugt wird. Die nachstehende Tabelle V für den Addierkreis A 6 soll dies beispielsweise veranschaulichen.

Tabelle V

AX 6

AY 6

£6

0
1
0
1
0
1
0
1

0	0
1	0
1	0
0	1
1	0
0	1
0	1
1	1

Der logische Kreis 9 ist in der Verbindungslinie angeordnet, die das kennzeichnende Bit über die Leitung Fvom Ausgang des logischen Subtraktions-Algorithmus-Kreises 5 weiterleitet und umfaßt eine Inverter-ODER-Torschaltung G17. Das Bit der Leitung A wird dem Eingang AX1 des Addierkreises Al zugeführt, das Bit der Leitung B dem Eingang AX6 des Addierkreises 6, das Bit der Leitung C dem Eingang AXS des Addierkreises A 5, das Bit der Leitung D dem Eingang AX4 des Addierkreises A4, das Bit £»3 der Leitung Fdem Eingang 1701 der InverteT-Torschaltung G17 und der umgekehrte Ausgangswert Z? 3 vom Ausgang 171 dem Eingang AX3 des Addierkreises A 3 und dem Eingang AX 2 des Addierkreises A Z Das Bit D3 in der Leitung Fist außerdem noch direkt an den Eingang AXl des Addierkreises Al gekoppelt Dies bedeutet, daß die Torschaltung G17 in einer Anordnung verwendet wird, die ein σ-Bit-Wort beim Ansprechen auf das #i-2)-Bit-Wort des Eingangswertes erzeugt Die Einginge AYX bis Ay7 der Addierkreise A 1 bis A 7 bilden die Rückkopplungsansgänge der Flip-Flop FFl bis FF7 des Speichergfieds. Die Ausgänge der Addierkreise A 2 bis A 7, bezeichnet mit El bis E7, sind direkt nrit den Eingängen 512 bis 517 der Flip-Flop FFl bis FF7 verbanden. Der Ausgang Fl des

Addierkreises Λ1 ist zu dem Eingang 1801 einer Inverter-ODER-Torschaltung G18 geführt, deren Ausgang 181 in Verbindung mit dem Eingang 511 des Flip-Flop FFl steht Durch Umkehrung des weseatlichen kennzeichnenden Bits nach der Addition wird der Prozeß der Addition und Subtraktion mit Addierkreisen nut- mit Hilfe von Komplementen, wie voranstehend schon beschrieben, durchgeführt. Die Rückstell-Eingänge Ri bis R 7 werden durch Impulse, die über die Leitung G eingespeist werden, zurückgestellt Die ι ο Wirkungsweise bzw. Aufgabe des Rückstellimpulses innerhalb des gesamten Systemablaufs wird nachstehend noch näher beschrieben werden.

Die Ausginge Ql bis Q 7 der Flip-Flop-Schaltungen werden mit Hilfe von Leitungen H₁J, KhM N und O zu den Eingingen der Addierkreise Λ1 bis A 7 rückgekoppelt und ebenso zu den Eingängen SYi bis SY7 der Subtraktionseinheiten Sl bis S 7, wie voranstehend schon beschrieben wurde.

In der Praxis kann ein Subtraktionsregister 3 und eine Additiv-Logik 10 mit Hilfe von Logik-Modul-Karten aufgebaut werden, wobei integrierte Sschaltkreise als. Subtraktionseinheiten 51 bis 57 und als Addiereinheiten Λ 1 bis Λ 7 verwendet werdea Derartige Module bekannter Art, wie sie in dem Aufsatz »High-Speed Digital Logic for Satellite Communications« in »Electro-Technology«, April, 1969, Seiten 59-65, beschrieben sind, ermöglichen den Betrieb bei entsprechend

Tabelle VI

hohen Geschwindigkeiten, wie sie für Fernsehaufzeich nungen mit einer Abtastfrequenz von 10 MHz erf order lieh sind.

F i g. 4 zeigt im Detail ein Blockschaltbild für den Tei des Empfängers, der an den Demultiplexer I anschließt Es ist zu erkennen, daß der Schaltkrei identisch zu dem von Fig.3 ist, mit Ausnahme eine zusätzlichen Digital/Analog(D/A)-Konverters und di rekt dem logischen Kreis 9 der Additiv-Logik 10 um dem Speicherglied 4 des Übertragungsteils 1 entsprichi Die entsprechenden Teile des Empfangsteils sind mi Strichen gekennzeichnet, wie beispielsweise G'i (logischer Schaltkreis 12), A'\ bis A'7 (digital Additivlogik 13), G'18 und FPi bis FF'7 (Speicher glied 14).

Als ein Beispiel für die Wirkungsweise werden zwe ExtremfiUe bei dem Durchlaufen des Systems verfolgi Die zwei FiUe sind in der folgenden Tabelle V zusammengestellt:

(1) Alle Werte Null sind in den Speichergliedern 4 um 14 gespeichert, und das analoge Signal mit den maximalen Pegel wird dem Systemeingang zugelei tet

(2) Alle Werte Eins sind in den Speichergliedern 4 um 14 gespeichert, und das Analogsignal mit den niedrigsten Pegel wird dem Systemeingang züge leitet

HaIlI	ZYKLUS 1	Tabelle VI (Fortsetzung)	ZYKLUS 5	Tabelle VI (Fortsetzung)	ZYKLUS 1	ZYKLUS 2	ZYKLUS	ZYKLUS	3	ZYKLUS 4
A/D AUS	1111111	FaIlI	1111111	Fall II	1111111	1111111	1111111		1111111
*FFl-I*	0000000	A/D AUS	0111100	0001111	1011010	0011110		0101101
*Dl-Dl*	1111111	*FFl-I*	1000011	1110000	0100101	1100001		1010010
ALGORITHMUS	I	*Dl-Dl*	I	I	I	I		I
ÜBERTRAGUNG	Hill	ALGORITHMUS	Hill	Hill	Hill	Hill		Hill
*Xl-Xl*	1001111	ÜBERTRAGUNG	1001111	1001111	1001111	1001111		1001111
*El-El*	1001111	*Xl-Xl*	0001011	1011110	0101011	1101101		1111100
*FFl-FFl*	0001111	*El-El*	1001011	0011110	1101001	0101101		0111100
*FFl-FFl '*
ZYKLUS 6		7	ZYKLUS 8	ZYKLUS 9
1111111		1111112	1111111
1001011		1101001	1111000
0110100		0010110	0000111
I		I	II
Hill		Hill	10111
10Ü1111		1001111	1000111
0011010		0111010	0111111
1011010		1111000	1111111

ZYKLUS 2	ZYKLUS	3	ZYKLUS 4

A/D AUS

Dl-Dl

0000000 1111111

•ooooooi

0000000 1101111

•0010001 0000000

1011111

•0100001

0000000

1001111

•0110001

Fortsetzung

Fall II

ZYKLUS 1

ZYKLUS ZYKLUS 3

ZYKLUS 4

ALGORITHMUS IV ÜBERTRAGUNG 00000

Xl-Xl 0110000

El-El 0101111

FFl-FFJ 1101111

00000 0110000 0011111 1011111 IV

00000 0110000 0001111 1001111

IV

00000 0110000 1111111 0111111

Tabelle VI (Fortsetzung)

FaIlII	ZYKLUS 5	ZYKLUS 6	ZYKLUS 7	ZYKLUS 8
A/D AUS	0000000	0000000	0000000	0000000
*FFl-I*	Olillll	0101111	0011111	0001111
*Dl-Dl*	*1000001	*1010001	♦1100001	♦1110001
ALGORITHMUS	IV	IV	rv	III
ÜBERTRAGUNG	00000	00000	00000	00001
*Xl-Xl*	0110000	0110000	0110000	0110001
*El-El*	1101111	1011111	1001111	1000000
*FFl-FFl*	0101111	0011111	0001111	0000000
* OBERLAUF

Da das übertragene Signal der digitalen Rückkopplungsschleife im Übertragungsteil 1 und dem Empfänger 8 zugeleitet wird, sind die in FF1 bis FFl gespeicherten Bits ebenso in FFl bis FF 7 des Empfängers zu einem bestimmten späteren fest vorgegebenen Zeitpunkt vorhanden, welcher von der Verzögerung in dem Kanal 7 und der Systemverzögerung in den verschiedenen Registern abhängt Dadurch ist ein fehlerfreier Übertragungsweg gewährleitstet. Das bedeutet, daß nach 9 Zyklen im Fall I und 8 Zyklen im Fall II der ursprüngliche Eingangswert am Empfänger wieder auftritt Im Fall I mit positiver Richtung ist ein Zyklus mehr erforderlich, da das Maximum an positiven Schritten in einem Zyklus 15 beträgt Der Fall mit der Differenz Null wird von den 16 positiven 5-Bit-Code-Worten miterfaßt Ein vollständiger negativer Durchlauf wird mit nur 8 Zyklen bewerkstelligt, da der maximale negative Zyklus 16 Schritte beträgt. Für einen vorgegebenen Referenzpunkt A_s-1 im mittleren Teil des dynamischen Systembereichs besteht daher eine positive und negative Verfügbarkeit von 31 Schritten oder nominal einem Viertel des gesamten dynamischen Bereichs.

in Fig.5 ist eine weitere Ausführungsform des DPCM-Systems mit nichtlinearer Dynamikregelung (Kompandierung) gezeigt. Fig.5 ähnelt Fig. 1, wobei folgende drei Elemente noch zusätzlich vorgesehen sind:

ein herkömmlicher Digital-Digital-Kompandor 16, der zwischen dem Subtraktions-Algorithmus-Kreis 5 und den digitalen Rückkopplungsschleifen angeordnet ist; ein üblicher Nichtlinear-zu-Linear-Umwandler 17, der in der digitalen Rückkopplungsschleife vor dem logischen Kreis 9 angeordnet ist; und ein zweiter herkömmlicher Nichtlinear-zu-Linear-Umwandler 18, der zwischen dem Demultiplexer 11 und dem loeischen Kreis 12 in dem Empfänger 8 des Systems angeordnet ist Die übrigen Elemente sind ebenso wie in F i g. 1 bezeichnet

Im wesentlichen ist die Wirkungsweise der nichthnearen DPCM-Ausführungsform dieselbe wie die der linearen, wobei jedoch noch weitere Vorteile im Signal-Rausch-Verhältnis (S/N) erzielt werden, da die Charakteristiken des Kompandors 16 derart gewählt sind, daß sehr kleine Schrittgrößen nahe des Bezugspunktes verwendet werden.

Der PCM-Kodierer 2 tastet derart ab, daß Schrittgrößen erhalten werden, die gleich oder kleiner als die kleinste Schrittgröße des gewählten nichtlinearen Codes sind. Es ist eine Vielzahl von nichtlinearen Codes für die Verwendung geeignet, beispielsweise solche, die dem logarithmischen oder quadratischen Gesetz folgen. Der PCM-Kodierer-Ausgangswert ist ein n-Bit-Wort,

5ü welches bei einem praktisch ausführbaren System beispielsweise 9 Bits umfassen könnte. Der Ausgang der Subtraktions-Algorithmuslogik 5 empfängt beispielsweise /1—2 Bits oder 7 Bits. Der Ausgang des Kompandors 16 beträgt dann n—A Bits oder 5 Bits. Für geringe Schrittdifferenzen besitzt der 5-Bit-Code das Auslösungsvermögen des ursprünglichen, digitalen 9-Bit-Kodierersignals, so daß das S/N-Verhältnis für kleine Signaldifferenzen, die bevorzugt bei Fernsehübertragungen verwendet werden, oder anderen Signa-

bo len, die zueinander eine hohe spektrale Korrelation aufweisen, vergrößert wird.

In den Rückkopplungsschleifen des Übertragungsteils 1 und des Empfängerteils 8 verwandelt der Nichtlinearzu-Linear-Umwandler 17 das n-4 Bit-Signal zurück in

b5 ein linear kodiertes n-2 Bit-Signal für die Rekonstruktion des Eingangssignals in derselben Weise wie sie bei der linearen Ausführungsform beschrieben wurde. Die Fie. 6 —18 zeigen die Wirkungsweise eines

bekannten Analog-Fernsehsystems, eines herkömmlichen PCM- und eines DPCM-Systems gemäß der vorliegenden Erfindung. Zur Herstellung dieser Photographien wurde zunächst ein Diapositiv des Gegenstandes angefertigt und das Diapositiv auf Band aufgezeichnet Der Ausgang des Wedergabegerätes für die Bandaufnahme des Diapositivs wurde dann als eine konstante, nicht veränderliche Videoquelle für die Aufzeichnungen mit den zu untersuchenden Systemen herangezogen. Die endgültigen Aufnahmen der Fig.6-18 wurden durch Photographieren des Bildschirms eines herkömmlichen Studiofernsehmonitors erhalten.

Bei dem Bild nach F i g. 6 läuft das Videosignal ohne jede Signalverarbeitung durch einen geradlinigen Analogverstärker zu dem Monitor. Dieses Βϋή wird als Referenzbild für die übrigen F i g. 7—18 verwendet

In den Fig.7-13 wird das Videosignal in einem bekannten PCM-System weiterverarbeitet, das heißt, das Analogsignal läuft durch einen herkömmlichen PCM-Kodierer, um anschließend mit Hilfe eines üblichen PCM-Dekodierers wieder in ein analoges Signal umgewandelt zu werden. Die Bit-Länge der PCM-Code-Worte wurde verändert Die Buchstaben-Zahlenkombinationen »/VI«, »N2« usw. zeigen die normale PCM-Länge und die Bit-Länge an. Demnach bedeutet N2 eine normale Pulscodemodulation mit einem 2-Bit- Wort

In den Fig. 14 —18 wird das Video-Signal in einem DPCM-System gemäß der linearen Ausführungsform der vorliegenden Erfindung weiterverarbeitet Darin bedeutet beispielsweise »Dl« ein DPCM-Wort mit einem Bit

Obwohl noch subjektive Auswertungen in Betracht zu ziehen sind, kann im allgemeinen davon ausgegangen werden, daß die Wiedergabe in Fig. 14 (Dl) mit der von Fig.9 (N3) ohne weiteres vergleichbar ist Das bedeutet daß hier das DPCM-System zumindest einen Vorteil von zwei Bits gegenüber dem PCM-System aufweist

Mit dem Ansteigen der DPCM-Bit-Länge überschreitet die Bildqualität diejenige des normalen PCM-Systems mit zwei zusätzlichen Bits. Beispielsweise ist die Bildqualität nach F i g. 18 (D 5) besser als diejenige nach Fig. 13 (N7). Für einen direkten Vergleich sind die

ίο Fig.7 und 14 in Betracht zu ziehen, die eine

Übertragung mit einem Bit durch ein normales PCM-System und durch ein Differenz-PCM-System

zeigen.

Es ist offensichtlich, daß das erfindungsgemäße

System auf vielerlei Weise variiert werden kann. Beispielsweise ist das System auf keinen Fall nur für die Verwendung mit einem analogen Fernsehbild-Eingang begrenzt Des weiteren kann die Zahl der abgerundeten und übertragenen Bits entsprechend {n-x) gewählt werden, wobei χ = 1,2,3,4 usw. sein kann und nur von der Qualität des gewünschten Empfangssignals abhängt

Bei der linearen Ausführungsform der vorliegenden Erfindung hat es sich beispielsweise herausgestellt, daß

etwa ein Gewinn von 11 db im Rauschabstand im Vergleich zu einem herkömmlichen PCM-System erzielt wird und daß die nichtlineare Ausführungsform zusätzlich zu diesem Gewinn noch ungefähr 3 db liefert Als weiterer Vorteil kommt noch hinzu, daß der ausschließlich digitale Logikbetrieb nur geringe Über tragungsverzögerungen mit sich bringt, wodurch ein Betrieb mit Eingangssigr.alen großer Bandbreite, wie beispielsweise bei Fernsehübertragungen mit voller Bandbreite, möglich ist. Des weiteren werden die den Digitalkreisen innewohnenden Vorteile realisiert indem

J5 beispielsweise die Ungenauigkeiten von analogen Speicherkreisen ausgeschaltet werden.

Hierzu 10 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zur differentiellen Pulscodemodulation, bei dem ein Analogsignal in digitale Codewör- s ter umgewandelt wird, indem das Analogsignal mit einem digital codiert gespeicherten Referenzsignal verglichen und ein digitales Differenzsignal erzeugt wird, das die Differenz zwischen dem digital codiert gespeicherten Referenzsignal und dem Analogsignal ι ο beinhaltet, dadurch gekennzeichnet, daß das Analogsignal in ein für den Vergleich mit dem digital codierten Referenzsignal bestimmtes Digitalsignal umgewandelt wird, daß das durch den Vergleich erzeugte Differenzsignal in ein weiteres Ausgangs-Differenzsignal umgewandelt wird, das die gleiche Information beinhaltet wie das erste Differenzsignal und in bezug auf vorgegebene Werte codiert wird und daß das digital codierte Referenzsignal in Abhängigkeit von der Zuordnung des Ausgangs-Differenzsignals zu den vorgegebenen Werten als Schätzwert für das Digitalsignal geändert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Analogsignal zuerst in ein digitales Codewort mit η bit Länge umgewandelt wird, und daß der Vergleichsschritt die Subtraktion des digitalen Codeworts von dem als digitales Codewort gespeicherten Referenzsignal umfaßt und ein digitales Differenz-Codewort von η bit Länge ergibt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein erstes digitales Differenz-Codewort von η —χ bit Länge, das einen vorgegebenen Wert beinhaltet, erzeugt wird, wenn die durch Subtraktion erhaltene Differenz positiv und größer r> als der vorgegebene Wert ist, daß ein zweites digitales Differenz-Codewort von n—x bit Länge, das einen vorgegebenen Wert beinhaltet, erzeugt wird, wenn die durch die Subtraktion erhaltene Differenz negativ und größer als der vorgegebene w Wert ist und daß ein drittes, digitales Differenz-Codewort von n—x bit Länge, das die tatsächliche Differenz beinhaltet, erzeugt wird, wenn die durch die Subtraktion erhaltene Differenz eine Größe hat, die kleiner als der vorgegebene Wert ist, wobei χ die ί^γ> Zahl der bit mit dem höchsten Stellenwert ist, die von dem digitalen Differenz-Codewort von η bit abgerundet sind.

4. Verfahren nach Anspruch 1 oder einem der vorhergehenden Ansprüche, dadurch gekennzeich- so net, daß der Verfahrensschritt der Änderung des digital codierten Referenzsignals sowohl die Subtraktion des Differenzsignals von dem gespeicherten Referenzsignal, wenn die Differenz negativ ist, als auch die anschließende Speicherung des Ergebnisses ^r>"> der Subtraktion als neues Referenzsignal umfaßt, oder daß die Änderung des Referenzsignals in der Addition des Differenzsignals zu dem gespeicherten Referenzsignal besteht, wenn das Differcnzsignal positiv ist, sowie in der anschließenden Speicherung w> des Ergebnisses der Addition als neues Referenzsignal.

5. Verfahren nach Anspruch 1 oder einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Analogsignal in aufeinanderfolgende ·>■> Gruppen von Digital-Codes verschlüsselt wird.

6. Verfahren nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß in einem Empfangerteil (8) das weitere Differenzsignal in das erste Differenzsignal umgewandelt wird und daß die Umwandlung eine Speicherung eines digitalen Referenzsignals, einen digitalen Vergleich des Referenzsignals mit dem ersten digitalen Differenzsignal, die Erzeugung eines digitalen Ausgangssignals, das die Summe aus dem zu vergleichenden Differenzsignal und dem gespeicherten Referenzsignal darstellt, und die Änderung des gespeicherten Referenzsignals durch das erzeugte aufsummierte Ausgangssignal umfaßt

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das aufsummierte Ausgangssignal in ein Analogsignal entschlüsselt wird.

8. Anordnung zur Durchführung des Verfahrens nach Anspruch 1 oder einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Speicherglied (4) für die Speicherung des digital codierten Referenzsignals und ein Subtraktionsregister (3) sowie eine Subtraktionseinheit (5) vorgesehen sind, die auf einen digitalen Eingangscode und auf das digitale Referenzsignal durch Erzeugung des Differenzsignals ansprechen, das die Differenz zwischen dem digitalen Eingangscode und dem gespeicherten Referenzsignal darstellt, daß ferner ein logischer Kreis (9) und eine Additiv-Logik (10) vorhanden sind, die auf das Differenzsignal ansprechen ur-d das im Speicherglied (4) enthaltene Referenzsignal um einen Betrag ändern, der dem Differenzsignal entspricht.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das Subtraktionsregister (3) für das Differenzsignal Subtraktionseinheiten (51 bis S 7) für die Subtraktion des Referenzsignals vom digitalen Eingangscode und für die Erzeugung eines Differenzsignals der Bitlänge η aufweist.

10. Vorrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Subtraktionseinheit (5) Glieder (G 1 bis G16) enthält, mit denen ein erster, vorgegebener Code der Bit-Länge n-x erzeugbar ist, wenn das von den Subtraktionseinheiten (5 1 bis 57) erhaltene Differenzsignal positiv und größer als der vorgegebene Wert ist, daß mit den Gliedern (G 1 bis G16) des weiteren ein zweiter vorgegebener Code der Bit-Länge n—x erzeugbar ist, wenn das von den Subtraktionseinheiten (S 1 bis 5 7) erhaltene Differenzsignal negativ und größer als ein vorgegebener Wert ist, und daß mit den Gliedern (G 1 bis G16) ein Code mit der Bit-Länge η —χ erzeugbar ist, der das Differenzsignal der Bit-Länge η darstellt, wenn das Differenzsigna! kleiner als ein vorgegebener Wert ist.

11. Vorrichtung nach Anspruch 6 oder einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die Additiv-Logik (10) Einheiten (A 1 bis A 7) enthält, mit denen das Differenzsipnal vom gespeicherten Referenzsignal subtrahiert wird, wenn die Differenz negativ ist, und das Differenzsignal zum gespeicherten Referenzsignal addiert wird, wenn die Differenz positiv ist, und daß das Ergebnis als neues Referenzsignal Speichern (FFl bis FF7) eingebbar ist.

12. Vorrichtung nach Anspruch 8 oder einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, diß im Empfängerteil (8) in gleicher Weise wie im Transmitter (1) ein logischer Kreis (12) angeordnet ist, durch den das digitale Differenzsignal umwandelbar ist, daß Speicherglieder (14) für einen digitalen

Referenzcode vorhanden sind, und daß Einheiten (13) für das digitale Vergleichen des gespeicherten Referenzcodes mit dem Differenzsignal und zur Erzeugung eines Ausgangssignals, gebildet aus der Summe des zu vergleichenden Differenzsignals und des Referenzcodes, sowie Einheiten vorhanden sind, die für die Änderung des gespeicherten Referenzcodes durch das erzeugte Digitalsignal bestimmt sind.

13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß ein Pulscodemodulations-Decoder (15) für die Umwandlung des summierten Digitalsignals in ein Analogsignal vorgesehen ist