DE2124754A1

DE2124754A1 - Verfahren und Vorrichtung zur digitalen Differenz-Pulscodemodulation

Info

Publication number: DE2124754A1
Application number: DE19712124754
Authority: DE
Inventors: Ova Gene Germantown Md.; Kaul Pradman Washington D.C; Gabbard (V.St.A.)
Original assignee: Comsat Corp
Current assignee: Comsat Corp
Priority date: 1970-05-20
Filing date: 1971-05-19
Publication date: 1971-12-02
Also published as: US3707680A; GB1327667A; FR2090171A1; CA962775A; DE2124754C3; DE2124754B2; NL7106939A; FR2090171B1; JPS56119354U

Description

PATENTANWALT DIPL-INQ. JOACHIM STRASSE

64S HANAU · RÖMERSTR. 19 · POSTFACH 7»J · TEL.IM03 · TELEGRAMME: HANAUPATENT · TELEXj 41M7Mpat

Communications Satellite Hanau, 18. Mai 1971

Corporation _Zo/Me "_ _1Q

Washington, U. S. A.

Verfahren und Vorrichtung zur digitalen
Differenz-Pulscodemodulation

Die vorliegende Erfindung betrifft ein Verfahren sowie eine
Vorrichtung für die Durchführung dieses Verfahrens zur Umwandlung eines ersten Signals, welches aufeinanderfolgende Gruppen von kennzeichnenden Digitalcodes umfaßt, in ein zweites Digitalsignal, welches die gleiche Information darstellt. Ganz allgemein bezieht sich die Erfindung auf eine Reduktionstechnik der Bandbreite in einem Nachrichten-Übertragungssystem unter Anwendung der Differentialschlüsselung und insbesondere auf ein System, welches eine Differenz-Pulscodemodulation (DPCM) verwendet und eine vollständig digitale Rückkopplungsechleife für die Erzeugung und den Empfang der DPCH-Signale aufweist.

Ein DPCM-System unterscheidet sich von der Standard-Pulscodemodulation (PCM) darin, daß anstelle der Übertragung des absoluten Wertes eines Eingangssignals das DPCM-System die Differenz zwischen dem vorgegebenen Sample des Eingangssignals und einem geschätzten Wert des vorliegenden Eingangssignals überträgt.

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Der geschätzte Abfragewert (Sample) wird aufgrund eines vorangegangenen Abfragewertes oder mehrererer-werte bestimmt. Ein DPCM-System wird besonders dann vorteilhafterweise eingesetzt, wenn das Eingangssignal sehr stark korreliert ist, d. h., daß ■ die Wahrscheinlichkeit für eine größere Differenz zwischen den Amplituden aufeinanderfolgender Abfragewerte sehr gering ist. Ein Beispiel für ein derartiges Signal ist ein Fernsehsignal, bei dem die Amplitudendifferenz zwischen aufeinanderfolgenden Samples oder benachbarter Abtastpunkte entlang der Abtastzeile weniger als 10 % des gesamten dynamischen Bereichs der Amplitude Ψ des Signals beträgt. Dadurch daß die gesamte Leistung des Systems zum Verschlüsseln der Differenz zwischen aufeinanderfolgenden Samples anstelle für den gesamten Bereich des Eingangssignals verwendet wird, erfolgt eine Vergrößerung des Signals gegenüber dem Quantisierungsgeräusch des Systems, da schmälere Schritte verwendet v/erden können.

Bei einem bekannten DPCM-System ist ein Kommando- oder Voraussagegerät für die Samples vorgesehen, welches nicht die vorangegangenen Samples für die Schätzwerte verwendet, sondern eine vorgegebene lineare Approximation. Ein Nachteil eines derartigen Systems besteht darin, daß das System nicht selbstkorriglerend arbeitet, während beispielsweise in einem DPCM-System mit einer Rückkopplung ein Fehler in den nächsten Zyklen korrigiert wird. Bei Verwendung einer Rückkopplungsschleife werden die übertragenen Differenzsignale gleichfalls in das System zurückgekoppelt und dazu verwendet, das vorhergehende Eingangssample zu rekonstruieren. Das rekonstruierte Sample wird dann mit dem nächsten Eingangssample verglichen, um ein Differenzsignal zu erzeugen, welches wiederum rückgekoppelt wird, um das vorhergehende Eingangssample wieder herzustellen. Sollte dabei ein Eingangssignal erzeugt werden, das größer als zulässig ist, so wird das erzeugte Differenzaignal gleichfalls größer sein als es sollte, wobei es jedoch dazu verwendet wird, um das größere Eingangssample wieder herzustellen und dieses mit dem nächsten

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Eingangssample zu vergleichen. Auf diese Weise arbeitet ein System mit Rückkopplungsschleifen selbstkorrigierend, und Fehler, die bei dem bekannten System kommulativ wirken, werden vermieden.

Bei einem weiteren bekannten DPCM-System wird eine auf den vorangegangenen Samples basierende Voraussage angewandt, bei der jedoch die Rückkopplungsschleife den PCM-Kodierer und PCM-Dekodierer ebenso wie weitere Analogkomponenten einschließt. Sobald eine Abfragefrequenz von 10 MHz erforderlich ist, wie beispielsweise die Abfragefrequenz für ein Fernsehsignal mit einer Bandbreite von 4,5 MHz, muß die gesamte Ausbreitungsverzögerung der Schleife geringer als 100 Nanosekunden sein. Dieser Wert ist mit dieser bekannten Vorrichtung nicht zu erreichen, wenn sowohl der Kodierer als auch der Dekodierer in der Schleife angeordnet sind. Ein weiteres Problem ergibt sich mit der Analogspeicherung, welche durch das Sample und den Haltekreis in dieser Vorrichtung auftritt. Da niemals zwei Digital-Analog-Konverter (D/A) genau gleich sind und außerdem ein analoges Gedächtnis vorhanden ist, führen die Unterschiede zwischen den Kodierer- und Dekodierer-Konvertern zu einer Fehlerakkumulation.

Es ist die Aufgabe der vorliegenden Erfindung, diese Nachteile und Schwierigkeiten zu vermeiden und ein Verfahren sowie eine Vorrichtung zur Durchführung dieses Verfahrens zu schaffen, die mit einer Abfragefrequenz von 10 MHz und mehr arbeitet.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gelöst, bei dem ein Referenz-Digitalcode gespeichert, digital eine Codegruppe des ersten Signals mit dem gespeicherten Referenz-Digitalcode verglichen, ein digitales Ausgangs-Differenzsignal erzeugt wird, welches die Differenz zwischen der zu vergleichenden Codegruppe des ersten Signals und dem Referenzcode wiedergibt, wobei das digitale Referenzsignal das zweite Signal darstellt und der Referenz-Digitalcode durch das erzeugte digitale Differenzsignal geändert wird.

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Für die Durchführung des Verfahrens ist erfindungsgemäß eine Vorrichtung vorgesehen, bei der ein Speicherglied für die Speicherung eines digitalen Referenzsignals, ein Element, welches auf einen digitalen Eingangscode und auf das gespeicherte digitale Referenzsignal zur Erzeugung eines digitalen Differenzsignals anspricht, das die Differenz zwischen dem digitalen Eingangscode und dem gespeicherten Digitalsignal darstellt, und eine Einheit vorgesehen ist, welche auf das digitale Differenzsignal anspricht, um das durch das Speicherglied gespeicherte digitale Referenzsignal um einen Betrag zu verändern, der dem digitalen Differenzsignal entspricht.

Bei dem bevorzugten Differenz-PCM-System hoher Geschwindigkeit wird ein analoges Eingangssignal durch einen Standard-PCM-Kodierer in n-Bit-V7orte verschlüsselt. Die verschlüsselten n-Bit-Wortausgänge werden dann einem DPCM-System zugeführt, in welchem die n-Bit-Worte zu n-2-Bit-Worten abgerundet werden, die anschließend über ein vollständig digitales Schleifensystem rückgekoppelt und über einen Digitalkanal zu dem Empfangssystem übertragen werden, in welchem die n-2-Bit-Worte in n-Bit-Worte zurückverwandelt werden für die Entschlüsselung in eineanaloge Darstellung des ursprünglich analogen Eingangssignals. Im Ubertragungsteil der Vorrichtung wird das Eingangssignal mit dem n-Bit-Wort zuerst einem digitalen Subtraktionsregister zugeführt, in welchem der Schätzwert des Samples von dem einzelnen Eingangssainple subtrahiert wird, um ein Differenzsignal der Bit-Länge η zu erzeugen. Das Differenzsignal wird anschließend in einem logischen Subtraktions-Algorithmuskreis verarbeitet, um ein n-2-Bit-lange3 Ausgangswort für die übertragung zu erhalten. Der Ausgangswert durchläuft gleichzeitig auch eine vollständige digitale Rückkopplungsschleife, die vorherbestimmte Werte der einzelnen Sample-Eingänge für die Weiterleitung an das digitale Subtraktionsregister erzeugt. Der Empfangsteil des Systems empfängt die n-2-Bit-Worte und verarbeitet sie in einer digitalen Schleifenanordnung, um die ursprünglichen n-Bit-Wort-

- 5 1 09849/1735

Samples für die Verwertung durch einen PCM-Dekodierer wieder herzustellen. In diesem Zusammenhang ist festzustellen, daß die vollständige digitale Rückkopplungsschleife des erfindungsgemäßen Systems das Problem der Ausbreitungsverzögerung löst. Die gesamte Schleife ist digital, und weder der Kodierer noch der Dekodierer ist in den Schleifen angeordnet. Deswegen kann auch die Verzögerung der Ausbreitung in den Schleifen sehr leicht unter 1OO Nanosekunden gedrückt werden, da jede Schleife nur digitale Schnell-Schaltkreise enthält. Zusätzlich kommt der Vorteil hinzu, daß sowohl lineare als auch nicht-lineare Quantisierung, d. h., Einordnung der am Meßpunkt vorhandenen Amplitude in die nächstliegende Amplitudenstufe zur Anwendung kommt und somit auch Ausführungsformen umfaßt werden, die beide Annäherungen benutzen.

Die Erfindung wird anhand der in den Zeichnungen gezeigten Ausführungsbeispiele näher erläutert.

Es zeigen:

Fig. 1 ein Blockschaltbild einer linearen Ausführungsform des DPCH-Systems,

Fig. 2 in einem Blockschaltbild im Detail einen Bauteil des Ubertragungsteils des Systems nach Fig. 1,

Fig. 3 in einem Blockschaltbild im Detail einen weiteren Bauteil des Ubertragungsteils des Systems nach Fig. 1,

Fig. 4 in einem Blockschaltbild im Detail den Empfängerteil des Systems nach Fig. 1,

Fig. 5 ein Blockschaltbild einer nicht-linearen Ausführungsform des DPCM-Systems,

Fig. 6 ein Fernsehbild, welches durch ein Analogsystem ohne Signalverarbeitung empfangen v/urde,

— 6 —

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212 4 7

Fig. 7 ^Fernsehbilder, welche von einem herkömmlichen PCM-System mit unterschiedlichen Bit-Längen erzeugt werden und

Fig. 14 Fernsehbilder/ welche in einem linearen DPCM-System mit unterschiedlichen Bit-Längen gemäß der vorliegenden Erfindung erzeugt v/erden.

Fig. 1 zeigt ein Blockschaltbild einer Ausführungsform des erfindungsgemäßen Digital-DPCM-Systems, in welchem ein analoges ^ Eingangssignal im Ubertragungsteil 1 des Systems einem herkömmliehen PCM-Kodierer 2 zugeleitet wird, der ein Wort der Bit-Länge η als Ausgangssignal für jeden analogen Abfragewert oder jedes Samples erzeugt. Der Kodierer-Ausgang wird einem Digital-Subtraktions-Register 3 eingespeist, welches außerdem ein I7ort der Bit-Länge η von einem Speicherragister 4 empfängt. Wie nachstehend noch beschrieben werden v/ird, ist das von dem Speicherregister 4 empfangene Wort ein Schätzwert des Abfragewertes, v/elcher von dem Kodierer 2 dem digitalen Subtraktionsregister 3 zugeleitet wird. Diese Abschätzung basiert auf vorhergehende, übertragene Abfragewerte. Es ist ersichtlich, daß der geschätzte Abfragewert gleich oder nicht gleich dem tatsächlichen Abfragewert sein kann, was davon abhängt, wie groß der Teil des dynamischen Bereichs ist, der zwischen aufeinanderfolgenden Eingangs-Abfragewerton übersprungen wird. Der Ausgang des digitalen Subtraktionsregisters 3 wird einem logischen Subtraktions-Algorithmus-Kreis 5 zugeführt. In Abhängigkeit von der gewünschten Wiedergabegüte des rekonstruierten Signals am Empfängerausgang des Systems kann der Algorithmus derart gewählt werden, daß ein, zwei, drei oder auch mehr Bits eines Signals der Bit-Länge η von der Subtraktionseinheit 3 abgerundet werden. Beispielsweise kann für einen algorithmischen logischen Ausgang von n-2 Bits der dynamische Bereich des Eingangssignals auf ein Viertel zusammengepreßt werden. Das heißt, es ist nur erforderlich, -τ Pegel oder Stufen, wobei N «= 2ⁿ ist, zu übertragen. Der logische Subtraktions-Algorithmus-Kreis 5 arbeitet unter folgenden Bedingungen: - 7 -

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1. Der Ausgang ist streng binär kodiert.

TI

2. Ist A_ größer als A , bei mehr als -jj Stufen, wobei A

der gemessene Abfragewert und A , der geschätzte Wert des gemessenen Abfragewertes ist/ dann werden alle Werte 1 übertragen.

3. Ist A , größer als A_g bei mehr als ^ Stufen, dann werden alle Werte 0 übertragen.

Der Ausgang mit der Bit-Länge n-2 der Subtraktions-Algorithmus-Logik 5 gelangt zu einem herkömmlichen Mehrfachkoppler oder Multiplexer 6 für die übertragung über einen Kanal 7 zu dem Empfängerteil 3 des Systems. Der Kanal 7 kann jede Art von Nachrichtenverbindung mit einer Bandbreite und einem Rauschfaktor sein, die mit den Anforderungen für den Signalausgang des Multiplexers 6 verträglich sind. Beispielsweise kann der Kanal 7 aus einer Kabelverbindung, einer Mikrowellenverbindung oder einer Erdstation-Satellit-Erdstation-Verbindung bestehen. Der Multiplexer 6 empfängt des weiteren einen Rückstellimpuls G, welcher nachstehend noch näher beschrieben werden wird. Abhängig von der Art der vorgesehenen Nachrichten-Verbindungen kann der Multiplexer 6 auch noch andere Eingangswerte empfangen. So können beispielsweise bei einer Fernsehübertragung die Sprachinformation, die Dunkelsteuerung und die Bildsynchronisierung übertragen werden. Im Falle einer Fernsehübertragung kann angenommen werden, daß das analoge Video-Signal ohne jede Dunkelsteuerung oder Synchronisierungsinformation dem Eingang des DPCM-Systems zugeleitet wird.

Der Ausgang der Logik 5 wird an eine vollständig digitale Rückkopplungsschleife weitergegeben, die einen logischen Kreis 9 umfaßt, der das n-2-Bit-Wort in ein n-Bit-Wort umwandelt. Derartige Umwandlungen v/erden mit Bezug auf Fig. 3 nachstehend noch

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näher beschrieben werden. Der Ausgang der n-Bit-Logik 9 wird einer digitalen Additiv-Logik 10 zugeleitet, der des weiteren ein n-Bit-Ausgang von dem Speicherregister 4 einer zweiten Rückkopplungsschleifenanordnung über die Leitung 16 eingespeist wird. Die Wirkungsweise des UbertragungstGils 1 wird noch näher bei der Erläuterung der nachfolgenden Figuren beschrieben v/erden.

Im Empfängerteil 8 liefert der Mehrfach-Entkoppler oder Demultiplexer 11 einen n-2-Bit-Ausgang an den logischen Kreis 12. Die Logik 12, die digitale Additiv-Logik 13 und das Speicherregister 14 arbeiten in der gleichen V7eise wie die Logik 9 und 10 bzw. das Register 4 des Übertragers 1. Das Speicherregister 14 liefert einen n-Bit-Ausgang an den PCM-Decoder 15, welcher ein analoges Ausgangssignal erzeugt, das eine Wiedergabe des analogen Eingangssignals des Transmitters I darstellt.

In Fig. 2 ist ein Teil des Transmitters I im Detail gezeigt. Beispielsweise kann der PCM-Kodierer 2 ein Analog/Digital (A/D) Konverter mit einem 7-Bit-Parallelausgang mit den Leitungen 1Ol bis 1O7 sein. Die Leitung 101 überträgt das am meisten kennzeichnende Bit, nämlich das Bit 1. Der PCM-Kodierer 2 verschlüsselt einen Befehl eines Dekadenzählers 16, der durch eine Tastpuls-Einheit 17 gesteuert wird, welche eine Frequenz aufweist, die in Abhängigkeit von der Art des analogen Eingangssignals gewählt wird. Bei der Zählung 0 befiehlt der Dekadenzähler 16 dem PCM-Kodierer abzufragen; bei der Zählung 3 wird ein Impuls in die Leitung G eingespeist, der dazu verwendet wird, neue Werte in die Speicherregister einzulösen. Der Analog/Digital-Konverter 2 liefert Ausgangs-Bits 1 bis 7 an die Leitungen 101 bis 107, welche dann auf die Eingänge SXl bis SX7 von digitalen Subtraktions-Einheiten Sl bis S7 gegeben werden, die Bestandteile des digitalen Subtraktionsregisters 3 sind.

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.₉ . 212A75A

Ein zweiter Satz von Eingängen SYl bis SY7 ist für die Leitungen II, J, K, L, H, N und O vorgesehen, die von dem digitalen Rückkopplungskreis, der nachstehend noch näher beschrieben werden wird,, zu dem Subtraktionseinheiten Sl bis S7 führen, die Differenzausgangswerte Dl bis D7 und "NICHT" Differenzausgangswerte Dl bis D3 liefern. Von jedem Subtraktor ist der B_,_TN-Ausgang mit dem B_AUg-Elngang dos nächst höher numerierten Subtraktors verbunden, das heißt, Bj_21n ³- von Sl ist verbunden mit B_AUs² von S2, usw. Wie noch nachstehend beschrieben werden wird, sind "*■ ^un(^ ^eaus^ ^m^"^t weiteren Kreisen verbunden.'Ein Signal an

zeigt einen "Überlauf"-Zustand an, das heißt, die Registerkapazität ist überschritten worden. Die folgende Tabelle I veranschaulicht die Wirkungsweise des Subtraktors Sl, der stellvertretend für die Wirkungsweise aller Subtraktoren anzusehen istt

Tabelle I:

IN¹	SXl	SYl	Dl	Dl	³AUS¹	¹³AUS¹
O	O	O	0	1	O	1
0	O	1	0	1	1	0
O	1	O	1	0	0	1
0	1	1	0	1	O	1
1	O	0	1	0	1	O
1	0	1	0	1	1	0
1	1	0	O	1	0	1
1	1	1	O	1	1	O

Die Eingänge an SXl und SX7 stellen A . das vorhandene Sample, dar, und die Eingänge SYl bis SY2 bilden A_3-1, das vorherge- eagte, vorliegende Sample, welches von der Hückkopplungsschleife empfangen wird. Beispielsweise sei A_e ■ 0000000 und A_ , * 0010110. Der Differensausgang an Dl bis D7 ist dann 1101010 mit einem überlauf, da A₈^₁ größer ala A_g ist. Die Zahl 1101010.ist der beiden Komplement zu OOlOllO und stellt eine gangbare Dar stellung von negativen Zahlen dar, da die Addition ohne Rück-

- 10 109849/1735

sieht auf das Vorzeichen der hinzugefügten oder addierten Zahlen durchgeführt und die Summe sowohl in bezug auf die Höhe als auch auf das Vorzeichen korrigiert wird. Eine Erläuterung dieser Eigenschaft von Binärzahlen ist in "Logical Design of Digital Computers" von Montgomery Phlster, Jr., John Wiley ft Sons, Inc., New York (1958), Seiten 278-295 zu finden. Es ist ersichtlich, daß die digitalen Additivlogiken 10 und 13 von dieser Eigenschaft Gebrauch machen, um die Addition und Subtraktion nur durch die Benutzung von Additionseinheiten durchzuführen.

Die Ausgänge der "Subtraktoren Sl bis S7 werden dem logischen Subtraktionsalgorithmus-Kreis 5 zugeführt, der ODER-Schaltungen Gl bis G16 umfaßt. Ein Kreis an einem Torschaltungsausgang zeigt einen "NICHT"-Ausgang an. Dies bedeutet, daß beispielsweise die Tabelle II für G3 folgendermaßen aussieht:

Tabelle II

Leitung 302 Leitung 301 Leitung 31 Leitung 32

0 0 O . 1

0 110

1 110 1 0 1 0

Der B_nTTOl-Ausgang des Subtraktors Sl wird dem Eingang 111 der Torschaltung Gl zugeführt und ebenso dem Eingang 401 der Torschaltung G4. Der B.ygl-Wert des Subtraktors Sl wird dem Eingang

201 der Torschaltung G2 und dem Eingang 502 der Torschaltung Ö5 zugeführt. Der Dl-Ausgang des Subtraktors Sl wird dem Eingang

202 der Torschaltung G2 zugeleitet. Der Dl-Ausgang des Subtraktors Sl gelangt an den Eingang 112 der Torschaltung Gl. Der D2-Ausgang des Subtraktors S2 wird dem Eingang 203 der Torschaltung G2 und der D2-Ausgang dem Eingang 113 der Torschaltung Gl zugeführt. Der D3-Ausgang des Subtraktors S3 gelangt an den Eingang 204 der Torschaltung G2. Der Ausgang D3 des Subtraktors S3 ist

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zu dem Eingang 602 der Torschaltung G6 und zu dem Eingang 114 der Torschaltung Gl geführt. Die Ausgangsleitung 11 der Torschaltung Gl ist mit dem Eingang 301 der Torschaltung G3 und die Ausgangsleitung 21 der Torschaltung G2 ist mit dem Eingang 302 der Torschaltung G3 verbunden. Die Ausgangsleitung 32 der Torschaltung G3 steht in Verbindung mit dem Eingang 601 der Torschaltung G6 und die Ausgangsleitung 31 der Torschaltung G3 mit dem Eingang 402 der Torschaltung G4 und dem Eingang 501 der Torschaltung G5. Die Ausgangsleitung 41 von G4 führt zu dem Eingang 701 der Torschaltung G7 und zu dem Eingang 801 der Torschaltung G8, zu dem Eingang 901 der Torschaltung G9, zu dem Eingang 1001 der Torschaltung GlO und zu dem Eingang 1101 der Torschaltung GIl. Die Ausgangsleitung 51 der Torschaltung G5 verbindet G5 mit dem Eingang 1201 der Torschaltung G12, mit dem Eingang 1301 der Torschaltung G13, mit dem Eingang 1401 der Torschaltung G14, mit dem Eingang 1501 der Torschaltung G15 und mit dem Eingang 1601 der Torschaltung G16. Die Ausgangsleitung 61 der Torschaltung G6 führt zu dem Eingang 702 der Torschaltung G7 und die Ausgangsleitung 71 der Torschaltung G7 zu dem Eingang 1202 der Torschaltung G12. Der Ausgang 81 der Torschaltung G8 steht in Verbindung mit dem Eingang 1302 der Torschaltung G13, der Ausgang 91 der. Torschaltung G9 mit dem Eingang 1402 der Torschaltung G14, der Ausgang 1Ol der Torschaltung GlO mit dem Eingang 15O2 der Torschaltung G15 und der Ausgang 1111 der Torschaltung GIl mit dem Eingang 16O2 der Torschaltung G16. Die Ausgänge 121, 131, 141, 151 und 161 der Torschaltungen G12_f G13, G14, G15 und G16 führen zu dem logischen Schaltkreis 9 und der digitalen Additivlogik 10, wie in Fig. 3 im Detail gezeigt ist. Die Ausgänge der Torschaltungen G12 bis G16 bilden den gemeinsamen Ausgang des Transmitterteiles, welcher dem Multiplexer 6 zur übertragung über den Kanal 7 zu dem Empfangsteil 8 des Systems zugeleitet wird. Um die voranstehend angeführte Bedingung für den zu übertragenden Code zu erfüllen, arbeitet der logische Subtraktionsalgorithmuskreis 5 für vier unterschiedliche Ausgangszustände der Subtraktoren Sl bis S7 wie folgt:

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1. Es tritt kein überlauf auf, und Dl, D2 und D3 sind jeweils ungleich Null, so übertragen D3 bis D7 den Wert Eins. Das ist dann der Fall, wenn A größer als A₁ innerhalb von 15 oder mehr Schritten ist.

2. Es tritt kein überlauf auf, und Dl, D2 und D3 weisen jeweils den Wert Null auf, so überträgt D3 den Wert Eins und D4, D5, D6 und D7 die Werte, die sie gerade gespeichert haben. Das ist dann der Fall, wenn A größer oder gleich A₁ während weniger als fünfzehn Schritte ist.

3. Es tritt ein überlauf auf, und Dl, D2, D3 weisen alle den Wert Eins auf, dann überträgt D3 den Wert Null und D4 bis D7 die gespeicherten Werte. Das ist dann der Fall, wenn A_o ,

S"" X

größer oder gleich A während weniger als sechzehn Schritte

ist.

4. Es tritt ein überlauf auf, und Dl, D2 und D3 sind alle ungleich Eins, dann übertragen D3 bis D7 alle den Wert Null. Das ist dann der Fall, wenn A , größer als A während sechzehn oder mehr Schritten ist.

Dies bedeutet, daß für einen vorgegebenen Referenzpunkt das System einen dynamischen Bereich von 15 positiven oder 16 negativen Schritten aufweist oder einen Gesamtbereich von 32 Schritten, wenn die Null mitgezählt wird, was einem Viertel des gesamten dynamischen Bereiches von 128 Schritten entspricht. Die folgende Tabelle III zeigt die fünfziffrigen Übertragungssignale für verschiedene positive und negative Schritte in Nähe eines vorgegebenen Referenzpunktes. Es ist selbstverständlich, daß für den Fall, daß das System mit dem niedrigsten möglichen Schritt oder mit dem höchstmöglichen Schritt beginnt, zumindest acht oder mehr übertragungszyklen erforderlich sind, damit das System den gesamten dynamischen Bereich durchläuft:

- 13 -

10.9 8-49/ 1 73 5

Tabelle III

(a) Schrittdifferenz (b) Ubertragungr.code

15 11111

14 11110

13 11101

12 11100

11 11011

10 11010

9 11001

8 11000

7 10111

6 10110

5 10101

4 IOIOO

3 10011

2 10010

1 10001

O 10000

-1 01111

-2 oiiio

-3 OHOl

-4 01100

-5 01011

-6 01010

-7 01001

-8 01000

-9 00111

-10 00110

-11 00101

-12 00100

-13 00011

-14 00010

-15 00001

-16 00000

- 14 109849/1735

In Tabelle III bedeutet die Spalte (a) die Differenz der Schritte zwischen A und A ,, die Spalte (b) den Ubertragungs-

S S "** -L·

Es ist ersichtlich, daß bei der Wahl eines vierziffrigen Codes anstelle eines fünfziffrigen für die Übertragung ein ähnlicher Code zu dem der Tabelle III für einen Bereich von 7 positiven und 8 negativen Schritten gev/ählt werden kann.

Die gleichen Prinzipien gelten selbstverständlich auch beim Abrunden eines O-Bit-Wortes für die Übertragung eines 6-Bit-Samples, usw. Die folgenden Beispiele zeigen die Wirkungsweise des Subtraktionsalgorithmuskreises 5 für vier Fälle des Algorithmus:

Tabelle IV:

II III IV

B^AÜS1	Ό 1	0 1	1 0	1 0
⁰AUS¹	0	0	1	1
Dl	1	1	0	0
Dl	0	0	1	1
D2	1	1	0	0
D2	1	0	1	0
D3	0	1	0	1
D3	d4	d4	d4	d4
D4	d5	d5	d5	d5
D5	d6	d6	d6	d6
D6	d7	d7	d7	d7
D7	0	0	1	1
111	0	0	1	1
112	0	0	1	1
113	1	0	1	0
114	0	1	0	0
11	1	. 1	0	O
201	1	1	0	0
202	1	1	0	0
203	0	1	0	1
204	Q	0	1	0
21	0	1	0	0
301	0	0	1	0
302

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II III IV

31 32

401

402

501

502

601

602

7Ol

702

301

802

81 901

902

1001 1002 1Ol 1101 1102 1111 1201 1202 ^χ121 13Ol 1302 ^X131 1401

1402 ^χ141

1501 „1502 ^X151

1601

1602 ^X161

O	1	1	O
1	O	O	1
O	O	1	1
O	1	1	O
1	O	O	O
O	1	1	O
1	1	O	O
O	O	O	1
1	O	O	1
1	O	1	O
O	1	O	O
1	O	O	O
O	1	O	O
O	O	1	1
1	O	O	O
d4	d4	d4	d4
O	dl	dl	dl
1	O	O	O
d5	d5	d5	d5
O	d5	d5	<35
1	O	O	O
d6	d6	d6	d6
O	d6	dl	ar
1	O	O	O
d7	d7	d7	d7
O	d7	d7	d'7
O	O	O	1
O	O	1	1
1	1	O	O
O	O	O	1
O	d4	d4	d4
1	d4	d4	O
O	O	O	1
O	d5	d5	d5
1	d5	d5	O
O	O	O	1
O	d6	d6	d6
1	d6	d6	O
O	O	O	JL^
O	d7	d7	d7
1	d7	d7	O

Die mit dem Zeichen χ versehenen Leitungen zeigen übertragene Ausgangswarte an, von denen 121 das kennzeichnende Bit darstellt. In der obigen Tabelle IV ist für den Fall I angenommen, daß Dl und D2 gleich Null sind und D3 gleich Eins. Es ist er-

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sichtlich, daß es keine Rolle spielt, ob ein Wert oder alle Werte von Dl, D2 und D3 gleich Eins sind, da nur einer von ihnen genügt, um die Ausgänge der Torschaltungen Gl und G2 gleich Null zu setzen, wodurch der Ausgang 32 der Torschaltung G3 gleich Eins wird, so daß der Wert Eins an den Eingang 601 der Torschaltung G6 geleitet wird, deren Ausgang dadurch Null wird. Mit Bezug auf den Fall IV ist es ersichtlich, daß einer oder mehrere der Werte Dl, D2 und D3 gleich Null sein können. In dem voranstehenden Beispiel wurde D3 gleich Null gesetzt. Es ist zu erkennen, daß der Ausgang 121 der Torschaltung G12 ^ Null sein muß, so daß beide Eingänge 1201 und 1202 gleich Eins sein müssen. Um dieser Bedingung Rechnung zu tragen, müssen zwei Werte Null den Eingängen 501 und 502 der Torschaltung G5 zugeführt werden. Der Nullwert am Eingang 502 ist eine Folge des Überlaufs, das heißt, der B_AtTC,l-Ausgang ist Null. Der andere Nullwert kann auf den Ausgang 31 der Torschaltung G3 zurückgeführt werden. Um zu erreichen, daß dieser Ausgang gleich Null ist, müssen die beiden Eingänge 301 und 302 Null sein. Dies wird dann verwirklicht, wenn zumindest einnal der Viert Eins an den Eingängen der Torschaltungen Gl bzw. G2 auftritt. Es erscheint automatisch eine Eins an einem der Eingänge der Torschaltung Gl, nämlich am Eingang 111, da ein überlauf auftritt und somit der Ausgang B-_usl gleich Eins ist. Bezüglich der Torschaltung G2 ist zu sagen, daß, wenn irgendein Wert oder alle Werte von Dl, D2 und D3 Null sind, die Ausgänge Dl, D2 oder D3 den Wert Eins aufweisen, wodurch sie den erforderlichen Wert Eins in einen der Eingänge der Torschaltung G2 einspeisen.

Die in Fig. 3 gezeigte Rückkopplungslogik des Transnitterteils umfaßt die digitale Additivlogik 10, die Logik 9 und das Speicherregistsr 4. Die Logik 10 umschließt Addiereinheiten Al bis A7 und das Speicherregister 4 Flip-Flop FFl bis FF7. Die "übertragungsstelle-EIN" Cp-j.l des Addierkreises Al ist verbunden mit der "übertragungsstelle-AUS" G 2 des Addierwerks 2 usw. Dies bedeutet, falls der Addierkreis A7 cine Eins an den Punkten

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ΛΧ7 und ΛΥ7 aufweist, daß die Summe E7 Null beträgt und eine Eins an den Punkten C-^-,7 und C„_T>T6 erzeugt wird. Die nac>"

AUb EIN

stehende Tabelle V für den Addierkreis A 6 soll dies beispielsweise veranschaulichen.

Tabelle V:

X6	AY 6	^CEIN⁶	E6	⁰AUS⁶
0	0	0	0	0
0	1	0	1	0
1	0	0	1	0
1	1	0	0	1
0	0	1	1	0
0	1	1	0	1
1	0	1	0	1
1	1	1	1	1

Der logische Schaltkreis 9 ist in der Verbindungslinie angeordnet, die das kennzeichnende Bit über die Leitung F vom Ausgang des logischen Subtraktionsalgorithmus-Kreises 5 weiterleitet, und umfaßt eine Inverter-ODER-Torschaltung G17. Das Bit der Leitung A wird dem Eingang AX7 des Addierkreises A7 zugeführt, das Bit der Leitung D dom Eingang AX6 des Addierkreises 6, das Bit der Leitung C dem Eingang AX5 des Addierkreises A5, das Bit der Leitung D dem Eingang AX4 des Addierkreises A4, das Bit D3 der Leitung F dem Eingang 1701 der Inverter-Torschaltung G17 und der umgekehrte Ausgangswert D3 vom Ausgang 171 dem Eingang AX3 des Addierkreise3 A3 und dem Eingang ΛΧ2 des Addierkreises A2. Das Bit D3 in der Leitung F ist außerdem noch direkt an den Eingang AXl des Addierkreises Al gekoppelt. Dies bedeutet, daß die Torschaltung G17 in einer Anordnung verwendet wird, die ein n-Bit-Wort beim Ansprechen auf das (n-2)-Bit-Wort des Eingangwertes erzeugt. Die Eingänge AYl bis AY7 der Addierkreise Al bis A7 bilden die Rückkopplungsausgiinge der Flip-Flop FFl bis FF7 des Speicherregisters· Die Ausgange der Addierkroise A2 bis A7,bezeichnet mit E2 bis

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E7, sind direkt rait den Eingängen S12 bis £17 der Flip-Flop FFl bis FF7 verbunden. Der Ausgang El des Addierkreises Al 1st zu dem Eingang IBOl einer Inverter-ODER-Torschaltung G18 geführt, deren Ausgang ISl in Verbindung mit dem Eingang SIl des Flip-Flop FFl steht. Durch Umkehrung des v.^re sent liehen kennzeichnenden Bits nach der Addition wird der Prozeß der Addition und Subtraktion mit Addierkreisen nur mit Hilfe von Komplementen, wie voranstehend schon beschrieben, durchgeführt. Die Ruckste11-Eingänge Rl bis H7 werden durch Impulse, die über die Leitung G eingespeist v/erden, zurückgestellt. Die Wirkungsweise bzw. Aufgabe des Rückstellimpulses innerhalb des gesamten Systemablaufs wird nachstehend noch näher beschrieben werden.

Die Ausgänge Ql bis Q7 der Flip-Flop-Schaltungen v/erden mit Hilfe von Leitungen II, J, K, L, M, JI und 0 zu den Eingängen der Addierkreise Al bis A7 rückgekoppelt und ebenso zu den Eingängen SYl bis SY7 der Subtraktionskreise Sl bis S7, wie voranstehend schon beschrieben wurde.

In der Praxis kann ein Subtraktionsregister 3 und eine Additivlogik 10 mit Hilfe von Logik-Modul-Karten aufgebaut werden, wobei integrierte Schaltkreise als Subtraktoren Sl bis S7 und als Additivkreise Al bis A7 verwendet werden. Derartige Module bekannter Art, v/ie sie in dem Aufsatz "High-Speed Digital Logic for Satellite Communications" in "Electro-Technology", April, 1969, Seiten 59 - 65 beschrieben sind, ermöglichen den Betrieb bei entsprechend hohen Geschwindigkeiten, wie sie für Fernsehaufzeichnungen mit einer Abtastfrequenz von 10 MIIz erforderlich sind.

Fig. 4 zeigt im Detail ein Blockschaltbild für den Teil des Empfängers, der an den Demultiplexer 11 anschließt. Es ist zu erkennen, daß der Schaltkreis Identisch zu dem von Fig. 3 1st, mit Ausnahme eines zusätzlichen Digital/Analog (D/A)-Konverters und direkt der Logik 9, dem Addierwerk 10 und dem

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Speicherregister 4 des übertragungsteils 1 entspricht. Die entsprechenden Teile des Empfangsteils sind mit Strichen gekennzeichnet, wie beispielsweise G'17 (logischer Schaltkreis 12), A'.lbis A'7 (digitale Additivlogik 13),GM8 und PF¹I bis FF'7 (Speicherregister 14).

Als ein Beispiel für die Wirkungsweise v/erden zwei Extremfälle bei dem Durchlaufen des Systems verfolgt. Die zwei Fälle sind in der folgenden Tabelle VI zusammengestellt:

(1) Alle Werte Null sind in den Registern 4 und 14 gespeichert, und das analoge Signal mit dem maximalen Pegel wird dem Systemeingang zugeleitet.

(2) Alle Uerte Eins sind in den Registern 4 und 14 gespeichert, und das Analogsignal mit dem niedrigsten Pegel wird dem Systemeingang zugeleitet.

Tabelle VIx

Fall I

A/D AUS

ALGORITHMUS ÜBERTRAGUNG

FF1-FF7

Fall I

A/D AUS

ALGORITHMUS ÜBERTRAGUNG

El-E 7 FF1-FF7

ZYKLUS	1	ZYKLUS 2	ZYKLUS 3	ZYKLUS 4
1111111		1111111	1111111	1111111
0000000		OOOllll	0011110	0101101
1111111		1110000	ΠΟΟΟΟ1	1010010
I		I	I	I
Hill		Hill	Hill	Hill
lOOllll		lOOllll	lOOllll	lOOllll
lOOllll		1011110	1101101	1111100
OOOllll		0011110	0101101	0111100
ZYKLUS	5	ZYKLUS 6	ZYKLUS 7	ZYKLUS 8
1111111		1111111	1111111	1111111
OHIlOO		1001011	1011010	HOlOOl
1000011		0110100	O100101	0010110
I		I	I	I
Hill		Hill	Hill	Hill
lOOllll		lOOllll	lOOllll	lOOllll
0OO10H		. OOt10IO	0101011	OHlOlO
1001011		10ΠΟ.1Ο	HQlOOl	1111000
				- 23 -
109849	/	173 5

Fall I	ZYKLUS 9	ZYKLUS 2	ZYKLUS 3	ZYKLUS 4
A/D AUS	niiiii	0000000	ooooooo	ooooooo
FF1-7	1111000	1101111	1011111	1001111
D1-D7	0000111	³OOlOOOl	^XO1OOOO1	^X0110001
ALGORITHMUS	II	IV	IV	IV
ÜBERTRAGUNG	10111	00000	00000	QOOOO
X1-X7	1000111	O11OOOO	0110000	0110000
E1-E7	0111111	0011111	0001111	1111111
FP1-PF7	1111111	1011111	lOOllll	0111111
Fall II	ZYKLUS 1	ZYKLUS (5	ZYKLUS 7	ZYKLUS 8
A/D AUS	0000000	0000000	ooooooo	ooooooo
FFl-7	_vlllllll	0101111	0011111	OOOllll
D1-D7	^XOOOOOO1	^X10l0001	^x1100001	^x11100Ol
ALGORITIMUS	IV	IV	IV	III
ÜBERTRAGUNG	00000	00000	00000	00001
X1-X7	0110000	O11O0O0	O11OOOO	0110001
E1-E7	0101111	1011111	1001111	1000000
FFl-FF7	1101111	0011111	OOOllll	ooooooo
Fall II	ZYKLUS 5
A/D AUS	0000000
FFl-7	0111111
D1-D7	^Xl000001
ALGORITHMUS	IV
ÜBERTRAGUNG	00000
X1-X7	0110000
E1-E7	1101111
FFl-FF7	O1O1111
^X ÜBERLAUF

Da das übertragene Signal der digitalen Rückkopplungsschleife im Transmitter 1 und dem Empfanger 8 zugeleitet wird, sind die in FFl bis FF7 gespeicherten Bits ebenso in FFl bis FF7 des Empfängers zu einem bestimmten späteren fest vorgegebenen Zeitpunkt vorhanden, welcher von der Verzögerung in dem Kanal 7 und der Systemverzögerung in den verschiedenen Registern abhängt. Dadurch ist ein fehlerfreier übertragungsweg gewährleistet. Das bedeutet/ daß nach 9 Zyklen im Fall I und 8 Zyklen im Fall II der ursprüngliche Eingangswert am Empfänger wieder auftritt. In Fall I mit positiver Richtung ist Gin Zyklus mehr erforderlich, da das Maximum an positiven Schritten in einem Zyklus 15

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Der Fall mit der Differenz Null wird von den 16 positiven S-Bit-Code-Worten miterfaßt. Ein vollständiger negativer Durchlauf wird mit nur 8 Zyklen bewerkstelligt, da der maximale negative Zyklus 16 Schritte beträgt. Für einen vorgegebenen Referenzpunkt Λ , im mittleren Teil des dynamischen Systembau reichs besteht daher eine positive und negative Verfügbarkelt von 31 Schritten oder nominal einem Viertel des gesamten dynamischen Bereichs,

In Fig. 5 ist eine weitere Ausfuhrungsform des DPCM-Systems mit nicht-linearer Dynamikregelung (Kompandierung) gezeigt. Fig. 5 ähnelt Fig· 1» wobei folgende drei Elemente noch zusätzlich vorgesehen sind:

ein herkömmlicher Digital-Digital-Kompandor 16, der zwischen der SubtraktiQns-Algorithmus-I»ogik 5 und den digitalen Rückkopplungsschleifen angeordnet isti ein üblicher Nichtlinear- zu itinear-üiÄwandler 17* der in der digitalen Rückkopplungsschleife vor der Logik 9 angeordnet isti und ein zweiter herkömmlicher Nichtlinear- zu !»inear-Umwandler 18, der zwischen dem Demultiplexer 11 und der Iioglk 12 in dem Empfänger 8 des Systems angeordnet ist. Die übrigen Elemente sind ebenso wie in Fig. 1 bezeichnet.

Im wesentlichen ist die VJirkungsweise der nicht-linearen DPCM-Ausführungsforra dieselbe wie die der linearen, wobei jedoch noch weitere Vorteile litt Signal-Rausch-Verhältnis (S/N) erzielt werden, da die Charakteristiken des Kompandors 16 derart gewählt sind, daß sehr kleine Schrittgrößen nahe des Bezugspunktes verwendet werden·

Der PCH-Kodlerer 2 tastet derart ab, daß Schrittgrößen erhalten werden, die gleich oder kleiner als die kleinste Schrittgröße des gewählten nicht-linearen Codes sind¹. Es ist eine Vielzahl von nicht-linearen Codes für die Verwendung geeignet, beispielsweise solche, die dem logarithmischen oder quadratischen Gesetz folgen. Der PCtl-Kodierer-Äusgangswert ist ein n-Bit-Wort, welches bei einem praktisch ausführbaren System beispielsweise 9 Bits utaf aasen könnte· Der Ausgang der Subtraktionsalgorith-

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muslogik 5 empfängt beispielsweise n-2 Bits oder ? Bits. Der Ausgang des !Compandors 16 beträgt dann n-4 Bits oder 5 Bits. Für geringe Schrittdifferenzen besitzt der 5-Bit-Code das Auflösungsvermögen des ursprünglichen, digitalen 9-Bit-Kodierersignals, so daß das S/N-Verhältnis für kleine Signaldifferenzen, die bevorzugt bei Fernsehübertragungen verwendet werden, oder anderen Signalen, die zueinander eine hohe spektrale Korrelation aufweisen, vergrößert wird.

In den Rückkopplungsschleifen des Transmitterteils 1 und des Empfängerteils 8.verwandelt der liichtlinear- zu I»inear-Omvrandler 17 das n-4 Bit-Signal zurück in ein linear kodiertes n-2 Bit-Signal für die Rekonstruktion des Eingangssignals in derselben Weise wie sie bei der linearen Äusfiihrungsform beschrieben wurde.

Figuren 6-18 zeigen die Wirkungsweise eines bekannten Analog-Fernsehsystems, eines herkömmlichen PCIi- und eines DPCH-Systeros gemäß der vorliegenden Erfindung« Zur Herstellung dieser Photographien wurde zunächst ein Diapositiv des, Gegenstandes angefertigt und das Diapositiv auf Band aufgezeichnet. Der Ausgang des Wiedergabegerätes für die Bandaufnahme des Diapositivs wurde dann als eine konstante, nicht veränderliche Videoquelle für die Aufzeichnungen mit den zu untersuchenden Systemen herangezogen· Die endgültigen Aufnahmen der Fig. S - 13 wurden durch Photographieren des Bildschirms eines herkömmlichen Studiofernsehmonitors erhalten.

Bei dem Bild nach Fig. 6 läuft das Videosignal ohne jede Signalverarbeitung durch einen geradlinigen Analogverstärker zu dem Monitor. Dieses Bild wird als Referenzbild für die übrigen Figuren 1 - 18 verwendet.

In den Fig· 7 - 13 wird das Videosignal in einem bekannten PCM-System weiterverarbeitet, das heißt, das Analogsignal läuft durch einem herkömmlichen PCM-Kadlerer* um anschließend mit

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Hilfe eines üblichen PCfl-Dekodierers wieder In ein analoges Signal umgewandelt zu werden. Die Bit-Länge der PCM-Code-Worte wurde verändert. Die Buchstaben-Zahlenkombinationen "Nl", "N2", usw. zeigen die normale PCM-Lünge und die Bit-Länge an. Demnach bedeutet U2 eine normale Pulscodemodulation mit einem 2-Bit-Wort.

In den Figuren 14 - 18 wird das Video-Signal in einem DPCM-System gemäß der linearen AusfUhrungsform der vorliegenden Erfindung weiterverarbeitet. Darin bedeutet beispielsweise "Dl" ein DPCM-Wort mit einem Bit.

Obwohl noch subjektive Auswertungen in Betracht zu ziehen sind, kann im allgemeinen davon ausgegangen werden, daß die Wiedergabe in Fig. 14 (Dl) mit der von Fig. 9 (N3) ohne weiteres vergleichbar ist. Das bedeutet, daß hier das DPCM-System zumindest einen Vorteil von zwei Bits gegenüber dem PCM-System aufweist.

Mit dem Ansteigen der DPCff-Bit-Länge überschreitet die Bildqualität diejenige des normalen PCM-Systems mit zwei zusätzlichen Bits. Beispielsweise ist die Bildqualität nach Fig. 18 (D5) besser als diejenige nach Fig. 13 (N7). Für einen direkten Vergleich sind die Fig. 7 und 14 in Betracht zu ziehen, die eine übertragung nit einem Bit durch ein normales PCM-System und durch ein Diffcrenz-POI-System zeigen.

Es ist offensichtlich, daß das erfindungsgemäße System auf vielerlei Heise variiert werden kann. Beispielsweise ist das System auf keinen Fall nur für die Verwendung mit einem analogen Fernsehbild-Eingang begrenzt. Des weiteren kann die Zahl der abgerundeten und übertragenen Bits entsprechend (n-x) gewählt werden, vobei'χ « 1, 2, 3, 4 usw. sein kann und nur von der Qualität des gewünschten Empfangssignals abhängt.

Bei der linearen Au3führungsform der vorliegenden Erfindung hat es sich beispielsweise herausgestellt, daß etwa ein Gewinn von

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11 db im Rauschabstand im Vergleich zu einem herkömmlichen PCM-System erzielt wird und daß die nichtlineare Ausführungsform zusätzlich zu diesem Gewinn noch ungefähr 3 db liefert. Als weiterer Vorteil kommt noch hinzu, daß der ausschließlich digitale Logikbetrieb nur geringe ÜbertragungsVerzögerungen mit sich bringt, wodurch ein Betrieb mit Eingangssignalen großer Bandbreite, wie beispielsweise bei Fernsehübertragungen mit vol* ler Bandbreite, möglich ist. Des weiteren werden die den Digitalkreisen innewohnenden Vorteile realisiert, indem beispielsweise die Ungenaulgkeiten von analogen Speicherkreisen ausgeschaltet werden.

Ansprüche

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Claims

Ansprüche :

Verfahren zur Umwandlung eines ersten Signals, welches aus aufeinanderfolgenden Gruppen von Kennungs-Digitalcodes besteht, in ein zweites Digitalsignal, welches dieselbe Information darstellt , dadurch gekennzeichn t , daß ein Referenz-Digitalcode gespeichert, digital eine Codegruppe des ersten Signals mit dem gespeicherten Referenz-Digitalcode verglichen, ein digitales Ausgangs-Differenzsignal erzeugt wird, welches die Differenz zwischen der zu vergleichenden Codegruppe des ersten Signals und dem Referenzcode wiedergibt, wobei das digitale Referenzsignal das zweite Signal darstellt und der Referenz-Digitalcode durch das erzeugte digitale Differenzsignal geändert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Vergleichsschritt die Subtraktion des Referenzcodes von der Codegruppe umfaßt, um ein digitales Differenzsignal mit n-Dits zu erhalten.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß der Schritt für die Erzeugung eines digitalen Ausgangs-Differenzsignals die Erzeugung eines ersten vorherbestimmten Codes der Bit-Länge n-x umfaßt, wenn das besagte digitale Differenzsignal, welches durch Subtraktion erhalten wird, positiv und größer als ein vorgegebenes Maximum ist, des weiteren die Erzeugung eines zweiten vorherbestimmten Codes der Bit-Länge n-x, wenn das durch Subtraktion erhaltene digitale Differenzsignal negativ und größer als ein vorgegebenes Maximum ist und die Erzeugung eines Codes der Bit-Länge n-x, der das Differenzsignal der Bit-Länge η darstellt, wenn das besagte Differenzsignal der Bit-Länge η eine Größe aufweist, die kleiner als eine vorgegebene Größe ist.

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4. Verfahren nach Anspruch 1/ dadurch gekennzeichnet , daß der Verfahrensschritt für die Abänderung eine Subtraktion des Differenzsignals von dem gespeicherten Signal umfaßt, wenn die Differenz negativ ist, und ein Speichern das Ergebnisses als neues Referenzsignal bzw. eine Addition des Differenzsignals zu dem gespeicherten Signal, wenn das Differenzsignal positiv ist, und eine Speicherung des Resultats als neues Referenzsignal.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Analogsignal in aufeinanderfölgende Gruppen von Digitalcodes verschlüsselt wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß das digitale Differenzsignal in das erste Signal der Kennungs-Digitalcodes umgewandelt wird, wobei die Umwandlung eine Speicherung eines digitalen Referenzcodes, ein digitales Vergleichen des gespeicherten digitalen Referenzcodes mit dem digitalen Differenzsignal, die Erzeugung eines digitalen Ausgangssignals, welches die Summe aus dem zu vergleichenden digitalen Differenzsignal und dem gespeicherten digitalen Referenzcode darstellt, und die Abänderung des gespeicherten digitalen Referenzcodes durch das erzeugte aufsummierte Digitalsignal umfaßt.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Vergleichsschritt aus einer Addition des digitalen Referenzcodes mit dem digitalen Differenzsignal besteht, um ein summiertes Digitalsignal der Bit-Länge η zu erhalten.
8. Verfahren nach Anspruch 6 , dadurch gekennzeichnet, daß das aufsummierte Digitalsignal in ein Analogsignal entschlüsselt wird.
9. Vorrichtung für das Verfahren nach den Ansprüchen 1-8 zur

Umwandlung eines ersten Signals, welches aus aufeinander-

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folgenden Gruppen von Kennungs-Digitalcodes besteht, in ein zweites Digitalsignal, welches dieselbe Information darstellt , dadurch gekennzeichnet, daß ein Speicherglied (4) für die Speicherung eines digitalen Referenzsignals,ein Element (3), welches auf einen digitalen Eingangscode und auf das gespeicherte digitale Referenzsignal zur Erzeugung eines digitalen Differenzsignals anspricht, das die Differenz zwischen dem digitalen Eingangscode und dem gespeicherten Digitalsignal darstellt, und eine Einheit (5) vorgesehen ist, welche auf das digitale Differenzsignal anspricht, um das durch das Speicherglied (4) gespeicherte digitale Referenzsignal um einen Betrag zu verändern, der dem digitalen Differenzsignal entspricht.
10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Generatormittel für das digitale Differenzsignal Glieder(Sl bis S7) für die Subtraktion des gespeicherten Referenzsignals von der digitalen Eingangscodegruppe aufweisen, um ein digitales Differenzsignal der Bit-Länge η zu erhalten.
11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Generatormittel für das digitale Differenzsignal Glieder für die Erzeugung eines ersten, vorgegebenen Codes der Bit-Länge n-x umfassen, wenn das digitale Differenzsignal, welches durch die Subtraktionsglieder (Sl bis S7) erhalten wird, positiv und größer als ein vorgegebenes Maximum ist, des weiteren Generatormittel für einen zweiten, vorgegebenen Code der Bit-Länge n-x aufweisen, wenn das mit Hilfe der Subtraktionsglieder (Sl bis S7) erhaltene digitale Differenzsignal negativ und größer als ein vorgegebenes Maximum ist, und Mittel für die Erzeugung eines Codes der Bit-Länge n-x einschließen, der das Differenzsignal der Bit-Länge η darstellt, wenn das Differenzsignal kleiner als eine vorgegebene Größe ist.

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12. Vorrichtung nach Anspruch 9 , dadurch gekennzeichnet, daß die Änderungsglieder Mittel für die Subtraktion des Differenzsignals von dem gespeicherten Signal umfassen, wenn die Differenz negativ ist, und für die Speicherung des Ergebnisses als neues Referenzsignal und Glieder (Al bis A7) für die Afldition des Differenzsignals zu dem gespeicherten Signal, wenn die Differenz positiv ist, und zum Speichern des Ergebnisses als neues Referenzsignal.
13. Vorrichtung nach Anspruch 9 , dadurch gekennzeichnet, daß Mittel (2) für das Verschlüsseln eines Analogsignals in aufeinanderfolgende Gruppen von Digitalcodes vorgesehen sind.
14. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß Glieder für die Umwandlung des digitalen Differenzsignals in das erste Signal von Kennungs-Digitalcodes Speicherglieder (Sl bis S7) für einen digitalen Referenzcode, Elemente für das digitale Vergleichen des gespeicherten digitalen Referenzcodes mit dem digitalen Differenzsignal, Mittel für die Erzeugung eines digitalen Ausgangssignals, gebildet aus der Summe des digitalen, zu vergleichenden Differenzsignals und des gespeicherten digitalen Referenzcodes und Mittel für die Änderung des gespeicherten digitalen Referenzcodes durch das erzeugte, aufsummierte Digitalsignal umfassen.
15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Vergleichsmittel Glieder für die Addition des digitalen Referenzcodes mit dem digitalen Differenzsignal aufweisen, um ein summiertes Digitalsignal der Bit-LUnge η zu erhalten.
16. Vorrichtung nach Anspruch 14,dadurch gekennzeichnet , daß Mittel (15) für die Entschlüsselung des summierten Digitalsignals in ein Analogsignal vorgesehen sind.

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