DE2321298A1 - Dezimal-binaer-umsetzer - Google Patents

Description

PHN,6279»

¥R/ßVH. Dr. Herbert Seh oft

Patentanwalt
Anmelder: M. V. PiIUPS¹ QLOEILAMPENFABRIEKEIi 2321298

Akte: PHH 6279

Anmeldung vom» 2β·4··Ύ5

Dezimal-Binär-Umsetzer.

Die Erfindung betrifft eine Anordnung zum Umsetzen einer aus aufeinander folgenden Ziffern bestehenden Zahl von einer hohen Basis in eine niedrige Basis, welche Anordnung ein Ergebnisregister, in dem nach dem Umsetzen einer Anzahl Ziffern hoher Rangordnung der Zahl der gemäss der niedrigen Basis umgesetzte Teil der Zahl gespeichert werden kann, und eine Addieranordnung enthält, in der mindestens ein tn-faches und ein n-faches des umgesetzten Teiles der Zahl addierbar sind, wobei die Summe von m und η gleich der hohen Basis ist und m und η selbst ganzzahlige Potenzen der niedrigen Basis sind, mit einem Addiereingang, in den eine nächstniedrige umzusetzende Ziffer der Zahl ankommen kann. Derartige Anordnungen finden allgemeine Verwendung, unter

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mehreren weil· Bin- und Ausgabe von Information in einer Datenverarbeitungsanlage gewöhnlich geraäss dem Dezimalsystem erfolgt, während die Verarbeitungsanordnung selbst, z.B. eine Rechenmaschine, häufig für den Binärsystem eingerichtet ist. Dieses Beispiel wird in erster Linie auch eingehalten werden, aber es wird sich bald zeigen, dass die Erfindung in gleichem Masse bei anderen Kombinationen hoher und niedriger Basen verwendet werden kann. Man geht nun wie folgt -zu Werke: die bedeutsamste Ziffer der Zahl wird binär codiert und darauf mit zehn multipliziert. Die einfachste Methode dabei ist die Addition von achtmal (2 ) und zweimal 2 ) dem Ergebnis der-Umsetzung, weil für die Multiplikation nur eine Verschiebung erforderlich ist. Darauf wird die nächstniedriger.en Ziffer-umgesetzt und zu der eben gewonnenen Summe addiert. So macht man weiter, bis die ganze Zahl oder wenigstens eine genügende Anzahl Ziffern dieser Zahl umgesetzt ist. Die erwähnten Additionen können parallel oder serienmässig erfolgen. Für jede umzusetzende Ziffer sollen also zwei Additionen durchgeführt werden, was viel Zeit in Anspruch nimmt. Man kann diese Additionen gleichzeitig ablaufen lassen, wenn eine Addieranordnung mit drei Eingängen verwendet wird, die also in einer Bearbeitung drei Zahlen addieren kann. Eine derartige Addieranordnung ist jedoch verhältnismässig kompliziert. Die erwähnten Nachteile werden durch die Erfindung beseitigt, die dadurch gekennzeichnet ist, dass dazu eine Hilf3codier-' anordnung vorgesehen ist, in der die nächstfolgende Ziffer· in. mindestens zwei nach der niedrigen Basis codierte Teile

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umsetzbar ist, welche Teile einen maximalen Wert von m-i bzw. n-1 haben und zusammen mit dem genannten m-fachen bzw. dem genannten n-fachen der Addieranordnung zufUhrbar, sind." So kann man mit einem Zweieingangsrechenwerk auskommen, weil die Elemente (Bits) der umgesetzten nächstniedrigeren Ziffer immer an Stellen erscheinen, wo im verschobenen, umgesetzten Teil der Zahl Nullen vorhanden sind. Die Teile der Zähl haben maximal die Werte n-1 bzw. m-1, und also zusammen n+m-2. Wenn die höhere Basis 10 ist, kann man auf diese Weise also Zahlen ohne Neuner umsetzen. Dies kann z.B. erfolgen, wenn die erwähnten Zahlen Telefonnummern sind, in denen keine Neuner vorkommen könnten.

Ein weiterer Aspekt der Anordnung wird dadurch gekennzeichnet, dass die Hil'fscodieranordnung drei Ausgänge hat, nämlich zwei, an denen die erwähnten Teile mit maximalen Werten von m-1 bzw. n-1 erscheinen, und einen dritten Ausgang, an dem ein drittes Teil der nächstniedrigeren Ziffer mit einem maximalen Wert von 1 erscheinen kann und der mit einem Uebertragungseingang niedrigster Ordnung der Addieranordnung verbunden werden kann. So ist es in vorstehendem Falle auch möglich, Neuner zu codieren. Und die niedrigste Ordnung der Anordnung hat immer einen Uebertragungseingang, der nicht weiter benutzt wird. Wenn die Verarbeitung serienmässig erfolgt, ist der Uebertragungseingang beim Bearbeiten des Elementes niedrigster Ordnung der umgesetzten Zahl gleichfalls ausser Gebrauch,

Die Erfindung wird nachstehend an Hand einiger Figuren

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beschrieben. Fig. 1 gibt Umsetzmoglichkeiten. Fig. 2 zeigt eine Anordnung zum Umsetzen der Erfindung. ' .

Fig. 1 zeigt einige Umsetzungen. Für die Umsetzung von 3 ■+ 2 gilt: m = -2 und η = 1 , Die Summe von m+n = 3 und m und η können als Potenzen von 2 geschrieben werden. Für m = 2 erfolgt eine Schiebeoperation um 1 Bit und in die letzte Bitstelle kann eine 1 .eingefügt werden. Venn die erwähnte nächstniedrigere Ziffer eine 2 ist, wird weiter dem Uebertragungseingang niedrigster Ordnung ein Bit zugeführt.

Für die Umsetzung von 10 in 2 gilt: m = β (=2^J) und η = 2 (2 .), Für m =8 wird um drei Bits verschoben, so dass in den letzten drei Bits der Wert "7" Platz finden kann. . Für η = 2 wird um ein Bit verschoben, so dass im letzten Bit der Wert "1" Platz finden kann. Venn die neu umzusetzende Ziffer eine "Neun" ist, wird weiter dem Uebertragungseingang niedrigster Ordnung ein Bit zugeführt.

Für die Umsetzung von 10 in 3 gilt: m = 9 (=3 ) und η =t 1. (2 ),. Für m = 9 wird um zwei Stellenwerte verschoben, so dass in den letzten zwei Stellen die Ziffer 8 Platz finden kann. Venn die neu zu codierende Ziffer eine "Neun" ist, wird weiter einem Ubertragungseingang niedrigster Ordnung ein Einer zugeführt. Die weiteren Beispiele aus Fig, 1 sprechen für sich,

Fig. 1 gibt eine' Anordnung zum erfindungsgemässen Umsetzen, und zwar zum Umsetzen von Dezimalzahlen in binär codierte Zahlen, Die Anordnung enthält drei Register REG1, REG3 und REGh, vier logische ODER-Schaltglieder OR 1, 2, 3,h und eine Addieranordnung ADD. Veiter kann die Anordnung

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Eingänge für Steuerimpulse, z.B. Taktimpulse, enthalten. Diese sind jedoch nicht- eingezeichnet»

Die bedeutsamste Ziffer der umzusetzenden Zahl erscheint jetzt im Register REG1. Im Beispiel geschieht dies mittels eines "1 aus 10-Codes". Von den zehn Stufen im Register REG1 liefert eine ein hohes' Signal, die neun anderen liefern ein niedriges Signal. Venn z.B. eine "Drei" zugeführt wird, wird der Ausgang des mit "3" angegebenen Elementes hoch. Die logischen ODER-Tore 0R1 ... k setzen diese Ziffer um und speichern sie in den Elementen 0 ... h des Registers REG3. Für die Ziffern 0 ... 7 gilt der übliche Binärcode. Im Falle« einer "3" werden also über die logischen ODER-Tore 0R1 und 0R2 die (bistabilen) Elemente 0 und 1 des Registers REG3 gesetzt (in den Zustand Eins). Wenn die Ziffer eine Sieben ist, werden vom Register REG3 also die Elemente 0, 1 und 2 gesetzt. Wenn die Ziffer eine Acht ist, wird'auch das Element 3 gesetzt. Wenn sie eine Neun ist, werden alle Elemente 0 ... k gesetzt. Wenn die Elemente des Registers REG3 gesetzt sind, wird jedesmal der betreffende Ausgang hoch. Auf einen folgenden Steuerimpuls, z.B. aus einem nicht gezeichneten Taktgeber, wird die Information aus dem Register REG3 dem Addierer ADD, und zwar dessen ersten drei Elementen 0, 1 und 2 zugeführt. Das Element 0 empfängt an den Addiereingängen die Information aus den Elementen 0 und 3 des Registers REG3, und am Uber- tragungseingang die Information vom Element h des Registers REG3. An einem Addiereingang der Elemente 1 und 2 empfängt die Addieranordnung ADD die Information der Elemente 1 und 2 des Registers REG3. Die Ubertragungseinginge der Elemente 1, 2

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der Addieranordnung ADD sind auf die übliche Weise jeweils mit dem Uebertragtmgsausgang des vorangehenden Elements verbunden. Die Addierausgänge der Elemente der Addieranordnung ADD sind mit den Eingängen der Elemente des Registers REG4 verbunden. Die Information der an ADD gelegten Ziffern wird somit in den üblichen Binärcode umgesetzt. Die folgende zugeführte Ziffer wird auf dieselbe Weise vom Register REG1 über die logischen ODER-Tore 0R1 ... 4 nach dem Register REG3 gebracht» Dann wird beim folgenden Steuerimpuls (Taktimpuls) die Information aus den Registern REG3 und REG4 addiert. Die Information des Elements 0 von REG4 wird an Element 1 und Element 3 der Addieranordnung ADD, die Information des Elements 1 von REG4 an die Elemente 2 und 4 von ADD usw. gelegt. Dies bedeutet, das,s die Information des Registers REG3 zum Zehnfachen des ,Inhalts des Registers REG4 addiert wird, während die Elemente der Addieranordnung stets nur an zwei Addiereingängen, und das Element 0 aussefdem am Uebertragungseingang, Information empfangen. Dies entspricht gerade der Zahl der verfügbaren Eingänge, wenn die Addieranordnung aus durch den Handel lieferbaren elektronischen Bausteinen aufgebaut wird, welche Bausteine stets eines oder einige der Elemente von ADD enthalten. Die Elemente 0, 3 und 4 des Registers REG1 können untereinander ausgewechselt werden.

Auf entsprechende Weise kann man den Erfindungsgedanken bei anderen Umsetzungen anwenden. Zum Umsetzen in die Basis benötigt man stets tristabile Elemente für die unterschiedlichen Register, Die Zahl der Addier- bzw. UbertragungseingSnge bleibt jedoch ungeändert. Die Information des Registers REG4 kann V

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nach. Empfang eines Steuerimpulses abgeführt und an anderer Stelle verwendet werden. Auf entsprechende Weise kann die Erfindung bei einer serienraässigen Umsetzung benutzt werden.

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Claims (3)

1. PATBNTANSPRUECHE; '

   /Iy Anordnung zum Umsetzen einer aus aufeinander folgenden Ziffern bestehenden Zahl von einer hohen Basis in eine niedx'ige Basis, welche Anordnung ein Ergebnisregister, in dem nach dem Umsetzen einer Anzahl Ziffern hoher Rangordnung der Zahl der gemäss der niedrigen Basis umgesetzte Teil der Zahl gespeichert werden kann, und eine Addierartordnung enthält, in der mindestens ein m-faches und ein n-faches des umgesetzten Teiles der Zahl addierbar sind, wobei die Summe von m und η gleich der hohen Basis ist und m und η selbst ganzzahlige Potenzen der niedrigen Basis sind, mit einem Addiereingang, in den eine nächstniedrigere umzusetzende Ziffer der Zahl ankommen kann, dadurch gekennzeichnet, dass dazu eine Hilfseodieranordnung vorgesehen ist, in der die nächstfolgende Ziffer in mindestens zwei gemäss der niedrigen Basis codierte Teile umsetzbar ist, welche Teile einen Maximalwert von m-1 bzw. n-1 haben, und zusammen mit dem

   erwähnten ra-Pachen bzw. dem erwähnten η-Fachen der Addieranordnung zuführbar sind.
2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Hilfscodieranordnung drei Ausgänge hat, nämlich zwei an denen die erwähnten Teile mit maximalen Werten von m-1 bzw. n-1 erscheinen, und einen dritten Ausgang an dem ein Drittes Teil der nächstniedrigeren Ziffer mit einem maximalen Wert von 1 erscheinen kann, und der mit einem Uebertragungseingang niedrigster Ordnung der Addieranordnung verbunden werden kann,
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