DE2321298B2

DE2321298B2 - Anordnung zum Umsetzen einer aus aufeinanderfolgenden Ziffern absteigender Wertigkeit bestehenden Zahl mit einer hohen Basis in eine Zahl mit einer niedrigen Basis

Info

Publication number: DE2321298B2
Application number: DE2321298A
Authority: DE
Inventors: Jogchum Beekbergen Reitsma (Niederlande)
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1972-05-04
Filing date: 1973-04-27
Publication date: 1979-06-28
Also published as: FR2183490A5; DE2321298C3; JPS5620568B2; JPS4942252A; DE2321298A1; NL7206062A; US3845290A; GB1414846A

Description

Die Erfindung betritt eine Anordnung nach dem Oberbegriff des Patentanspruches.

Derartige Anordnungen ws> den benötigt, weil beispielsweise die Ein- und Ausgabe von Information bei einer Datenverarbeitungsanlage gewöhnlich im Dezimalsystem erfolgt, während die Verarbeitungsanlage selbst allgemein im Dualsystem arbeitet Die Umsetzung kann dabei wie folgt vorgenommen werden: Die Ziffer höchster Wertigkeit der umzusetzenden Zahl wird dual umgesetzt und darauf mit dem Wert 10 multipliziert. Die einfachste Methode dabei ist die Addition von 8 χ (2³) und 2 χ (2¹) zum Ergebnis der Umsetzung, weil für eine derartige Multiplikation nur eine Verschiebung erforderlich ist Darauf wird die Ziffer mit der nächstkleineren Wertigkeit umgesetzt und zu der eben gewonnenen Summe addiert Dieser Vorgang geht weiter, bis die ganze Zahl oder wenigstens eine genügende Anzahl Ziffern dieser Zahl umgesetzt ist Die erwähnten Additionen können dabei parallel oder seriell erfolgen. Für jede umzusetzende Ziffer müssen dabei zwei Additionen durchgeführt werden, was viel Zeit in Anspruch nimmt Andererseits kann diese Addition auch parallel ablaufen, wenn eine Addieranordnung mit drei Eingängen verwendet wird, die also in einem Schritt drei Zahlen addieren kann. Eine derartige Addieranordnung ist jedoch verhältnismäßig kompliziert.

Aufgabe der Erfindung ist es, eine einfachere Umsetzanordnung mit einer Addieranordnung mit nur zwei Eingängen anzugeben, die die bei jeder umzusetzenden Ziffer durchzuführenden Additionen in einem Schritt durchführt. Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Patentanspruches angegebenen Maßnahmen gelöst. Dabei ist eine Addieranordnung mit nur zwei Eingängen ausreichend, weil die Elemente bzw. Bits der umgesetzten nächstnie

drigeren Ziffer der umzusetzenden Zahl immer an

Stellen erscheinen, wo im verschobenen, umgesetzten Teil der Zahl Nullen vorhanden sind. Da die Addierstufe

geringster Wertigkeit der Anordnung immer einen

5 Obertragseingang aufweist, der nicht unmittelbar benutzt wird, kann dieser Obertragseingang für den dritten Teil der umzusetzenden Ziffer verwendet werden.

Ausführungsbeispiele der Erfindung werden nachste-

hend anhand einiger Figuren beschrieben. Flg. 1 zeigt Umsetzmöglichkeiten. Fig.2 zeigt eine Anordnung zum Umsetzen nach der Erfindung.

F i g. 1 zeigt einige Umsetzungen. Für die Umsetzung von 3->2 gilt: m-1 und η = 1. Die Summe von

!5 /7H-/i = 3 und /π und π können als Potenzen von 2 geschrieben werden. Für m — 2 erfolgt eine Schiebeoperation um 1 Bit, und in die letzte Bitstelle kann eine 1 eingeführt werden. Wenn die erwähnte nächstniedrigere Ziffer eine 2 ist, wird weiter dem Obertragseingang niedrigster Ordnung ein Bit zugeführt

Für die Umsetzung von iO in 2 gilt: m = 8 (= 2³) und η = 2 (2¹). Für m = 8 wird um drei Bits verschoben, so daß in den letzten drei Bits der Wert »7« Platz finden kann. Für π = 2 wird um ein Bit verschoben, so daß im letzten Bit der Wert »1« Platz finden kann. Wenn die neu umzusetzende Ziffer eine »Neun» ist wird weiter dem Übertragseingang niedrigster Ordnung ein Bit zugeführt

Für die Umsetzung von 10 in 3 gilt: m = 9 (= 3²) und π = 1 (2°). Für w = 9 wird um zwei Stellenwerte verschoben, so daß in den letzten zwei Stellen die Ziffer 8 Platz finden kann. Wenn die neu zu codierende Ziffer eine »Neun« ist wird weiter einem Übertragseingang niedrigster Ordnung ein Einer zugeführt. Die weiteren Beispiele aus F i g. 1 sprechen für sich.

F i g. 2 zeigt eine erfindungsgemäße Anordnung zum Umsetzen, und zwar zum Umsetzen von Dezimalzahlen in dual codierte Zahlen. Die Anordnung enthält drei

■to Register REGl, REG3 und i'.EG4, vier logische ODER-Glieder OR 1,2,3.4 und eine Addieranordnung ADD. Weiter kann die Anordnung Eingänge für Steuerimpulse, z. B. Taktimpulse, enthalten. Diese sind jedoch nicht eingezeichnet.

Die bedeutsamste Ziffer der umzusetzenden Zahl erscheint jetzt im Register REG 1. Im Beispiel geschieht dies mittels eines »1 aus 10-Codes«. Von den zehn Stufen im Register REG i liefert eine ein hohes Signal, die neun anderen liefern ein niedriges Signal. Wenn z. B.

eine »Drei« zugeführt wird, wird der Ausgang des mit »3« angegebenen Elementes hoch. Die ODER-Glieder OR 1 ... 4 setzen diese Ziffer um und speichern sie in den Elementen 0...4 des Registers REG3. Für die Ziffern 0... 7 gilt der übliche Dualcode. Im Falle einer »3« werden also über die ODER-Glieder OR 1 und OR 2 die (bistabilen) Elemente 0 und 1 des Registers REG 3 gesetzt (in den Zustand Eins). Wenn die Ziffer eine Sieben ist, werden vom Register REG 3 also die Elemente 0,1 und 2 gesetzt Wenn die Ziffer eine Acht ist, wird auch das Element 3 gesetzt. Wenn sie eine Neun ist, werden alle Elemente 0... 4 gesetzt Wenn die Elemente des Registers REG 3 gesetzt sind, wird jedesmal der betreffende Ausgang hoch. Auf einen folgenden Steuerimpuls, z. B. aus einem nicht gezeichneten Taktgeber, wird die Information aus dem Register REG 3 dem Addierer ADD, und zwar dessen ersten drei Elementen 0,1 und 2 zugeführt Das Element 0 empfängt an den Addiereingängen die Information aus den

Elementen O und 3 des Registers REG 3, und am Übertragseingang die Information vom Element 4 des Registers REG 3, An einem Addiereingang der Eilemente 1 und 2 empfängt die Addieranordnung ADD die Information der Elemente 1 und 2 des Registers REG 3. Die Übertragseingänge der Elemente 1, 2... der Addieranordnung ADD sind auf die übliche Weise jeweils mit dem Obertragsausgang des vorangehenden Elements verbunden. Die Addierausgänge der Elemente der Addierancrdnung ADD sind mit den Eingängen der Elemente des Registers REG 4 verbunden. Die Information der an ADD gelegten Ziffern wird somit in den üblichen Dualcode umgesetzt. Die folgende zug;eführte Ziffer wird auf dieselbe Weise vom Register REGX über die ODER-Glieder ORi...4 nach dem Register REG 3 gebracht Dann wird beim folgenden Steuerimpuls (Taktimpuls) die Information aus den Registern REG 3 und REG 4 addiert Die Information des Elements 0 von REG 4 wird an Element 1 und Element 3 der Addieranordnung ADD, die Information des Elements 1 von REG 4 an die Elemente 2 und 4 von ADD usw. gelegt Dies bedeutet, daß die information des Registers REG3 zum Zehnfachen des Inhalts des Registers REG 4 addiert wird, während die Elemente der Addieranordnung stets nur an zwei Addiereingängen, und das Element 0 außerdem am Obertragseingang,

s Information empfangen. Dies entspricht gerade der Zahl der verfügbaren Eingänge, wenn die Addieranordnung aus durch den Handel lieferbare elektronische Bausteine aufgebaut wird, welche Bausteine stets eines oder einige der Elemente von ADD enthalten. Die

ίο Elemente 0, 3 und 4 des Registers REG 1 können untereinander ausgewechselt werden.

Auf entsprechende Weise kann man den Erfindungsgedanken bei anderen Umsetzungen anwenden. Zum Umsetzen in die Basis 3 benötigt man stets tristabile Elemente für die unterschiedlichen Register. Die Zahl der Addier- bzw. Übertragseingänge bleibt jedoch ungeändert Die Information des Registers REG 4 kann nach Empfang eines Steuerimpulses abgeführt und an anderer Stelle verwendet werden. Auf entsprechende Weise kann die Erfindung bei einer serienmäßigen Umsetzung benutzt werden.

Hierzu 2 Blatt Zeichnungen

Claims

Patentanspruch:

Anordnung zum Umsetzen einer aus aufeinanderfolgenden Ziffern absteigender Wertigkeit bestehenden Zahl mit einer hohen Basis ρ in eine Zahl mit einer niedrigen Basis q, wobei ρ = m+n und m undn ganzzahlige Potenzen der niedrigeren Basis q sind, mit einem Ergebnisregister, das nach dem Umsetzen einer Anzahl Ziffern der Zahl mit hoher Basis das bis dahin erreichte Zwischenergebnis für die Zahl mit niedriger Basis enthält, und mit einer Addieranordnung, die die nächste umzusetzende Ziffer und das /η-fache und das /7-fache der im Ergebnisregister enthaltenen, bereits umgesetzten Zahl zueinander addiert und die Summe in das Ergebnisregister einschreibt, dadurch gekennzeichnet, daß eine Hilfskodieranordnung REG 3, ORl bis OR 4) vorgesehen ist, die jede umzusetzende Ziffer vor der Addition in drei Teile als Zahlen mit der niedrigeren Basis zerlegt, wobei der eine Teil maximal den Wert 777-1 und der andere Teil maximal den Wert 77-1 und der dritte Teil den Wert 1 hat, wenn die umzusetzende Ziffer den Wert m+n— 1 hat, und der Ausgang der Hilfskodieranordnung für den dritten Teil mit dem Übertrag-Eingang der Addierstufe (0) geringster Wertigkeit der A jdieranordnung (ADD) verbunden ist