DE1808159C - Einrichtung zur Umsetzung von Dualzahlen in binär codierte Dezimalzahlen in paralleler Darstellung - Google Patents

Description

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Die F.rlindung. betrifft eine Einrichtung zur Umsetzung von Dualzahlen in binär codierte Dezimulzahlen in paralleler Darstellung, wobei die umzusetzende Dualzahl in einem binären Speieherregister gespeichert ist.

Die bekannten Einrichtungen für derartige parallele Umsetzungen arbeiten in vielen Fällen zu langsam und sind schaltiingsmäßig zu aufwendig. Eine bekannte Methode besteht darin, die Dualzahl dadurch in eine Dezimalzahl umzusetzen, daß die in einem Binärzähler enthaUene Dualzahl schrittweise auf Null vermindert und der Stand eines Dczimalzählers gleichzeitig schrittweise von Null aus erhöht wird. Sobald der Hinärzähler auf Null steht, enthält der Dezimalzähler die der umzusetzenden Dualzahl entsprechende Dezimalzahl. Diese Umsetzungsmethode ist offensichtlich sehr langsam.

Eine weitere bekannte Methode besteht darin, die Umsetzung einer Dualzahl in ihre entsprechende binär codierte Dezimalzahl durch eine Dehnung über eine Diodenlogik herbeizuführen. Dabei wird die Dualzahl in die äquivalente Dezimalzahl übergeführt und dann die Dezimalzahl in die binär codierte Dezimalform gebracht.

In F i g. 1 ist eine nach dieser bekannten Methode arbeitende Einrichtung dargestellt. Vorauszuschicken ist, daß die Stelle 2° des binären Speicherregisters nicht gedehnt zu werden braucht, da diese Stelle lediglich die Information liefen:, ob die binär codierte Dezimalzahl gerade oder ungerade sein muß. Diese Stelle 2° entspricht demnach dem niedersten Bit der Einerstelleder binär codierten Dezimalzahl. Expander2 zeigt die Dehnung der restlichen Stellen des binären Speicherregisters I₁ um durch Kombination und Vertauschung der Stellen des Registers 1 alle diskreten Dezimalwerte zu bilden. Die dezimalen Ausgänge des Expanders 2 werden dann in ihre binär codierte Dezimalkomponenten aufgeteilt. Ein Mischgatter 3 besieht aus einer Vielzahl von ODER-Schaltungen, die gleichnamige binär codierte Dezimalkomponenten auf verschiedene Ausgänge verteilen.

Aus der F i g. 1 ist zu ersehen, daß für eine Umsetzung einer vierstelligen Dualzahl nur wenige Dioden erforderlich sind. Wird jedoch die Stellenzahl des binären Speicherregisters I vergrößert, so nimmt die Anzahl der für die Umsetzung im Expander und Misch-Gatter erforderlichen Dioden exponentiell zu. Weist das binäre Speicherregister beispielsweise 13 Stellen auf, so muß der Expander 4096 UND-Schaltungen mit jeweils 12 Eingängen aufweisen. Für den Expander sind demnach dann etwa 50000 Dioden erforderlich. Das Misch-Gatter erfordert etwa weitere 20000 Dioden.

Eine weitere Untersuchung ergibt, daß eine derartige Umsetzung einer Dualzahl mit 20 Stellen den Einsatz von etwa 12 Millionen Dioden erfordern würde, Daraus ergibt sich, daß diese Umsctzungsmethode bei mehrstelligen Dualzahlen völlig unwirtschaftlich ist.

Es ist das Ziel der Erfindung, eine extrem schnell arbeitende Einrichtung zur Umsetzung von Dualzahlen in binär codierte Dezimalzahlen anzugeben, die zwar auch nach dem bekannten Expanderprinzip arbeitet, die aber weit weniger Schaltelemente erfordert.

C'emäß der Erfindung wird vorgeschlagen, daß die Ausgange des Speicherregisters so gruppiert sind, daß zwei oder mehrere Teilregistcr entstehen, deren Inhalte addiert, die im Speicherregister gespeicherte Dualzahl ergeben, dal! die Ausgänge der Teilregister über jeweils zugeordnete Expander und Misch-daltcr geführt sind, die den Inhalt der Teikegister in die binär codierte Dezimalform bringen, und daß die Ausgänge der Misch-Gatter einer Addiereinrichtung zugeführt werden, an deren Ausgang die der Dualzahl entsprechende binär codierte Deziinal/ahl gebildet wird.

ίο Als vorteilhaft erweist es sich, wenn die durch die Gruppierung der Ausgänge des Registers gebildeten Teilregister jeweils entweder nur Stellen mit geraden oder jeweils Stellen mit ungeraden Stellengewichten des Registers zugeordnet sind.

Insbesondere bei der Umsetzung vierteiliger Dualzahlen wird der Aufwand weiterhin dadurch wesentlich vermindert, daß die Addiereinrichtung eine »Vorausd-Korrekturschaltung in Verbindung mit einem Binäraddierer enthält, oder daß die Addiereinrichtung eine »Vorause-Korrekturschaltung in Verbindung mit einem Mehrfachaddierer enthält oder daß die Addiereinrichtung aus Algierern für binär codierte Dczimalzahlen besteht, deren Anzahl um 1 geringer ist als die Anzahl der vorgesehenen Misch-Gatter. Schließlich

*5 wird vorgeschlagen, daß die Addiereinrichtung aus gleichzeitig bis zu 6 binär codierte Dezimalzahlen addierenden Mehrfachaddierern besteht, deren Mindestanzahl durch den auf eine ganze Zahl aufgerundeten Ausdruck [ 1- (h--5)/6] bestimmt wird, wobei η der Anzahl der verwendeten Misch-Gatter entspricht und der Ausdruck (n—5)/6 ---- 0 gewählt wird, wenn er sich als negativ erweist.

Weitere Einzelheiten der Erfindung ergeben sich aus der nachstehenden Beschreibung zweier in der Zeichnung dargestellter Ausführungsbeispiele. Es zeigt F i g. 1 eine dem in der Beschreibungseinleitung erläuternden Stand der Technik entsprechende Einrichtung zur Umsetzung von Dualzahlen in binär codierte Dezimalzahlen in paralleler Darstellung; F i g. 2 ein Blockschaltbild eines ersten erfindungsgemäßen Ausführungsbeispiels einer Einrichtung zur Umsetzung von Dualzahlen in binär codierte Dezimalzahlen in paralleler Darstellung;

F i g. 3 eine schematische Darstellung einer Schal-

tungsanordnung zur Übertragskorrektur und die Schaltung eines binären Addierers, wie sie im Addierwerk des in F i g. 2 dargestellten ersten Ausführungsbeispiels verwendet werden, und
F i g. 4 ein zweites Ausführungsbeispiel einer crfindungsgemäßen Einrichtung.

Das in F i g. 2 dargestellte Ausführiingsbeispiel betrifft eine Einrichtung zur Umsetzung einer sich aus 13 Bits zusammensetzenden Dualzahl. Selbstverständlich handelt es sich hierbei lediglich um ein Aus·

SS fühfungsbeispiel, das sich ohne weiteres auch auf eine größere Anzahl von Stellen erweitern läßt.

Das erste Ausführungsbeispiel enthält ein binäres Speicherregister 4 mit 13 Binärstufen 2° bis 2^ia, in denen die aus 13 Bits zusammengesetzte Dualzahl speicherbar ist, Die Stufen des binären Speicherregisters 4 sind beispielsweise bistabile Multivibratoren. Jede Stufe ist einer Stelle der Dualzahl zugeordnet und repräsentiert daher eine Stelle der Dualzahl mil einem festgesetzten Binärwert und zugeordnetem Dezimalwert, Das heißt also, die Stufe 2° ist der Stelle 2^C der Dualzahl im Speicherregister 4 zugeordnet und hat einen Binärwert 2° oder Dezimalwert 1.
Die Ausgänge des Register 4 sind so gruppiert, daß

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es erscheint, als nh Register 4 aus zwei gutrennten hinären .Speicherregistern bestehen wiinle. Das erste dieser nur scheinhar vorhandenen Teilregister setzt sich nur aus den ,Stufen 2¹³, 2'", 2«, 2", 2¹ und 2- des Registers 4 zusammen und kann demnach lediglieh Dualzahlen enthalten, die ;ms den diesen Sturen zugeordneten Werten gebildet werden können. Das zweite dieser nur scheinbar vorhandenen Teilregister j.el/1 sieh entsprechend aus den Stufen 2", 2", 2\ 2⁵, 2^:1 und 2¹ d-'s Registers 4 zusammen.

Die Ausgänge dieses ersten Teilregislers sind mit ilen Eingängen des Expanders 5 verbunden. Aufbau und Funktionsweise des Expanders 5 entsprechen dem in F i g. I dargestellten Expander 2. Expander 5 weist 63 digitale Ausgänge auf, von denen jeder einer bestimmten Zahl zugeordnet ist. Diese Zuordnung ergibt sich aus der folgenden Tabelle:

Tabelle I

0, 4, 16, 20, 64, 68, 80, 84, 256, 260, 272, 276,

320, 324, 336, 340, 1024, 1028, 1040, 1044, 1088,

1092, 1104, 1108, 1280, 1284, 1296, 1300, 1344,

1348, 1360, 1364, 4096, 4100, 4112, 4116, 4160,

4164, 4176, 4180, 4352, 4356, 4363, 4372, 4416,

4420, 4432, 4436, 5120, 5124, 5136, 5140, 5184,

5188, 5200, 5204, 5376, 5380, 5392, 5396, 5440, 5444, 5456 und 5460.

Eis ist darauf hinzuweisen, daß zu einem bestimmten Zeitpunkt lediglich einerdicser Ausgänge des Expanders erregt sein und damit also lediglich einer der in Tabelle I angeführten Zahlcnwertc auftreten kann.

Die 63 Ausgange des Expanders 5 sind mit den Eingängen des Miseh-Gatters 7 verbunden. Auch das Misch-Gattcr 7 entspricht in Aufbau und Wirkungsweise rte-T bekannten Misch-Gattcr 3 der zum Stande der Technik gehörenden Einrichtung gemäß F i g. 1.

Das Misch-Gattcr 7 teilt die Ausgänge und damit die diesen zugeordneten Werte des Expanders 5 in ihre binär codierten Dczimalanteile auf. Das Misch-Gatter 7 weist 12 Ausgänge auf. Diesen Ausgängen sind die Dezimalzahlcn 2, 4, 8, 10, 20, 40, 80, 100, 200, 400, 1000 und 4000 zugeordnet. Es ist darauf hinzuweisen, daß die Signale jeweils eines oder mehrerer Ausgänge des Misch-Gattcrs 7 den Wert eines Ausgangs des Expanders 5 kennzeichnen. Führt beispielsweise der der Zahl 5460 zugeordnete Ausgang des Expanders 5 ein Signal, dann sind zur Darstellung dieser Zahl die den Werten 4000, 1000, 400, 40 und 20 zugeordneten Ausgänge des Misch-Gattcrs 7 erregt.

In derselben Weise teilt der Expander 6 seine 6, vom zweiten Tcürcgistcr kommenden Eingänge auf 63 diskrete Ausgänge aus. Expander 6 entspricht in Aufbau und Wirkungsweise dem Expander 2 der zum Stande der Technik gehörenden Einrichtung gemäß F i g. 1. Auch hier kann zu einem gegebenen Zeitpunkt jeweils nur einer der 63 Ausgänge des Expanders 5 erregt sein. Die folgende Tabelle gibt die den 63 Ausgängen des Expanders 6 zugeordneten Dezimalzahlen wieder:

60 Tabelle II

2, 8,10, 32, 34,40, 42,128, 130, 136, 138,160, 162, 168, 170, 512, 514, 520, 522, 544, 546, 552, 554, 640, 642, 648, 650, 672, 674, 680, 682, 2048, 2050, 2056, 2058, 2080, 2082, 2088, 2090, 2176, 2178, 2184, 2186, 2208, 2210, 2216, 2218, 2560, 2562, 2568, 2570, 2592, 2594, 2600, 2602, 2688, 2690, 2690, 2696, 2698. 2720, 2722. 2728 und 2730.

Die 63 Ausgänge des Fapanders 6 sind mit der Eingängen des Misch-Galters 8 verbunden. Auch diif Misch-Gatter 8 entspricht in Aufbau und Wnlumgsweise dem Misch-Galter 3 der bekannten F.mriehtiiiiij gemäß Fig. I. Das Misch-Galler 8 leilt die Ausgänge und damit die diesen zugeordneten Werte des Expanders 6 in ihre binär codierte De/iiruilanteile auf

Das Misch-Gatter 8 weist Il Ausgänge auf. Diest Il Ausgänge sind den Dezimalzahlcn 2, 4, H, 10, 20 40, 80, 100, 200, 400 und 2000 zugeordnet.

Die Ausgänge des Miseh-Gatters 7 müssen in binäi codierter Dezimalform die im ersten der nur scheinhai vorhandenen Teilregister gespeicherte Dualzahl wiedergeben. In entsprechender Weise müssen die Ausgänge d:s Misch-Gattcrs 8 in binär codierter Dezimalform die Dualzahl wiedergeben, die im zweiten Teilregister gespeichert ist. Es sei h'er noch einmal daraul hingewiesen, daß die beiden erwähnten, nur scheinbai vorhandenenTeilregisterinWirklichkeit in dem einziger Register 4 enthalten sind und daraus durch geeignete Gruppierung der Ausgänge der einzelnen Stufer hervorgegangen sind.

Die Ausgänge der Misch-Gatter 7 und 8 sind in einerr Addierwerk 9 zusammengeführt. Ein Weg, die vor beiden Misch-Gattern gelieferten Werte zu addieren besteht in der Verwendung einer »Vorause-Korrekturschaltung in Verbindung mit einem Binäraddierer Dieser Weg unterscheidet sich von der üblichen Methode, bei der die Werte selbst abgefragt und dann die Korrekturbeträge bestimmt werden, die notwendig sind, um die gebildete Summe in die richtige binäi codierte Dezimalform zu bringen.

Sind die erforderlichen Korrekturbfträge erzeugt kann also ein Binäraddierer verwendet werden, der clic beiden Zahlenwerte und die Korrekturbeträge addierl und daraus ein Äquivalent der Summe der beider Zahlenwerte in korrigierter, binär codierter Dezimalform liefert. Durch Anwendung dieser Methode erreicht man, daß an der Ausgabe des Addierwerkes ? eine der im Register 4 gespeicherten Dualzahl entsprechende binär codierte Dezimalzahl erscheint.

Zur Vereinfachung der Erklärung der Wirkungsweise wird im folgenden ein Ausgang des Misch-Gatters 7 mit A und ein Ausgang des Miseh-Gatters Ϊ mit B bezeichnet. Beispielsweise erhält der dem Werl 100 zugeordnete Ausgang des Misch-Gattcrs 7 die Bezeichnung 100/1. Ein Kriterium zur Bestimmung, ob eine Korrektur erforderlich ist, liefert der folgende Ansatz, wobei ein Punkt eine UND-Funk'ion und ein -f- eine ODER-Funktion kennzeichnet. Der Buchstabe C steht für einen Übertrag aus einer niedrigerer Stelle. Immer wenn eine der folgenden Beziehunger erfüllt ist, wird in der betreffenden Stelle eine »6« (4 \ ΐ addiert.

Für die Einerstelle gilt die Beziehung:

8/1 -(SB+ 4B+ 2B)+ KB -{8A -)-4A-\-2A] + 4A-4B-(2A + 2B).

Für die Zehnersteile gilt die Beziehung:

80/1'(80S I-40 ff-H 20ß)-l· 805·(80Λ + 4OA + 20/f) + 40A-40B-(20A l· 20B).

Die Beziehung für die Hundcrterstclle lautet: 400A -400B- (200 A -MOU ff).

In F i t>. 3 sind die logischen Schaltungen angegeben die erforderlich sind, um die genannten Be/iehungti zu verwirklichen. Eine Beschreibung im einzelner

erübrigt sich, da sich der Schallungsniifbau direkt aus den genannten Ueziehungcn ergibt. Es liefert die Korrekturschaltung 500U den Korrekturbetrag UC für die liinerstcllc. die Korrekturschaltung 5007* den Korieklurbelrag TC für die Zehncrstellc, die Korrekanschaltung 500// den Korrekturbelrag HC für die lliindcrlcrstclle.

fs ist die Aufgabe des Bmäraddierers 550, die an den Ausgängen der Misch-Gatler 7 und 8 liegenden Zahlenwerte zusammen mil den in den Korrekturschaltungcn gebildeten Korrektlirbeträgen zu addieren. Der Binäraddierer 550 liefert dann die der im Register 4 gespeicherten Dualzahl äquivalente binär codierte Dezimalzahl.

Die Wirkungsweise des Binäraddierers 550 kann in der folgenden Beschreibung der Wirkungsweise des ersten Aiisführungsbeispicls entnommen werden.

Die Erläuterung der Wirkungsweise erfolgt an Hand eines Zahlenbeispieles. Angenommen, in das Register 4 sei die dreizehnstellige Dualzahl 1111111111111 ein- ao gegeben, die in die äquivalente binär codierte Dezimalzahl umgesetzt werden soll. Dieser dreizehnstclligen Dualzahl entspricht die Dezimalzahl 8191 und die binär codierte Dezimalzahl

1000 ( · 1000) 0001 ( · 100) 1001 ( χ 10) 0001 (1).

^a5 5007" der Zchncrslelle liefert ebenfalls keinen Korrckturbctrag. Die Korrekturschaltung 500// der Htm· derterstelle liefert einen Korrekturbetrag, da der Teil

400 Λ · 400/? · (20(M | 2005)

der Beziehung erfüllt ist. Der in I" ig. 3 B dargestellte Binäraddierer 550 befindet sich an der Stelle, an der die letzten Schrille der Umsetzung der Dualzahl in die äquivalente binär codierte Dezimal/ahl erfolgen. Der Binäraddiercr 550 besteht aus Halbaddierern HA, Volladdierern VA und Mehrfachaddierern 54. Aufbau und Wirkungsweise von I lalbaddierer und Volladdierer sind hinreichend bekannt. Sogenannte Mehifachaddierer weisen mehrere, beispielsweise 7 Fingänge und 1 Ausgänge auf. Finer der 3 Ausgänge ist der Summcnausgang5, an dem die Summe der 7 Eingangsgrößen erscheint. Den beiden anderen Ausgängen sind ein erster Übertrage, und ein zweiter ('bertrag C. cine^ zweistelligen Übertrages zugeordnet.

Es sei hier erwähnt, daß das Addierwerk 9 auch in anderer Weise als hier dargestellt aufgebaut sein k.inn. um eine korrekte Addition der beiden binär codierten Dczim^i/ahlen zu erzielen. Beispielsweise kann ein Binäraddierer und zugehörige Korrekturschaltung verwendet werden, wie er in «Computer Logic. The Functional Design of Digital Computers«, von Ivan Fl ores. S. 182 bis 187. beschrieben ist. Finderart au'g'bautes Addierwerk ist aber langsamer als das im erfindungsgemäßen Ausfühiungsbeispicl verwendete.

Im folgenden werden für die Halbaddierer HA. VoII-addierer VA und Mehrfachaddicrer SA und ebenso für die verschiedenen Ein- und Ausgänge die auch in der Zeichnunganpegebenen Kurzbezeichiiungen verwendet

An sämtlichen Eingängen von VA 517 hegt eine 0. 2 2

Sobald die dreizehnstellige Dualzahl im Register 4 gespeichert ist. sind die Ausgänge sämtlicher Stufen erregt. Die 6 Fingänge des Expanders 5 entsprechen der Dualzahl 1010101010100. Expander 5 decodiert die 6 Fingänge und erregt den der Dczimalzahl 5460 zügeordneten Ausgang. Bei erregtem, der Zahl 5460 zügeordneten Ausgang des Expanders 5 werden die den

Zahlen 4000. 1000. 400, 40 und 20 zugeordneten Aus- gg 7 hegt e

gänge des Misch-C!alters 7 erregt. Am Ausgang d:s 35 da2ff. 2 4 und Korrekturbetrag UC von 500 ( 0 simt.

Miseh-Gatters 7 erscheint die binär codierte Dezimal- Somit liegt am Ausgang .S"eine 0, und der Ühertrae C,

zahl ist 0. Dieselben Verhältnisse liegen bei 5.4516 "und

0101 ( · 1000) 0100 ( - 10O)OIlO(^ 10) 0000 ( 1). ^F/15'V^Or· ^:!!! ^de,^reiV^{ämllichcn iin}" ^und ^»^sgängen

cineO hegt. Da der Übertrage von /4515 und der

Diese binär codierte Dezimalzahl ist das Äquivalent 40 zweite tibertrag C₂ von F45I6 0 sind, liegt an beiden

der im ersten Teilrcgistcr gespeicherten Dualzahl. Eingängen und am Ausgang der ODER-Schaltune 514

In entsprechender Weise sind sämtliche sechs Ein- eine 0. Am Ausgang 5 von VA 513 erscheint eine fund

gänge des zweiten Teilregisters/um Expander 6 erregt. kein Übertrag, da am Eingang 10/1 und an dem mit

Die in den Expander 6 eingegebene Dualzahl ist dem Ausgang der ODER-Schaltung 514 verbundenen

0101010101010. Da sämtliche 6 Eingänge des Expan- 45 Eingang eine 0 und am Eingang lOÄeinc 1 lieet.

d 6 erregt sind, ist der der Zahl 2730 zugeordnete Der Ausgange von Γ.ί5Ι3 ist der Eineane20C

zur Korrekturschaltung 500T und liest auf0.~Deswegen wird von der Korrekturschaltung 500Γ kein Korrekturbetrag geliefert. An den Eineän<»cn 5-1512 liegt eine 0 von TC der Korrekturschaltung 500 7. ein 0 von C von F.4 513 und jeweils eine 1 von 20 4 und 20B. Am Ausgang S von SA 512 liegt somit eine 0. "'" ^en;ter Übertrag C₁ von 1 und ein zweiter Übertraf C₂ von 0. Am Eingang von 5.4 511 liest auf 40B und

Diese binär codierte Dezimalzahl entspricht der vom 55 auf TC von der Korrekturschaltung 5OoY jeweils eine 0.

zweiten Teilregister in den Expander 6 eingegebenen auf 40.4 und auf C, von 54 512 jeweils eine 1. so daß

Dualzahl. Die beiden von den Ausgängen der Misch- A 5 i

Gatter 7 und 8 gelieferten binär codierten Dezimaizahlen werden im Addierwerk 9 addiert. Am Ausgang des Addierwerkes 9 muß die binär codierte

g
Ausgang des Expanders erregt.

Wird dem Misch-Gatlcr 8 die Dezimalzahl 2730 eingegeben, so werden seine den Zahlen 2000. 400. 200. 100. 20 und 10 zugeordneten Ausgänge erregt. Am Ausgang des Misch-Gatters 8 erscheint somit die binär codierte Dezimalzahl

0010 ( :· 1000) 0111 ( 100) 0011 ( y 10) 0000 ( < 1).

1000 (χ 1000) 0001 ( ν 100) 1001 (x 10) 000 (χ 1)

gebildet werden.

Wcndet man die diei genannten Korrekturbeziehungen auf das gewählte /ahlcnbcispiel an, dann wird von der Korrekturschaltung 500C der Einerstellc kein Korrek turnet rag geliefert. Die Korrekturschaltung

, je eine 1. so daß

am Ausgang an 5 eine 0. an C₁ eine 1 und an C, eine 0 erscheint. Am Eingang von 5.4 510 licet ein 80 4 805 und an C_z von SA512 eine 0 und an" C von 54511 Dezimal- 60 eine 1. so daß am Ausgang an 5 eine 1. aber keine Überträge erscheinen.

^{Die Em}?änge der ODER-Schaltung 509 sind mit C₁ von 5,4510 und C. von 5,4511 verbunden isnd licsen beide auf 0. so daß am Ausgang ebenfalls eine 0erscheint. Am Eingang von Γ.4503 lieg! an 10(14 und vom Ausgang der ODER-Schaltung 509 jeweils cine und an 100 B eine 1. so daß am Auscancan 5 eine 1 und an C eine 0 erscheint. Am Eingang von 5,4507

(ο

liegt an 200A und an C von FAS0% jeweils eine 0, schaffen. Diese weitergehende Aufteilung ergibt sich

während an 200 B und HC von der Korrekturschaltung aus dem in F i g. 4 dargestellten zweiten Ausführungs-

SOOW kii.ie 1 liegt, so daß am Ausgang an 5 eine 0, beispiel. Ganz allgemein kann das binäre Speicherre-

an C₁ eine 1 und an C_x eine 0 erscheint. Am Eingang gister in beliebig viele Teilregister aufgeteilt werden, es SA506 liegt an 400/4, 400B, Ci von SA507 und an HC S muß lediglich sichergestellt sein, daß jede Stufe des

von der Korrekturschaltung 500 H jeweils eine 1, so daß binären Speicherregisters mit einem und nur einem

■m Ausgang an 5 eine 0, an C₁ eine 0 und an C₁ eine 1 Expander verbunden ist.

erscheint. Am Eingang von HASOi liegt an C, von Das binäre Speicherregister 10 der Einrichtung ge-

5/4 506 und an C, von SA507 jeweils eine 0, so daß maß F i g. 4 enthält 13 Stufen 2° bis 2". Aufbau und

auch am Ausgang an S und C jeweils eine 0 erscheint, to Wirkungsweise entspricht dem Register 4 der Einrich-

Der ODER-Schaltung 504 wird von C von HA 505 tung gemäß F i g. 2.

eine 0 und von C, von 5/4506 eine 1 zugeführt, so daß Register 10 ist in 4 Teilregister aufgeteilt. Das erste im Ausgang eine 0 erscheint. Am Eingang///4 503 Teilregister enthält die Stufen 2", 2¹⁰ und 2·. deren liegt an 1000Λ und vom Ausgang der ODER-Schal- Ausgänge mit den Eingängen des Expanders 11 verlung504 jeweils eine l.so daß am Ausgang an 5 eine 0 ij bunden sind. Das zweite Teilregister enthält die und an C eine 1 erscheint. Am Eingang von HASOl Stufen 2", 2* und 2', deren Ausgänge mit den Einliegt an 20000 und an C von HA503 jeweils eine 1, so gangen des Expanders 12 verbunden sind. Das dritte daß am Ausgang an 5 eine 0 und an C eine 1 erscheint. Teilregister enthält die Stufen 2·, 2* und 2*. deren Aus-Arn Eingang von HASOl liegt an 4000/4 und an C von gänge mit den Eingängen des Expanders 13 verbunden HA 502 jeweils eine 1, so daß am Ausgang an 5 eine 0 »o sind. Schließlich enthält Teilregistef 4 die Stufen 2·, 2^S und an C eine 1 erscheint. und 2', deren Ausgänge mit den Eingängen des Expan-

Es ist festzustellen, daß jeweils der Summenaus- ders 14 verbunden sind.

gang 5 eine jeden der verschiedenen Addierer einer Jeder Expander verteilt seine ihm zugeordneten drei ganz bestimmten Binärstelle in einer bestimmten Dezi- Dezimaleingänge auf 7 Dezimalausgänge. Jedes Mischmalstelle der binär codierten Dezimalzahl zugeordnet »5 Gatter teilt die 7 Ausgänge des zugeordneten Expanist. ders auf die binär codierten Dezimalkomponenten auf.

Die Ausgänge des Binäraddierers 550 bilden die Aufbau und Wirkungsweise der Expander und Misch-Ausgänge des Umsetzers mit Ausnahme der Binär- Gatter entsprechen denen des ersten Ausführungsbeistelle 2° der Einerstelle der binär codierten Dezimal- spiels.

zahl. Wie bereits bei der Abhandlung des Standes der 30 Die den Ausgängen der 4 Misch-Gatter 15. 16, 17 Technik erwähnt, muß die Binärstelle 2° des Re- und 18 zugeordneten Zahlenwerte werden den Eingisters 4 keinem Expander zugeführt werden, da sie gangen der Addiereinrichtung 22 zugeführt. Die lediglich die Gerade-Ungerade-Information für die Addiereinrichtung 22 enthält drei getrennte Addierbinär codierte Dezimalzahl liefert. Außerdem ent- werke 19, 20 und 21, die die erforderlichen Additionen spricht das im Register 4 gespeicherte Bit 2° dem Wert 35 vornehmen. Die am Ausgang des Misch-Gatters 15 des Bits 2° der Einerstelle der binär codierten Dezimal- und die am Ausgang des Misch-Gatters 16 anstehenden zahl. Somit erscheint am Ausgang der erfindungsge- Zahlenwerte werden im Addierwerk 19 addiert. Dasmäßen Einrichtung die binär codierte Dezimalzahl selbe geschieht durch das Addierwerk 20 für die am

1000 ( χ 1000) 0001 ( χ 100) 1001 ( χ 10) 0001 (χ 1), Ausgang der Misch-Gatter 17 und 18 anstehenden

40 Zahlenwerte. Die an den Ausgangen der Addierwerke

da in der Stufe 2° eine 1 gespeichert ist. Es zeigt sich 19 und 20 gebildeten Zahlenwerte werden im Addier-

also. daß die gelieferte binär codierte Dezimalzahl der werk 21 addiert, so daß die gebildete Summe das

im Speicher 4 gespeicherten Dualzahl äquivalent ist. Äquivalent der im Register 10 gespeicherten Dualzahl

Expander 5 enthält 400 Dioden. Misch-Gatter 7 in binär codierter Dezimalform darstellt. Die Addier-

und Misch-Gatter 8 verzweigen auf jeweils 63 Lei- 45 werke 19, 20 und 21 gehören zum bekannten Stand der

tungen für im Mittelwert 4 binär codierte Dezimal- Technik. Die »Voraus«-Korrekturschaltung und der

stellen. Auf dieser Grundlage enthalten die Misch- Binäraddierer des ersten Ausführungsbeispiels sind in

Gatter 7 und 8 etwa 500 Dioden. Die erfindungsge- diesem zweiten Ausführungsbeispiel nicht verwendet,

mäße Einrichtung benötigt demnach für die erforder- um zu zeigen, daß auch übliche Addiereinrichtungen

liehe Dehnung und Mischung etwa 1300 Dioden. 5° verwendbar sind. Die Wirkungsweise des zweiten

Dagegen würde eine dem Stande der Technik ent- Ausführungsbeispiels wird an Hand des gleichen, bei

sprechende Einrichtung bei einer 13-stelligen Dualzahl der Beschreibung des ersten Ausführungsbeispiels

für die Dehnung etwa 50 000 und für die Mischung verwendeten Zahlenbeispiels beschrieben. Es wird also

weitere 12 000 Dioden erfordern. Für die gesamte angenommen, in jeder Stelle des Registers 10 sei eine 1

Einrichtung zur Umsetzung ergeben sich dann etwa 55 gespeichert, was der Dezimalzah! 8191 und der binär

66 000 Dioden. Diese Gegenüberstellung zeigt, daß codierten Dezimalzahl

bei der erfindungsgemäßen Einrichtung die weitaus ,„^ , „ , , ,„„ ^.

geringere Anzahl von Schaltelementen erforderlich ist. ¹⁰⁰° < ' ^l000>⁽ⁱ⁰⁰¹ < * 100) 1001 ('< 10) 0001 (xl|

In F i g. 4 ist ein zweites Ausführungsbeispiel einer entspricht. In diesem Falle sind die Ausgangsleitungen

erfindungsgemäßen Einrichtung dargestellt. Es ist 60 sämtlicher Stufen des Registers 10 erregt. Die drei

wiederum willkürlich eine Einrichtung für eine erregten Eingänge des Expanders 11 ergeben auf tier

13ste1lige Dualzahl gewählt. dem Wert 5376 zugeordneten Ausgangsleitung ein

Es läßt sich zeigen, daß auch bei der scheinbaren Signal. In entsprechender Weise ist die dem Wen 2688

Aufteilung des Registers in zwei Teilregister die für die zugeordnete Ausgangsleitung des Expander-)2. die

Expander und Misch-Gatter erforderliche Anzahl von 65 dem Wert 84 zugeordnete Aiisgangsleitune Oe« ( \p_;-,n-

Dioden mit steigender Größe der umzuwandelnden ders 13 und die dem Wert 42 zugeordnete Ausganir·.-

Dualzahl ungeheuer ansteigen würde. Abhilfe kann leitung cics Expanders 14 erregt. Am Λϊνιμπιι des

hier eine Aufteilung in mehr als /wci Teilregister Misch-dallers 15 sind die den Werten 4(KKi. fooo "¹OO

1 8Od

ίο

100, 40, 20, 10,4 und 2 zugeordneten Ausgänge erregt. Die am Ausgang des Misch-Gatters 15 anstehende, binär codierte Dezin.alzahl ist demnach

0101 (x 1000) 0011(XlOO)Ol 11 (xlO)OllO(xl).

Am Ausgang des Misch-Gatters 16 erscheint die binär codierte Dezimalzahl

0010 (χ 1000) 0110 (χ 100) 1000 (χ 10) 1000 (χ 1).

Am Ausgang des Misch-Gatters 17 erscheint die binär codierte Dezimalzahl

1000(xl0)0100(xl).

Am Ausgang des Misch-Gatters 18 erscheint die binär codierte Dezimalzahl

0100(xl0)1000(xl).

Die von den Misch-Gattern IS und 16 gelieferten Zahlenwerte werden im Addierwerk 19 addiert, der demnach die binär codierte Dezimalzahl

1000 (χ 1000) 0000 (χ 100) 0110 (χ 10) 0100 (xl) mit dem Dezimalwert 8064 liefert. Die Zahlenwerte der Misch-Gatter 17 und 18 werden im Addierwerk 20 addiert, das dann den binär codierten Dezimalwert

0001 (χ 100) 0010 (x 10) 0110 (χ 1)

nächstfolgende ganze Zahl aufgerundet werden. Ist beispielsweise η — 17, so liefert der Ausdruck für die Anzahl der Mehrfachaddierer einen Wert vom 1 -f 2,2, also 3,2. Dieser Wert würde auf 4 aufgerundet werden, so daß in diesem Falle 4 Mehrfachaddierer erforderlich wären.

Für jeden Expander sind 21 Dioden erforderlich, so daß insgesamt 84 Dioden für sämtliche Expander erforderlich wären. Unter den gleichen Voraussetzungen

ίο wie beim ersten Ausfuhrungsbeispiel, daß sich nämlich jeder Ausgang des Expanders aus 4 binär codierten Dezimal komponenten zusammensetzt, so ergibt sich bei insgesamt 28 Ausgängen eine erforderliche Anzahl von 132 Dioden für die Mischung. Beim betrachteten

Ausführungsbeispiel wären demnach für die Dehnung

und Mischung insgesamt nur 16 Dioden erforderlich

Wie bereits ausgeführt, würde eine zum Stande der Technik gehörende Einrichtung angenähert 66 000 Dioden erfordern, um eine entsprechende Dehnung

«o und Mischung ausführen zu können. Daraus ergibt sich eine Einsparung von 99,7 ·/„ an Schaltelementen, wenn das Register 10 erfindungsgemäß in 4 Teilregister aufgespalten wird. Der bei der erfindungsgemäßen Einrichtung zusätzlich erforderliche Aufwand von 3 Addierern

*5 ist offensichtlich unbeachtlich.

mit dem Dezimalwert 126 liefert.

Die von den Addierwerken 19 und 20 gelieferten Zahlenwerte werden im Addierwerk 21 addiert. Das Addierwerk 21 liefert somit die binär codierte Dezimalzahl

1000 ( χ 1000) 0001 (χ 100) 1001 (χ 10) 0000 (χ 1)

mit dem Dezimalwert 8190. Wie im Ausführungsbeispiel 1 wird die Steile 2° der einer in der binär codierten Dezimalform direkt von der Stelle 2° des Registers 10 bestimmt. Am Ausgang der Einrichtung erscheint somit die binär codierte Dezimalzahl

1000 (χ 1000) 0001 (χ 100) 1001 (>: 10) 0001 (χ 1).

4°

Es ist festzustellen, daß 3 Addierwerke erforderlich sind, um eine korrekte Addition der 4 von den 4 Misch-Gattern gelieferten binär codierten Dezimalzahlen zu erhalten. Bei der erfindungsgemäßen Einrichtung ist ein Addierwerk weniger erforderlich, als Misch-Gatter vorhanden sind. Wird die erfindungsgemäße Einrichtung beispielsweise mit 3 Misch-Gattern aufgebaut, so sind lediglich 2 Addierwerke erforderlich. Das erste Addierwerk würde die Ausgangswerte des ersten und des zweiten Misch-Gatters addieren, während das zweite Addierwerk die Ausgangswerte des ersten Addierwerkes und des dritten Misch-Gatters addieren und daraus die binär codierte Dezimalzahl mit Ausnahme des Bits 2° der Einerstelle bilden würde.

Eine weitere Einsparung an Schaltelementen und eine weitere Vereinfachung der Einrichtung kann daduich erzielt werden, daß ein Addierwerk verwendet wird, das gleichzeitig mehr als zwei binär codierte Dezimalzahlen addieren kann. Die zum Aufbau der Addiereinrichlung 22 erforderliche Anzahl derartiger Mehrfachaddierer ist abhängig von der Anzahl der verwendeten Misch-Gatter. Die Anzahl der erforderlichen Mehrfachaddierer ergibt sich aus dem Ausdruck [1 I (fl-6)/5]. Hierbei entspricht η der Anzahl der Misch-Gatter. Der Wert (n -6)/5 ist nur von Bedeutung, solange er positiv ist, während er in allen anderen Fällen als 0 anzunehmen ist. Der erhaltene Wert für die Af!Z2h! der Mshrfachaddicrcr sollte htcts auf 'Ji*?

Claims (6)

Patentansprüche:

1. Einrichtung zur Umsetzung von Dualzahlen in binär codierte Dezimalzahlen in paralleler Darstellung, wobei die umzusetzende Dualzahl in einem binären Speicherregister gespeichert ist. dadurchgekennzeichnet, daß die Ausgänge des Speicherregisters (4) so gruppiert sind, daß zwei oder mehrere Teilregister entstehen, deren Inhalte addiert die im Speicherregister gespeicherte Dualzahl ergeben, daß die Ausgangs der Teilregister über jeweils zugeordnete Expander (5, 6) und Misch-Gatter (7, 9λ geführt sind, die den Inhalt der Teilregister in die binär codierte Dezimalform bringen, und daß die Ausgänge der Misch-Gatter (7, 8) einer Addiereinrichtung (9) zugeführt werden, an deren Ausgang die der Dualzahl entsprechende binär codierte Dezimalzahl gebildet wird.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die durch die Gruppierung der Ausgänge des Registers gebildeten Teilregister jeweils entweder nur Stellen mit geraden oder jeweils nur Stellen mit ungeraden Stellengewichten des Registers zugeordnet sind.

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Addiereinrichtung eine »Voraust-Korrekturschaltung (Fig. 3a) in Verbindung mit einem Binäraddierer (550) enthält.

4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Addiereinrichtung eine »Voraust-Korrekturschaltung in Verbindung mit einem Mehrfachaddierer enthält.

5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Addiereinrichtung aus Addierern für binär codierte Dezimalzahlen besteht, deren Anzahl um 1 geringer ist als die Anzahl der vorgesehenen Misch-Gatter.

6. Einrichtung nach Anspruch I, dadurch gekennzeichnet, daß die Addiereinrichtung aus gleichzeitig bis zu 6 binär codierter. Dezimalzahien addierenden Mehrfnchaddierern besteht deren

Mindestanzahl durch den auf eine ganze Zahl aufgerundeten Ausdruck [I — («—5)/6] bestimmt wird, wobei n der Anzahl der verwendeten Misch-Gatter entspricht und der Ausdruck (« — 5)/6 = 0 gewählt wird, wenn er sich als negativ erweist.

Hierzu 2 Blatt Zeichnungen