JPH08316735A - ダイレクト・ディジタル・シンセサイザ - Google Patents
ダイレクト・ディジタル・シンセサイザInfo
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- JPH08316735A JPH08316735A JP12135795A JP12135795A JPH08316735A JP H08316735 A JPH08316735 A JP H08316735A JP 12135795 A JP12135795 A JP 12135795A JP 12135795 A JP12135795 A JP 12135795A JP H08316735 A JPH08316735 A JP H08316735A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 動作（出力）周波数を向上する。
【構成】 発生すべき周波数データを入力し基準クロッ
クが入力される毎に入力周波数に対応したディジタルデ
ータを累積する位相累算器１と、その累積出力をアドレ
スデータとして入力し、このアドレスデータに対応した
波形データを一時的に格納しておく第１波形メモリ（Ｒ
ＯＭ）２と、このＲＯＭ２に格納してある波形データを
電源入力直後に転送するためのブートストラップ回路５
と、このブートストラップ回路５によりＲＯＭ２に格納
してある波形データが転送される第２波形メモリ（ＲＡ
Ｍ）６と、これより出力する波形データを入力してアナ
ログ信号に変換するＤ／Ａ変換器３と、このアナログ信
号を入力して所望周波数の波形の信号を出力するフィル
タ４とよりなる。
クが入力される毎に入力周波数に対応したディジタルデ
ータを累積する位相累算器１と、その累積出力をアドレ
スデータとして入力し、このアドレスデータに対応した
波形データを一時的に格納しておく第１波形メモリ（Ｒ
ＯＭ）２と、このＲＯＭ２に格納してある波形データを
電源入力直後に転送するためのブートストラップ回路５
と、このブートストラップ回路５によりＲＯＭ２に格納
してある波形データが転送される第２波形メモリ（ＲＡ
Ｍ）６と、これより出力する波形データを入力してアナ
ログ信号に変換するＤ／Ａ変換器３と、このアナログ信
号を入力して所望周波数の波形の信号を出力するフィル
タ４とよりなる。
Description
【０００１】
【産業上の利用分野】本発明は、任意の周波数の所望の
波形を正確に発生することができるようにしたダイレク
ト・ディジタル・シンセサイザ（ＤＤＳ）に関する。
波形を正確に発生することができるようにしたダイレク
ト・ディジタル・シンセサイザ（ＤＤＳ）に関する。
【０００２】
【従来の技術】任意の周波数又は波形を正確に発生でき
る周波数シンセサイザとしてダイレクト・ディジタル・
シンセサイザ（ＤＤＳ）がある。これは任意の周波数又
は波形をディジタル的に設定すると、予じめ波形メモリ
（ＲＯＭ）に格納された波形データを、基準クロック毎
に位相累算器から累算された累算値を、当該波形メモリ
のアドレス値として順次読み出すと同時にその値をディ
ジタル値からアナログ値へ変換することにより、目的と
する波形をアナログ（連続）波形として出力するように
したものである。
る周波数シンセサイザとしてダイレクト・ディジタル・
シンセサイザ（ＤＤＳ）がある。これは任意の周波数又
は波形をディジタル的に設定すると、予じめ波形メモリ
（ＲＯＭ）に格納された波形データを、基準クロック毎
に位相累算器から累算された累算値を、当該波形メモリ
のアドレス値として順次読み出すと同時にその値をディ
ジタル値からアナログ値へ変換することにより、目的と
する波形をアナログ（連続）波形として出力するように
したものである。
【０００３】図３は従来の一般的なダイレクト・ディジ
タル・シンセサイザの構成の１例を示すブロック図であ
る。入力として発生すべき周波数データを設定すると、
設定した周波数に対応したディジタル的なデータが位相
累算器１に入力される。位相累算器１には基準クロック
が累算すべき位相情報の時間の基準として与えられてお
り、入力データは基準クロックが入力する度に累算され
る。この累算器は通常全加算器とフリップフロップ回路
で構成されており、基準クロックが入力される度にステ
ップ状に増加する。この位相累算器１の出力は第１波形
メモリ（ＲＯＭ）２のアドレス入力にアドレスデータと
して入力される。この波形メモリ（ＲＯＭ）２の内容
（アドレスデータに対応した波形データ）が、入力アド
レスが変化する毎に変化する各種任意の波形データとし
て波形メモリ（ＲＯＭ）２から出力される。
タル・シンセサイザの構成の１例を示すブロック図であ
る。入力として発生すべき周波数データを設定すると、
設定した周波数に対応したディジタル的なデータが位相
累算器１に入力される。位相累算器１には基準クロック
が累算すべき位相情報の時間の基準として与えられてお
り、入力データは基準クロックが入力する度に累算され
る。この累算器は通常全加算器とフリップフロップ回路
で構成されており、基準クロックが入力される度にステ
ップ状に増加する。この位相累算器１の出力は第１波形
メモリ（ＲＯＭ）２のアドレス入力にアドレスデータと
して入力される。この波形メモリ（ＲＯＭ）２の内容
（アドレスデータに対応した波形データ）が、入力アド
レスが変化する毎に変化する各種任意の波形データとし
て波形メモリ（ＲＯＭ）２から出力される。
【０００４】この波形データはディジタル・アナログ
（Ｄ／Ａ）変換器３で所望のアナログ（連続）信号に変
換される。このＤ／Ａ変換器３も位相累算器１と同じ基
準クロックにより動作する。波形データを順次読み出
し、アナログ変換した信号は、フィルタ４で所望の波形
に適合した濾波作用により整形されて出力される。出力
波形として正弦（余弦）波を必要とする場合は、フィル
タ４は通常ローパス（低域通過）フィルタであり、高周
波成分が除去され、滑らかな波形に整形される。このよ
うにして波形メモリ（ＲＯＭ）２に格納された波形デー
タから所望の周波数の、所望の波形の信号を出力するこ
とができる。
（Ｄ／Ａ）変換器３で所望のアナログ（連続）信号に変
換される。このＤ／Ａ変換器３も位相累算器１と同じ基
準クロックにより動作する。波形データを順次読み出
し、アナログ変換した信号は、フィルタ４で所望の波形
に適合した濾波作用により整形されて出力される。出力
波形として正弦（余弦）波を必要とする場合は、フィル
タ４は通常ローパス（低域通過）フィルタであり、高周
波成分が除去され、滑らかな波形に整形される。このよ
うにして波形メモリ（ＲＯＭ）２に格納された波形デー
タから所望の周波数の、所望の波形の信号を出力するこ
とができる。
【０００５】しかしながら、このような従来のダイレク
ト・ディジタル・シンセサイザでは次のような課題があ
った。原理的に発生しようとするアナログ（連続）波
は、サンプリング定理により最高でも基準クロック周波
数の２分の１以下である。さらに実用的には正弦（余
弦）波を発生する場合、スプリアスなどの点から出力周
波数は基準クロック周波数の約３分の１以下程度に制限
される。したがってダイレクト・ディジタル・シンセサ
イザの出力周波数を上げるためには基準クロック周波数
を上げる必要がある。ところが、波形メモリ（ＲＯＭ）
２の波形データを読み出す際に、波形メモリ（ＲＯＭ）
２に周波数情報としてのアドレスデータが入力されてか
ら波形データが読み出されるまでに時間を要するので、
位相累算器１及びＤ／Ａ変換器３に入力される基準クロ
ックの周期はこの時間より長くなければならない。
ト・ディジタル・シンセサイザでは次のような課題があ
った。原理的に発生しようとするアナログ（連続）波
は、サンプリング定理により最高でも基準クロック周波
数の２分の１以下である。さらに実用的には正弦（余
弦）波を発生する場合、スプリアスなどの点から出力周
波数は基準クロック周波数の約３分の１以下程度に制限
される。したがってダイレクト・ディジタル・シンセサ
イザの出力周波数を上げるためには基準クロック周波数
を上げる必要がある。ところが、波形メモリ（ＲＯＭ）
２の波形データを読み出す際に、波形メモリ（ＲＯＭ）
２に周波数情報としてのアドレスデータが入力されてか
ら波形データが読み出されるまでに時間を要するので、
位相累算器１及びＤ／Ａ変換器３に入力される基準クロ
ックの周期はこの時間より長くなければならない。
【０００６】このように波形メモリ（ＲＯＭ）２の波形
データを読み出すための動作速度（周波数）が限られて
いるために、基準クロックの周波数を上げようとしても
波形メモリ（ＲＯＭ）２の動作速度（周波数）に制限さ
れ、ダイレクト・ディジタル・シンセサイザの出力周波
数が制限されるという課題があった。このような課題を
解決するための方法として上記波形メモリ（ＲＯＭ）２
により波形データを読み出す方法に換え、周波数情報と
してのアドレスデータを直接演算し、波形データを得る
方法が考えられる。
データを読み出すための動作速度（周波数）が限られて
いるために、基準クロックの周波数を上げようとしても
波形メモリ（ＲＯＭ）２の動作速度（周波数）に制限さ
れ、ダイレクト・ディジタル・シンセサイザの出力周波
数が制限されるという課題があった。このような課題を
解決するための方法として上記波形メモリ（ＲＯＭ）２
により波形データを読み出す方法に換え、周波数情報と
してのアドレスデータを直接演算し、波形データを得る
方法が考えられる。
【０００７】
【発明が解決しようとする課題】この方法だと、波形メ
モリ（ＲＯＭ）２から波形データを読み出す方法よりも
約２〜３倍程度、ダイレクト・ディジタル・シンセサイ
ザの動作（出力）周波数を向上させることができるが、
ハードウェア量が多くなることと，容易に演算回路を変
更し，波形データを変更することが難しいなどの課題が
あった。
モリ（ＲＯＭ）２から波形データを読み出す方法よりも
約２〜３倍程度、ダイレクト・ディジタル・シンセサイ
ザの動作（出力）周波数を向上させることができるが、
ハードウェア量が多くなることと，容易に演算回路を変
更し，波形データを変更することが難しいなどの課題が
あった。
【０００８】
【課題を解決するための手段】本発明シンセサイザは、
上記従来技術の動作（出力）周波数が波形メモリ（ＲＯ
Ｍ）の動作速度（周波数）により制限されるという課題
と波形データの変更が難しいという課題を解決するた
め、図１に示すように周波数データを入力して基準クロ
ックが入力されるごとにその累算値を出力すべき波形の
位相情報とする位相累算器１と、前記位相累算器１の出
力を入力して各種波形データを読み出す波形メモリと該
波形メモリの出力を入力するＤ／Ａ変換器３と該Ｄ／Ａ
変換器３の出力を入力するフィルタ４より構成されたダ
イレクト・ディジタル・シンセサイザにおいて、前記波
形データを読み出す波形メモリの処理速度を向上するた
めに、波形メモリは、波形データを一度格納しておく第
１波形メモリ２と、電源入力直後に前記第１波形メモリ
２の波形データが転送され、読み出される第２波形メモ
リ６より構成されたことを特徴とする。
上記従来技術の動作（出力）周波数が波形メモリ（ＲＯ
Ｍ）の動作速度（周波数）により制限されるという課題
と波形データの変更が難しいという課題を解決するた
め、図１に示すように周波数データを入力して基準クロ
ックが入力されるごとにその累算値を出力すべき波形の
位相情報とする位相累算器１と、前記位相累算器１の出
力を入力して各種波形データを読み出す波形メモリと該
波形メモリの出力を入力するＤ／Ａ変換器３と該Ｄ／Ａ
変換器３の出力を入力するフィルタ４より構成されたダ
イレクト・ディジタル・シンセサイザにおいて、前記波
形データを読み出す波形メモリの処理速度を向上するた
めに、波形メモリは、波形データを一度格納しておく第
１波形メモリ２と、電源入力直後に前記第１波形メモリ
２の波形データが転送され、読み出される第２波形メモ
リ６より構成されたことを特徴とする。
【０００９】
【作 用】発生すべき周波数データを位相累算器１に入
力すると、入力周波数に対応したディジタルデータが、
基準クロックが入力されるごとに累積され、この累積出
力は第２波形メモリ６のアドレス入力にアドレスデータ
として入力される。このアドレスデータに対応した波形
データが一度、第１波形メモリ２に格納しておき、電源
入力直後に、この第１波形メモリ２の波形データが第２
波形メモリ６に転送され、これより入力アドレスが変化
する毎に変化する所望の波形データが出力される。この
波形データはＤ／Ａ変換器３に入力されてアナログ信号
に変換され、このアナログ信号はフィルタ４に入力され
てこれより所望周波数の波形の信号が出力されることに
なる。
力すると、入力周波数に対応したディジタルデータが、
基準クロックが入力されるごとに累積され、この累積出
力は第２波形メモリ６のアドレス入力にアドレスデータ
として入力される。このアドレスデータに対応した波形
データが一度、第１波形メモリ２に格納しておき、電源
入力直後に、この第１波形メモリ２の波形データが第２
波形メモリ６に転送され、これより入力アドレスが変化
する毎に変化する所望の波形データが出力される。この
波形データはＤ／Ａ変換器３に入力されてアナログ信号
に変換され、このアナログ信号はフィルタ４に入力され
てこれより所望周波数の波形の信号が出力されることに
なる。
【００１０】
【実施例】本発明では、ダイレクト・ディジタル・シン
セサイザの動作（出力）周波数を向上させる手段とし
て，ダイレクト・ディジタル・シンセサイザの第１波形
メモリ（ＲＯＭ）により波形データを読み出す方法を改
善し、所望の波形の波形データを波形メモリ（ＲＯＭ）
に一度、格納しておき、電源入力直後に、前記波形メモ
リ（ＲＯＭ）の波形データを第２波形メモリ（ＲＡＭ）
に転送し、その後の波形メモリの波形データはＲＡＭよ
り読み出すものである。一般に波形データをＲＯＭから
読み出すよりもＲＡＭから読み出す方が周波数データと
してのアドレスデータが入力されてから波形データが読
み出されるまでの時間が短い。ところがＲＡＭは電源を
入力している間以外は波形データを格納しておくことが
できないため、一般にＲＯＭに格納してある波形データ
をＲＡＭに電源入力直後に転送するブートストラップ回
路と呼ばれる回路が必要になる。このブートストラップ
回路は論理回路により行う方法，ソフトウェアで行う方
法などいずれの方法でも良い。又ＲＯＭは磁気ディスク
装置や磁気テープ装置などの半導体以外のメモリのいず
れでも良い。
セサイザの動作（出力）周波数を向上させる手段とし
て，ダイレクト・ディジタル・シンセサイザの第１波形
メモリ（ＲＯＭ）により波形データを読み出す方法を改
善し、所望の波形の波形データを波形メモリ（ＲＯＭ）
に一度、格納しておき、電源入力直後に、前記波形メモ
リ（ＲＯＭ）の波形データを第２波形メモリ（ＲＡＭ）
に転送し、その後の波形メモリの波形データはＲＡＭよ
り読み出すものである。一般に波形データをＲＯＭから
読み出すよりもＲＡＭから読み出す方が周波数データと
してのアドレスデータが入力されてから波形データが読
み出されるまでの時間が短い。ところがＲＡＭは電源を
入力している間以外は波形データを格納しておくことが
できないため、一般にＲＯＭに格納してある波形データ
をＲＡＭに電源入力直後に転送するブートストラップ回
路と呼ばれる回路が必要になる。このブートストラップ
回路は論理回路により行う方法，ソフトウェアで行う方
法などいずれの方法でも良い。又ＲＯＭは磁気ディスク
装置や磁気テープ装置などの半導体以外のメモリのいず
れでも良い。
【００１１】図１は本発明シンセサイザの１実施例の構
成を示すブロック図である。図１において１は発生すべ
き周波数データを入力し基準クロックが入力される毎に
入力周波数に対応したディジタルデータを累積する位相
累算器、２はその累積出力をアドレスデータとして入力
し、このアドレスデータに対応した波形データを一時的
に格納しておく第１波形メモリ（ＲＯＭ）、５はこのＲ
ＯＭ２に格納してある波形データを電源入力直後に転送
するためのブートストラップ回路、６はこのブートスト
ラップ回路５によりＲＯＭ２に格納してある波形データ
が転送される第２波形メモリ（ＲＡＭ）、３はこれより
出力する波形データを入力してアナログ信号に変換する
Ｄ／Ａ変換器、４はこのアナログ信号を入力して所望周
波数の波形の信号を出力するフィルタである。
成を示すブロック図である。図１において１は発生すべ
き周波数データを入力し基準クロックが入力される毎に
入力周波数に対応したディジタルデータを累積する位相
累算器、２はその累積出力をアドレスデータとして入力
し、このアドレスデータに対応した波形データを一時的
に格納しておく第１波形メモリ（ＲＯＭ）、５はこのＲ
ＯＭ２に格納してある波形データを電源入力直後に転送
するためのブートストラップ回路、６はこのブートスト
ラップ回路５によりＲＯＭ２に格納してある波形データ
が転送される第２波形メモリ（ＲＡＭ）、３はこれより
出力する波形データを入力してアナログ信号に変換する
Ｄ／Ａ変換器、４はこのアナログ信号を入力して所望周
波数の波形の信号を出力するフィルタである。
【００１２】上記構成の本実施例において入力として発
生すべき周波数を設定すると、設定した周波数に対応し
たディジタル的なデータが、位相累算器１に入力され
る。位相累算器１には、基準クロックが累算すべき位相
情報の時間の基準として与えられており、入力データは
基準クロックが入力する度に累算される。この位相累算
器１の出力は、第２波形メモリ（ＲＡＭ）６に従来の波
形メモリ（ＲＯＭ）のアドレスデータに相当する位相
（周波数）情報として入力される。
生すべき周波数を設定すると、設定した周波数に対応し
たディジタル的なデータが、位相累算器１に入力され
る。位相累算器１には、基準クロックが累算すべき位相
情報の時間の基準として与えられており、入力データは
基準クロックが入力する度に累算される。この位相累算
器１の出力は、第２波形メモリ（ＲＡＭ）６に従来の波
形メモリ（ＲＯＭ）のアドレスデータに相当する位相
（周波数）情報として入力される。
【００１３】ダイレクト・ディジタル・シンセサイザの
電源入力直後に、ブートストラップ回路５を起動させる
ことにより第１波形メモリ（ＲＯＭ）２に格納されてい
る波形データの内容が、第２波形メモリ（ＲＡＭ）６へ
転送されるので、これにより第２波形メモリ（ＲＡＭ）
６には従来の波形メモリ（ＲＯＭ）と同じ内容が格納さ
れる。第２波形メモリ（ＲＡＭ）６からは、入力された
位相（周波数）情報に対応した所望の波形データが基準
クロックに同期して出力される。この波形データはＤ／
Ａ変換器３で、基準クロックに同期してアナログ（連
続）信号に変換される。このアナログ（連続）信号はフ
ィルタ４により所望の波形に整形されて所望周波数の波
形の信号が出力される。
電源入力直後に、ブートストラップ回路５を起動させる
ことにより第１波形メモリ（ＲＯＭ）２に格納されてい
る波形データの内容が、第２波形メモリ（ＲＡＭ）６へ
転送されるので、これにより第２波形メモリ（ＲＡＭ）
６には従来の波形メモリ（ＲＯＭ）と同じ内容が格納さ
れる。第２波形メモリ（ＲＡＭ）６からは、入力された
位相（周波数）情報に対応した所望の波形データが基準
クロックに同期して出力される。この波形データはＤ／
Ａ変換器３で、基準クロックに同期してアナログ（連
続）信号に変換される。このアナログ（連続）信号はフ
ィルタ４により所望の波形に整形されて所望周波数の波
形の信号が出力される。
【００１４】図２は図１に示す本実施例の詳細を示すブ
ロック図を示す。この実施例ではダイレクト・ディジタ
ル・シンセサイザの電源入力直後にブートストラップ回
路５のリセット回路１３が作動し、カウンタ回路１４へ
リセットパルスを出力する。このリセットパルスにより
カウンタ回路１４は、カウントを開始する。このカウン
ト値は３状態のバッファ回路８を通じて第２波形メモリ
（ＲＡＭ）６のアドレス端子Ａ0 〜Ａ9 へ入力される。
このカウンタ回路１４からのカウント値は同時に第１波
形メモリ（ＲＯＭ）２のアドレス端子Ａ0 〜Ａ9 へ入力
される。このアドレス値に対応した第１波形メモリ（Ｒ
ＯＭ）２の内容が３状態のバッファ回路１０を通じて第
２波形メモリ（ＲＡＭ）６の端子Ｄ0 〜Ｄ7へ入力され
る。
ロック図を示す。この実施例ではダイレクト・ディジタ
ル・シンセサイザの電源入力直後にブートストラップ回
路５のリセット回路１３が作動し、カウンタ回路１４へ
リセットパルスを出力する。このリセットパルスにより
カウンタ回路１４は、カウントを開始する。このカウン
ト値は３状態のバッファ回路８を通じて第２波形メモリ
（ＲＡＭ）６のアドレス端子Ａ0 〜Ａ9 へ入力される。
このカウンタ回路１４からのカウント値は同時に第１波
形メモリ（ＲＯＭ）２のアドレス端子Ａ0 〜Ａ9 へ入力
される。このアドレス値に対応した第１波形メモリ（Ｒ
ＯＭ）２の内容が３状態のバッファ回路１０を通じて第
２波形メモリ（ＲＡＭ）６の端子Ｄ0 〜Ｄ7へ入力され
る。
【００１５】このようにカウンタ回路１４がカウントさ
れている間は第２波形メモリ（ＲＡＭ）６はアドレス端
子Ａ0 〜Ａ9 へ入力された値の番地に対応し，端子Ｄ0
〜Ｄ 7 へ入力された値、すなわち第１波形メモリ（ＲＯ
Ｍ）２のアドレスに対応した波形データの値を第２波形
メモリ（ＲＡＭ）６へ書き込むために第２波形メモリ
（ＲＡＭ）６のＷ／Ｒ端子へカウンタ回路１４から制御
信号が入力されている。カウント中は３状態（スリース
テート）のバッファ回路８及び１０の出力が導通（イネ
ーブル）、バッファ回路９の出力が非導通（ディスイネ
ーブル）になる様にカウンタ回路１４から制御信号が入
力されており、位相累算器１からの信号は、３状態（ス
リーステート）のバッファ回路９の出力端子０0 〜０10
が高インピーダンスになっているため出力されない。こ
のようにして電源入力直後に第１波形メモリ（ＲＯＭ）
２の内容が、第２波形メモリ（ＲＡＭ）６へ転送され，
第１波形メモリ（ＲＯＭ）２と第２波形メモリ（ＲＡ
Ｍ）６の内容が同じものとなる。
れている間は第２波形メモリ（ＲＡＭ）６はアドレス端
子Ａ0 〜Ａ9 へ入力された値の番地に対応し，端子Ｄ0
〜Ｄ 7 へ入力された値、すなわち第１波形メモリ（ＲＯ
Ｍ）２のアドレスに対応した波形データの値を第２波形
メモリ（ＲＡＭ）６へ書き込むために第２波形メモリ
（ＲＡＭ）６のＷ／Ｒ端子へカウンタ回路１４から制御
信号が入力されている。カウント中は３状態（スリース
テート）のバッファ回路８及び１０の出力が導通（イネ
ーブル）、バッファ回路９の出力が非導通（ディスイネ
ーブル）になる様にカウンタ回路１４から制御信号が入
力されており、位相累算器１からの信号は、３状態（ス
リーステート）のバッファ回路９の出力端子０0 〜０10
が高インピーダンスになっているため出力されない。こ
のようにして電源入力直後に第１波形メモリ（ＲＯＭ）
２の内容が、第２波形メモリ（ＲＡＭ）６へ転送され，
第１波形メモリ（ＲＯＭ）２と第２波形メモリ（ＲＡ
Ｍ）６の内容が同じものとなる。
【００１６】カウント終了後は３状態（スリーステー
ト）のバッファ回路８及び１０の各出力端子は高インピ
ーダンスになっているため出力されない。又、カウント
中は出力端子が高インピーダンスとなっていた３状態
（スリーステート）のバッファ回路９からはカウント終
了後はカウンタ回路１４からの制御信号により位相累算
器１からの信号が出力される様になる。その後は、通常
のダイレクト・ディジタル・シンセサイザの動作を行う
が、従来の波形メモリ（ＲＯＭ）からの波形データを読
み出していたものを第２波形メモリ（ＲＡＭ）６から読
み出すことにより高速動作が可能となる。この実施例で
はダイレクト・ディジタル・シンセサイザの周波数デー
タ入力は２０ビットで位相累算器１の加算すべき位相値
である入力データに相当する。この入力データと並列２
０ビットのフリップフロップ１２に一時記憶されている
位相値が全加算器１１により加算されて、基準クロック
に同期して新しい位相値として並列２０ビットのフリッ
プフロップ１２にそれぞれ蓄積される。この例では４ビ
ットの全加算器１１1 〜１１5 を直列にして２０ビット
としているが、これ以外の方法で全加算器を直列に接続
しても良い。又フリップフロップ１２もフリップフロッ
プを個別に２０個並列に接続しても良い。
ト）のバッファ回路８及び１０の各出力端子は高インピ
ーダンスになっているため出力されない。又、カウント
中は出力端子が高インピーダンスとなっていた３状態
（スリーステート）のバッファ回路９からはカウント終
了後はカウンタ回路１４からの制御信号により位相累算
器１からの信号が出力される様になる。その後は、通常
のダイレクト・ディジタル・シンセサイザの動作を行う
が、従来の波形メモリ（ＲＯＭ）からの波形データを読
み出していたものを第２波形メモリ（ＲＡＭ）６から読
み出すことにより高速動作が可能となる。この実施例で
はダイレクト・ディジタル・シンセサイザの周波数デー
タ入力は２０ビットで位相累算器１の加算すべき位相値
である入力データに相当する。この入力データと並列２
０ビットのフリップフロップ１２に一時記憶されている
位相値が全加算器１１により加算されて、基準クロック
に同期して新しい位相値として並列２０ビットのフリッ
プフロップ１２にそれぞれ蓄積される。この例では４ビ
ットの全加算器１１1 〜１１5 を直列にして２０ビット
としているが、これ以外の方法で全加算器を直列に接続
しても良い。又フリップフロップ１２もフリップフロッ
プを個別に２０個並列に接続しても良い。
【００１７】この位相累算器１の出力は第２波形メモリ
（ＲＡＭ）６のアドレスデータ、すなわち位相（周波
数）情報として入力される。この第２波形メモリ（ＲＡ
Ｍ）６には電源入力直後に第１波形メモリ（ＲＯＭ）２
から転送された波形データが格納される。入力された位
相（周波数）情報に対応した所望の波形データが第２波
形メモリ（ＲＡＭ）６から出力される。この波形データ
はＤ／Ａ変換器３で、基準クロックに同期してアナログ
（連続）信号に変換される。このアナログ（連続）信号
はフィルタ４により所望の波形に整形されて出力され
る。この実施例ではＤ／Ａ変換器３の分解能は８ビット
であるが、分解能は用途に応じて違うものでも良い。
又、ダイレクト・ディジタル・シンセサイザの周波数デ
ータ入力は必要に応じて２０ビットでなくても良く、ハ
ードウェア量を軽減することができる。なお、ブートス
トラップ回路５の動作はソフトウェアにより行うことも
できる。
（ＲＡＭ）６のアドレスデータ、すなわち位相（周波
数）情報として入力される。この第２波形メモリ（ＲＡ
Ｍ）６には電源入力直後に第１波形メモリ（ＲＯＭ）２
から転送された波形データが格納される。入力された位
相（周波数）情報に対応した所望の波形データが第２波
形メモリ（ＲＡＭ）６から出力される。この波形データ
はＤ／Ａ変換器３で、基準クロックに同期してアナログ
（連続）信号に変換される。このアナログ（連続）信号
はフィルタ４により所望の波形に整形されて出力され
る。この実施例ではＤ／Ａ変換器３の分解能は８ビット
であるが、分解能は用途に応じて違うものでも良い。
又、ダイレクト・ディジタル・シンセサイザの周波数デ
ータ入力は必要に応じて２０ビットでなくても良く、ハ
ードウェア量を軽減することができる。なお、ブートス
トラップ回路５の動作はソフトウェアにより行うことも
できる。
【００１８】以上詳細に述べた様に、ダイレクト・ディ
ジタル・シンセサイザの高速動作が可能となる。従来の
波形メモリ（ＲＯＭ）から波形データを読み出す方法で
は、波形メモリに周波数情報としてのアドレスデータが
入力されてから波形データが読み出されるまでに最低３
０〔ｎｓ〕程度の時間を要していたが、本発明実施例で
は、入力データが入力されてから波形データを第２波形
メモリ（ＲＡＭ）６から出力するまでの時間が５〜１０
〔ｎｓ〕程度と約３分の１以下に軽減される。
ジタル・シンセサイザの高速動作が可能となる。従来の
波形メモリ（ＲＯＭ）から波形データを読み出す方法で
は、波形メモリに周波数情報としてのアドレスデータが
入力されてから波形データが読み出されるまでに最低３
０〔ｎｓ〕程度の時間を要していたが、本発明実施例で
は、入力データが入力されてから波形データを第２波形
メモリ（ＲＡＭ）６から出力するまでの時間が５〜１０
〔ｎｓ〕程度と約３分の１以下に軽減される。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ダイレクト・ディジタル・シンセサイザ（ＤＤ
Ｓ）において位相累算器の出力である位相（周波数）デ
ータから所望の周波数，波形を得るための波形データを
第１波形メモリに格納しておき，電源入力直後、第１波
形メモリの波形データを第２波形メモリへ転送し、波形
データを第２波形メモリより読み出すことにより、動作
（出力）周波数を、従来の動作（出力）周波数の３〜６
倍程度まで向上することができる。
れば、ダイレクト・ディジタル・シンセサイザ（ＤＤ
Ｓ）において位相累算器の出力である位相（周波数）デ
ータから所望の周波数，波形を得るための波形データを
第１波形メモリに格納しておき，電源入力直後、第１波
形メモリの波形データを第２波形メモリへ転送し、波形
データを第２波形メモリより読み出すことにより、動作
（出力）周波数を、従来の動作（出力）周波数の３〜６
倍程度まで向上することができる。
【図１】本発明シンセサイザの１実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示す本実施例の詳細を示すブロック図を
示す。
示す。
【図３】従来の一般的なダイレクト・ディジタル・シン
セサイザの構成の１例を示すブロック図である。
セサイザの構成の１例を示すブロック図である。
１ 位相累算器 ２ 第１波形メモリ（ＲＯＭ） ３ Ｄ／Ａ変換器 ４ フィルタ ５ ブートストラップ回路 ６ 第２波形メモリ（ＲＡＭ） ８ バッファ回路 ９ バッファ回路 １０ バッファ回路 １１ 全加算器 １１1 〜１１5 全加算器 １２ フリップフロップ １３ リセット回路 １４ カウンタ回路
Claims (1)
- 【請求項１】 周波数データを入力して基準クロックが
入力されるごとにその累算値を出力すべき波形の位相情
報とする位相累算器と、前記位相累算器の出力を入力し
て各種波形データを読み出す波形メモリと該波形メモリ
の出力を入力するＤ／Ａ変換器と該Ｄ／Ａ変換器の出力
を入力するフィルタより構成されたダイレクト・ディジ
タル・シンセサイザにおいて、前記波形データを読み出
す波形メモリの処理速度を向上するために、波形メモリ
は、波形データを一度格納しておく第１波形メモリと、
電源入力直後に前記第１波形メモリの波形データが転送
され、読み出される第２波形メモリより構成されたこと
を特徴とするダイレクト・ディジタル・シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12135795A JPH08316735A (ja) | 1995-05-19 | 1995-05-19 | ダイレクト・ディジタル・シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12135795A JPH08316735A (ja) | 1995-05-19 | 1995-05-19 | ダイレクト・ディジタル・シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316735A true JPH08316735A (ja) | 1996-11-29 |
Family
ID=14809273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12135795A Pending JPH08316735A (ja) | 1995-05-19 | 1995-05-19 | ダイレクト・ディジタル・シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316735A (ja) |
-
1995
- 1995-05-19 JP JP12135795A patent/JPH08316735A/ja active Pending
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