JP2558245B2 - 音程制御装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は音程制御装置に関し、特にオーディオ信号の
周波数を所望に変化させることによって原音と再生音と
の間の音程を制御する音程制御装置に関するものであ
る。

背景技術 オーディオ信号をサンプリングしてディジタル化しこ
れを順次RAM（ランダムアクセスメモリ）等の記憶手段
に書込み、この書込まれたデータを読出す周期を指令に
応じて変化させることによって、読出したデータから得
られる再生オーディオ信号の周波数を変化させて音程を
制御する音程制御装置が、本願出願人により提案されて
いる。

第１図はかかる装置の概略ブロック図であり、図にお
いて、１はRAMの読出しアドレスに所定の一定数値Ｍま
たはＮを加算する加算器、２は加算器１の出力とRAMの
書込みアドレスを比較する比較器、３は比較器２の出力
であるクロスフェードスタート信号により、クロスフェ
ード制御信号を作り出す制御回路、４は記憶装置として
のRAM及びラッチであり、書込みアドレスと読出しアド
レス入力を有しており、マルチプレクサ５によって選択
された２つの読出しアドレスＲ及びＲ′（Ｒ′＝Ｒ＋Ｍ
またはＲ＋N:M,Nは任意の一定の整数）により各々のデ
ータをラッチする。６はクロスフェーダでありRAM及び
ラッチ４からの２つの読出しデータを制御回路３の出力
によって行ない、出力信号を得る。

かかる構成において、読出しアドレスはマルチプレク
サ５を通してRAM4に入力され、そのアドレスＲに対応し
たデータをラッチする。一方、読み出しアドレスは加算
器１により一定数値ＭまたはＮが加算され、これがアド
レスＲ′（Ｒ′＝Ｒ＋ＭまたはＲ＋Ｎ）となって、マル
チプレクサ５を通してRAM4に入力され、アドレスＲ′に
対応したデータをラッチする。また、加算器１で得られ
た出力Ｒ′と書込みアドレスが同一となったときに、Ｈ
レベルまたはＬレベルのクロスフェード信号を出力す
る。このことは書込みクロックと読出しクロックの速度
の違いによる不連続性の予知を行なっている。以下、こ
の事項について第２図、第３図と共に詳述する。

ここで例えば、読出しクロックの速度が書込みクロッ
クの速度より速い場合には、第２図のように読出しアド
レスＲより前方にＲ′（Ｒ′＝Ｒ＋Ｍ）を設け、これが
書込みアドレスと同一になれば、アドレスＲが書込みク
ロックのアドレスＷに近づいていることになる。一方、
逆に書込みクロックの速度の方が速い場合には、第３図
のように、読出しアドレスＲより後方に検知用アドレス
Ｒ′（Ｒ′＝Ｒ＋Ｎ）を設ければよく、Ｒ′が後方に位
置するということは、減算を意味するが、アドレスはRA
M内で循環すると考えられるので、回路的には例えば、R
AMの最大アドレス容量からＭを減じた値（RAM容量−
Ｍ）をＮとして加算すればよい。この両者の場合におい
て、比較器２の出力によって、読出しアドレスと書込み
アドレスが近づいたことが検出できるので、その時点よ
りクロスフェードをかけるクロスフェード制御信号を作
り出し、RAM4で得られたアドレスＲに対応するデータ
と、検出用アドレスＲ′に対応するデータとによってク
ロスフェードを行なう。

第４図は第１図の具体的構成を示す実施例であり、ま
ず基本クロックを３つの分周器71,72,73に入力すること
により書込みクロックＷ、制御クロックＣ及び読出しク
ロックＲを作り、各クロックはタイミング回路８に入力
される。タイミング回路８では、書込みアドレス信号と
読出しアドレス信号の切換えや、２つのアドレス信号R,
R′の切換え、スイッチの制御などを行なう信号を出力
する。書込みクロックＷによりタイミング回路８から書
込みカウンタ10に供給し書込みアドレスを作り、読出し
クロックによりタイミング回路８から読出しカウンタ11
に供給して読み出しアドレスＲを作る。読出しアドレス
Ｒはマルチプレクサ５に直接入力されると共に加算器１
を通して検出アドレスＲ′を得、これをマルチプレクサ
５に入力する。書き込みカウンタ10とマルチプレクサ５
の各出力はマルチプレクサ９に入力され、また書込みカ
ウンタ10と加算器１の各出力は比較器２により比較され
る。各マルチプレクサ5,9はタイミング回路８からの制
御クロックＣによって切換制御される。

一方、入力信号はA/D変換器12によりディジタル変換
され、３ステートバッファ13を通してRAM4に供給され
る。RAM4のデータは読出しアドレスＲと検出アドレス
Ｒ′用の２系統の伝送ラインに供給される。つまり、ラ
ッチ14R,14R′、D/Aラッチ15R、15R′及びD/A変換器16
R、16R′によって各アドレスに対応したアナログデータ
が得られ、これをクロスフェーダ６に入力する。

かかる構成において、第５図（ａ）乃至（ｇ）に示す
タイミングチャートと共にその動作を説明する。

マルチプレクサ９は第５図（ａ）のタイミングで書込
みアドレスＷと読出しアドレスＲまたはＲ′とのRAM4へ
の切換えを行なっており、このタイミングでタイミング
回路８からの制御信号によりRAM4の書込み動作または読
出し動作を行なう。またラッチ14Rは第５図（ｂ）の立
上りのタイミングでRAM4からアドレスＲに対応するデー
タをラッチする。そしてマルチプレクサ５はこのタイミ
ングより少し遅れて第５図（ｃ）のタイミングでアドレ
スＲからＲ′へと読出しアドレスを切換え、更に、これ
より少し遅れてマルチプレクサ５がアドレスＲ′に切換
った後、第５図（ｄ）のタイミングでアドレスＲ′に対
応するRAM4のデータをラッチ14R′がこれをラッチす
る。そして、各ラッチ14R,14R′でラッチされたデータ
は第５図（ｇ）の立上りのタイミングでD/Aラッチ15R,1
5R′にそれぞれラッチされ、D/A変換器16R,16R′により
アナログデータに変換され、クロスフェーダ６に入力さ
れる。

一方、マルチプレクサ９が第５図（ａ）の書込みＷ側
に切替わったら、RAM4に対して第５図（ｅ）のタイミン
グでA/D変換器12からデジタル入力信号がRAM4に書込み
アドレスＷに対応する個所に書き込まれる。従って、RA
M4のアドレスは第５図（ｆ）に示すような順になる。

そして、書込みカウンタ10と加算器１の出力である検
知アドレスＲ′とを比較し、一致したら、クロスフェー
ド制御回路３に出力し、この出力をクロスフェーダ６に
入力してアドレスＲとＲ′に対したRAMのデータをクロ
スフェードして出力する。

かかるクロスフェードの様子が第６図に示されてお
り、読出しアドレスＲが書込みアドレスＷよりも大なる
周波数を有する場合の例である。時刻t1〜t3の間がクロ
スフェード状態であり、t3以降新データ（Ｒ′）となっ
ていることが判る。

かかる従来装置では、読出しアドレスＲ′を得るのに
アドレスＲに対して一定の整数Ｎ（またはＭ）を加算し
ているので、特定周波数において出力データにディップ
が生じていわゆるトレモロ音の様になってしまうことが
ある。すなわち、これ等両アドレスＲとＲ′とにより読
出された信号が互いに逆相の関係にある場合には、クロ
スフェードしたときにクロスフェードの係数（減衰係
数）が丁度両者において等しい場合にクロスフェード出
力が零となってしまうことが生じるのである。

発明の概要 本発明は、かかるクロスフェード時におけるトレモロ
音の発生を減少させるようにした音程制御装置を提供す
ることを目的としている。

本発明による音程制御装置は、アナログオーディオ信
号をディジタル信号に変換して記憶装置にこのディジタ
ル信号を書込み、この書込み速度に対して記憶装置から
ディジタル信号を読出すための読出速度を変化させるこ
とによってアナログオーディオ信号の音程を制御自在と
してなる音程制御装置を対象とし、その特徴とするとこ
ろは、書込み速度と読出し速度との相違に起因する読出
しデータの不連続点を検知してその前後において記憶装
置から互いに異なる第１及び第２データを読出す読出手
段と、第１及び第２読出しデータに対してクロスフェー
ドをかけるクロスフェード制御手段とを含み、読出し手
段は、第１データを読出すためのアドレスを順次発生す
る手段と、ランダムデータを発生するランダムデータ発
生手段と、アドレスをランダムデータに応じて変化させ
て第２データの読出しアドレスを得る演算手段とを有す
ることにある。

実 施 例 以下、図面を用いて本発明の実施例を説明する。

第７図は本発明の実施例のブロック図であり、第１図
と同等部分は同一符号により示す。図において、第１図
と異なる部分につき述べれば、20はランダム信号発生回
路であり、制御回路３によりランダム信号の発生が開始
制御されるようになっている。このランダム信号が加算
器１において読出しアドレスと加算されてＲ′となるの
である。

他の構成は第１図のそれと同等であり説明は省略す
る。

かかる構成により、クロスフェードの期間は読出しア
ドレスＲ′がＲに定数Ｎを加算したものではなく、ラン
ダムなデータを加算したものとなるので、連続な信号を
クロスフェードした場合、アドレスＲとＲ′とにより読
出される信号（R,R′）の間には逆相関係が連続して生
ずることがなくなる。よって、トレモロ音の発生を減少
させることが可能となるのである。

第８図はクロスフェードの発生の様子と加算器１にお
ける加算数（ランダム数）との関係を示すものであり、
最初のクロスフェードの時にＲとＲ′とが逆相であって
も、それに続く次のクロスフェードのときには、加算数
ＮがN1からN2に変化しており、再度両信号が逆相の関係
となる確率は少ない。

第９図はランダム信号発生回路20の具体例であり、オ
ーディオ信号のディジタル出力の低位２ビットを夫々DF
F（ディレイドフリップフロップ）21,22でラッチしてこ
のラッチ出力をビット加算器24におけるAn−4,An−３入
力として使用する。そして他のAo〜An−5,An−2,An入力
を低レベルとし、An−１入力を高レベルとする。

ビット加算器24の他方のビット入力B0〜Bnには読出し
アドレスカウンタ23のアドレスデータＲが印加される。
この加算出力がマルチプレクサ５の一入力となるのであ
る。

ここで、オーディオ信号のディジタル出力の低位ビッ
トはほぼ不規則なデータと見做し得るので、DFF21,22の
ラッチ出力は目的とするランダムデータの一部となり得
ることになる。

第10図は本発明の他の実施例のブロック図であり、第
７図と同等部分は同一符号により示している。本例で
は、クロスフェードをアナログ信号段階ではなくディジ
タル信号の段階でなすようにしたものである。

RAM4からの読出しデータはクロスフェーダ17へ入力さ
れクロスフェードされてD/A変換器18にてアナログ信号
とされる。クロスフェード制御回路３からの制御信号に
応答して、アドレス発生回路26が動作してメモリ27から
対応した定数A,Bが順次導出されてクロスフェーダ17へ
供給される。このクロスフェーダ17では、RAM4からの読
出しデータR,R′と定数A,Bとが夫々乗算されてD/A変換
器18へ入力される。

第11図は第10図のクロスフェーダ17に関する部分の具
体例を示すブロック図であり、第10図と同等部分は同一
符号により示す。RAMからの読出しデータR,R′は乗算器
81,82において、メモリ27からの導出定数（係数）A,Bと
夫々乗算されてＡ・Ｒ及びＢ・Ｒ′が得られる。これ等
乗算結果は加算器83において加算されてＡ・Ｒ＋Ｂ・
Ｒ′となり、この加算結果がD/A変換器18へ供給される
のである。メモリ27には、予めディジタルデータに対す
る乗算係数A,Bが夫々複数個格納されており、第６図に
おけるt1〜t3の間にこれ等係数が順次導出されてディジ
タルデータと乗算されるのである。よって、この場合、
データＲに対する係数Ａは順次小となるように設定さ
れ、またデータＲ′に対する係数Ｂは順次大となるよう
に設定されている。

こうすることにより第６図に示したクロスフェードが
可能となるが、この場合、アドレス発生回路26の発生ア
ドレスの速度を制御可能とすることによって、クロスフ
ェードの発生期間（第６図におけるt1〜t3）の長さが制
御自在となる。このアドレス発生の速度を制御する方法
としては、例えば、アドレスカウンタの入力であるクロ
ックの発生速度（周波数）を制御自在とすれば良い。

また、係数A,Bの値を変化させるようにすることによ
って、クロスフェードの形状を直線に限らず曲線状とす
ることも可能である。この方法としては、アドレス発生
用のアドレスカウンタを適宜選択するようにしてメモリ
27内の読出し係数A,Bを変えて導出係数A,Bを選択するよ
うにすれば良い。

発明の効果 本発明によれば、クロスフェードするに際しフェード
アウトするデータＲとフェードインするデータＲ′との
アドレスの差分を不規則データとしたので、従来問題と
なっていたクロスフェード時のトレモロ音の発生が減少
可能となる効果がある。

【図面の簡単な説明】

第１図は本願出願人により提案中の音程制御装置のブロ
ック図、第２図及び第３図は第１図の動作を説明するた
めのRAM上における読み出しアドレスと書込みアドレス
の位置対応を示す図、第４図は第１図のブロックの具体
例を示す図、第５図及び第６図は第４図の動作を説明す
るための図、第７図は本発明の実施例のブロック図、第
８図は第７図のブロックの動作を説明する図、第９図は
第７図のブロックの一部具体例を示す図、第10図は本発
明の実施例の他のブロック図、第11図は第10図のブロッ
クの一部具体例を示す図である。 主要部分の符号の説明 １……加算器、２……比較器 ３……クロスフェード制御回路 ４……RAM及びラッチ ５……マルチプレクサ 17……クロスフェーダ 18……D/A変換器 20……ランダムデータ発生回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】アナログオーディオ信号をディジタル信号
   に交換して記憶装置に前記ディジタル信号を書込み、こ
   の書込み速度に対して前記記憶装置からディジタル信号
   を読出すための読出速度を変化させることによって前記
   アナログオーディオ信号の音程を制御自在としてなる音
   程制御装置であって、前記書込み速度と読出し速度との
   相違に起因する読出しデータの不連続点を検知してその
   前後において前記記憶装置から互いに異なる第１及び第
   ２デーを読出す読出手段と、前記第１及び第２読出デー
   タに対してクロスフェードをかけるクロスフェード制御
   手段とを含み、前記読出手段は、前記第１データを読出
   すためのアドレスを順次発生する手段と、ランダムデー
   タを発生するランダムデータ発生手段と、前記アドレス
   を前記ランダムデータに応じて変化させて前記第２デー
   タの読出しアドレスを得る演算手段とを有することを特
   徴とする音程制御装置。
2. 【請求項２】前記ランダムデータ発生手段は、前記ディ
   ジタル信号の一部からランダムデータを発生するように
   構成されていることを特徴とする特許請求の範囲第１項
   記載の音程制御装置。