JP2891602B2 - ディジタル・シンセサイザ - Google Patents
ディジタル・シンセサイザInfo
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、入力された任意の周
波数の波形をメモリに格納された正弦波（Ｓｉｎ波）の
振幅データを用いて直接的に発生することができるダイ
レクト・ディジタル・シンセサイザに関するものであ
る。
波数の波形をメモリに格納された正弦波（Ｓｉｎ波）の
振幅データを用いて直接的に発生することができるダイ
レクト・ディジタル・シンセサイザに関するものであ
る。
【０００２】
【従来の技術】図８は従来のダイレクト・ディジタル・
シンセサイザ（以下ＤＤＳと略す）の構成例を示すブロ
ック図である。図において、１は設定された周波数値を
マスタークロックに同期して積算を行う積算器、３は０
°〜３６０°までの位相分解能分のデータを格納し、積
算器１の出力を受けて所定の格納データを出力するメモ
リ、４はメモリ３の出力を受けるＤ／Ａ変換器、５はＤ
／Ａ変換器４の出力を受けるローパスフィルタである。
シンセサイザ（以下ＤＤＳと略す）の構成例を示すブロ
ック図である。図において、１は設定された周波数値を
マスタークロックに同期して積算を行う積算器、３は０
°〜３６０°までの位相分解能分のデータを格納し、積
算器１の出力を受けて所定の格納データを出力するメモ
リ、４はメモリ３の出力を受けるＤ／Ａ変換器、５はＤ
／Ａ変換器４の出力を受けるローパスフィルタである。
【０００３】次に動作について説明する。所望の周波数
に対応した周波数値（ディジタル値）が積算器１に入
る。積算器１にはマスタークロックが入力されており、
このクロックが入る毎に周波数値が積算される。そして
この積算器１の出力は、メモリ３のアドレスデータとな
る。このメモリ３にはＳｉｎ波の振幅データが書き込ま
れており、入力アドレス（Ｓｉｎ波の位相値）が変化す
る毎に変化したＳｉｎ波振幅データが出力される。
に対応した周波数値（ディジタル値）が積算器１に入
る。積算器１にはマスタークロックが入力されており、
このクロックが入る毎に周波数値が積算される。そして
この積算器１の出力は、メモリ３のアドレスデータとな
る。このメモリ３にはＳｉｎ波の振幅データが書き込ま
れており、入力アドレス（Ｓｉｎ波の位相値）が変化す
る毎に変化したＳｉｎ波振幅データが出力される。
【０００４】このメモリ３の出力は、上記マスタークロ
ックが入力される次のＤ／Ａ変換器４に入り、ここでア
ナログ信号に変換される。この結果、Ｄ／Ａ変換器４か
らはアナログ信号に変換されたＳｉｎ波が出力される。
さらにＤ／Ａ変換器４の出力はローパスフィルタ５によ
り高調波成分が除去されたＳｉｎ波となる。
ックが入力される次のＤ／Ａ変換器４に入り、ここでア
ナログ信号に変換される。この結果、Ｄ／Ａ変換器４か
らはアナログ信号に変換されたＳｉｎ波が出力される。
さらにＤ／Ａ変換器４の出力はローパスフィルタ５によ
り高調波成分が除去されたＳｉｎ波となる。
【０００５】
【発明が解決しようとする課題】従来のディジタル・シ
ンセサイザは以上のように構成されており、Ｓｉｎ波の
位相値を振幅値に変換するためのメモリは、０°〜３６
０°までの位相分解能分のデータを格納しており、位相
分解能を高くすれば、その分メモリの容量が指数関数的
に増加することとなり、メモリのゲート規模の増大及び
消費電力の増加などを招くという問題点があった。
ンセサイザは以上のように構成されており、Ｓｉｎ波の
位相値を振幅値に変換するためのメモリは、０°〜３６
０°までの位相分解能分のデータを格納しており、位相
分解能を高くすれば、その分メモリの容量が指数関数的
に増加することとなり、メモリのゲート規模の増大及び
消費電力の増加などを招くという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、位相分解能を大きく低下させる
ことなくメモリ容量を減らし、消費電力の低減を図ると
ともに、回路の小形化を図ることができるディジタル・
シンセサイザを得ることを目的とする。
ためになされたもので、位相分解能を大きく低下させる
ことなくメモリ容量を減らし、消費電力の低減を図ると
ともに、回路の小形化を図ることができるディジタル・
シンセサイザを得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るディジタ
ル・シンセサイザは、正弦関数の特徴を利用して振幅変
化の小さい領域における位相値に対して、これを集約し
てある一定値のものに変換するアドレス変換手段を付加
したものである。
ル・シンセサイザは、正弦関数の特徴を利用して振幅変
化の小さい領域における位相値に対して、これを集約し
てある一定値のものに変換するアドレス変換手段を付加
したものである。
【０００８】また、Ｓｉｎ関数の対称性を利用し、０°
〜３６０°の位相値を、０°〜９０°の位相値に変換す
る第２のアドレス変換手段と、上記位相値に応じてメモ
リ出力を反転させる出力データ反転手段とを付加したも
のである。
〜３６０°の位相値を、０°〜９０°の位相値に変換す
る第２のアドレス変換手段と、上記位相値に応じてメモ
リ出力を反転させる出力データ反転手段とを付加したも
のである。
【０００９】
【作用】この発明においては、振幅変化の小さい領域に
おける位相値に対して、該領域における位相値を集約し
てある一定値のものに変換することにより、その分、メ
モリに格納する振幅値を減らすことができ、メモリ容量
の縮小，消費電力の低減が図れる。
おける位相値に対して、該領域における位相値を集約し
てある一定値のものに変換することにより、その分、メ
モリに格納する振幅値を減らすことができ、メモリ容量
の縮小，消費電力の低減が図れる。
【００１０】また、Ｓｉｎ関数の対称性を利用し、０°
〜３６０°の位相値を０°〜９０°の位相値に変換する
ことにより、メモリに格納する振幅値を４分の１に減ら
すことができ、さらにメモリ容量の縮小，消費電力の低
減が図れる。
〜３６０°の位相値を０°〜９０°の位相値に変換する
ことにより、メモリに格納する振幅値を４分の１に減ら
すことができ、さらにメモリ容量の縮小，消費電力の低
減が図れる。
【００１１】
【実施例】実施例１．以下、本発明の第１の実施例によ
るディジタル・シンセサイザを図について説明する。図
１において、図８と同一符号は同一または相当部分を示
し、２は積算器１の出力値、すなわちアドレス値（Ｓｉ
ｎ波の位相値を示す）を、位相値によりメモリ３０の入
力アドレスに変換するアドレス変換回路、３はアドレス
変換回路２の出力を受けて格納データを出力するメモリ
であり、振幅変化の大きい位相値と９０°，２７０°の
Ｓｉｎ波の振幅データが書き込まれている。
るディジタル・シンセサイザを図について説明する。図
１において、図８と同一符号は同一または相当部分を示
し、２は積算器１の出力値、すなわちアドレス値（Ｓｉ
ｎ波の位相値を示す）を、位相値によりメモリ３０の入
力アドレスに変換するアドレス変換回路、３はアドレス
変換回路２の出力を受けて格納データを出力するメモリ
であり、振幅変化の大きい位相値と９０°，２７０°の
Ｓｉｎ波の振幅データが書き込まれている。
【００１２】次に動作について説明する。所望の周波数
に対応した周波数値（ディジタル値）が積算器１に入
る。積算器１にはマスタークロックが入力されており、
このクロックが入る毎に周波数値が積算される。この積
算器１の出力は、アドレス変換回路２のアドレスデータ
となる。このアドレス変換回路２では入力アドレスによ
り、振幅変化の大きい位相値（０°，１８０°付近）は
そのままの位相値を示すメモリの入力アドレスに変換
し、振幅変化の小さい位相値（９０°，２７０°付近）
は位相値９０°，２７０°をそれぞれ示すメモリの入力
アドレスに変換する（図４参照）。
に対応した周波数値（ディジタル値）が積算器１に入
る。積算器１にはマスタークロックが入力されており、
このクロックが入る毎に周波数値が積算される。この積
算器１の出力は、アドレス変換回路２のアドレスデータ
となる。このアドレス変換回路２では入力アドレスによ
り、振幅変化の大きい位相値（０°，１８０°付近）は
そのままの位相値を示すメモリの入力アドレスに変換
し、振幅変化の小さい位相値（９０°，２７０°付近）
は位相値９０°，２７０°をそれぞれ示すメモリの入力
アドレスに変換する（図４参照）。
【００１３】メモリ３０には振幅変化の大きい位相値
と、９０°，２７０°のＳｉｎ波の振幅データが書き込
まれており、入力アドレス（Ｓｉｎ波の位相値）が変化
する毎に変化したＳｉｎ波振幅データが出力される（図
４参照）。このメモリ３０の出力は次のＤ／Ａ変換器４
に入り、アナログ信号に変換される。この結果Ｄ／Ａ変
換器４からはアナログ信号に変換されたＳｉｎ波が出力
される。Ｄ／Ａ変換器４の出力はローパスフィルタ５に
より高調波成分が除去されたＳｉｎ波となる。
と、９０°，２７０°のＳｉｎ波の振幅データが書き込
まれており、入力アドレス（Ｓｉｎ波の位相値）が変化
する毎に変化したＳｉｎ波振幅データが出力される（図
４参照）。このメモリ３０の出力は次のＤ／Ａ変換器４
に入り、アナログ信号に変換される。この結果Ｄ／Ａ変
換器４からはアナログ信号に変換されたＳｉｎ波が出力
される。Ｄ／Ａ変換器４の出力はローパスフィルタ５に
より高調波成分が除去されたＳｉｎ波となる。
【００１４】以上の動作により出力されるＳｉｎ波を図
２に、従来のＤＤＳの出力Ｓｉｎ波を図３にそれぞれ示
す。図２，図３からわかるように、本発明では振幅デー
タを縮小したことにより波形のひずみがみられるが周波
数には変化はない。
２に、従来のＤＤＳの出力Ｓｉｎ波を図３にそれぞれ示
す。図２，図３からわかるように、本発明では振幅デー
タを縮小したことにより波形のひずみがみられるが周波
数には変化はない。
【００１５】このように本実施例によれば、アドレス変
換回路２を設け、振幅変化の小さい９０°，２７０°付
近の位相値を集約してそれぞれ９０°，２７０°を示す
位相値として取り扱うようにしたので、メモリ３０には
９０°，２７０°付近の詳細なＳｉｎ波の振幅データを
格納する必要がなくなり、その分メモリ容量を低減で
き、消費電力の低減を図ることができる。
換回路２を設け、振幅変化の小さい９０°，２７０°付
近の位相値を集約してそれぞれ９０°，２７０°を示す
位相値として取り扱うようにしたので、メモリ３０には
９０°，２７０°付近の詳細なＳｉｎ波の振幅データを
格納する必要がなくなり、その分メモリ容量を低減で
き、消費電力の低減を図ることができる。
【００１６】実施例２．次に本発明の第２の実施例によ
るディジタル・シンセサイザを図５について説明する。
図５において、６は積算器１の出力値である０°〜３６
０°の位相値を０°〜９０°の位相値へ変換する回路
（以下クワッド回路）、２はクワッド回路の出力値、す
なわちアドレス値を位相値によりメモリ３０の入力アド
レスに変換するアドレス変換回路、７はクワッド回路６
により制御され、メモリ３１の出力を積算器１の出力位
相値に対応して反転／非反転するメモリ出力反転回路、
４はメモリ出力反転回路７の出力を受けるＤ／Ａ変換
器、５はＤ／Ａ変換器４の出力を受けるローパスフィル
タである。なお、メモリ３１には０°〜９０°のＳｉｎ
波の振幅データが格納されている。
るディジタル・シンセサイザを図５について説明する。
図５において、６は積算器１の出力値である０°〜３６
０°の位相値を０°〜９０°の位相値へ変換する回路
（以下クワッド回路）、２はクワッド回路の出力値、す
なわちアドレス値を位相値によりメモリ３０の入力アド
レスに変換するアドレス変換回路、７はクワッド回路６
により制御され、メモリ３１の出力を積算器１の出力位
相値に対応して反転／非反転するメモリ出力反転回路、
４はメモリ出力反転回路７の出力を受けるＤ／Ａ変換
器、５はＤ／Ａ変換器４の出力を受けるローパスフィル
タである。なお、メモリ３１には０°〜９０°のＳｉｎ
波の振幅データが格納されている。
【００１７】次に動作について説明する。所望の周波数
に対応した周波数値（１６ｂｉｔデータ）が積算器１に
入る。上記実施例と同様に積算器１にはマスタークロッ
クが入力されており、このクロックが入る毎に周波数値
が積算される。この積算器１の出力（１６ｂｉｔデー
タ）はクワッド回路６に入り、クワッド回路６では、こ
の入力データの上位２ｂｉｔで、周波数値が０°〜９０
°未満，９０°〜１８０°未満，１８０°〜２７０°未
満，２７０°〜３６０°未満であるかを判別する。
に対応した周波数値（１６ｂｉｔデータ）が積算器１に
入る。上記実施例と同様に積算器１にはマスタークロッ
クが入力されており、このクロックが入る毎に周波数値
が積算される。この積算器１の出力（１６ｂｉｔデー
タ）はクワッド回路６に入り、クワッド回路６では、こ
の入力データの上位２ｂｉｔで、周波数値が０°〜９０
°未満，９０°〜１８０°未満，１８０°〜２７０°未
満，２７０°〜３６０°未満であるかを判別する。
【００１８】そしてクワッド回路６は、０°〜９０°未
満の位相値に対してはそのままの位相値（アドレスデー
タ）を出力し、９０°〜１８０°未満の位相値に対して
は、位相値（アドレスデータ）の上位２ビット以外を反
転させて出力する。また１８０°〜２７０°未満の位相
値に対してはそのままの位相値（アドレスデータ）を出
力する一方、メモリ出力反転回路７を制御してメモリ出
力を全ビット反転させる。さらに２７０°〜３６０°未
満の位相値に対しては、位相値（アドレスデータ）の上
位２ｂｉｔ以外を反転させる一方、メモリ出力反転回路
７を制御してメモリ出力を全ビット反転させる。以上の
データの変換を図６に示す。
満の位相値に対してはそのままの位相値（アドレスデー
タ）を出力し、９０°〜１８０°未満の位相値に対して
は、位相値（アドレスデータ）の上位２ビット以外を反
転させて出力する。また１８０°〜２７０°未満の位相
値に対してはそのままの位相値（アドレスデータ）を出
力する一方、メモリ出力反転回路７を制御してメモリ出
力を全ビット反転させる。さらに２７０°〜３６０°未
満の位相値に対しては、位相値（アドレスデータ）の上
位２ｂｉｔ以外を反転させる一方、メモリ出力反転回路
７を制御してメモリ出力を全ビット反転させる。以上の
データの変換を図６に示す。
【００１９】以上のようにして得られたクワッド回路６
の出力は後段のアドレス変換回路２のアドレスデータと
なる。このアドレス変換回路２は上記実施例と同様の動
作を行うが、ここでは入力される位相値が０°〜９０°
未満であるので、図４に示す０°〜９０°未満の範囲で
の変化、すなわち６０°〜６５°以下は６５°の位相値
へ、６５°〜７０°以下は７０°の位相値へ、７０°〜
９０°未満は９０°の位相値へと集約してデータを取り
扱う。この変換されたアドレスに対応する振幅データが
メモリ３１に格納されており、入力されるアドレス（Ｓ
ｉｎ波の位相値）が変化する毎に変化したＳｉｎ波振幅
データが出力される。
の出力は後段のアドレス変換回路２のアドレスデータと
なる。このアドレス変換回路２は上記実施例と同様の動
作を行うが、ここでは入力される位相値が０°〜９０°
未満であるので、図４に示す０°〜９０°未満の範囲で
の変化、すなわち６０°〜６５°以下は６５°の位相値
へ、６５°〜７０°以下は７０°の位相値へ、７０°〜
９０°未満は９０°の位相値へと集約してデータを取り
扱う。この変換されたアドレスに対応する振幅データが
メモリ３１に格納されており、入力されるアドレス（Ｓ
ｉｎ波の位相値）が変化する毎に変化したＳｉｎ波振幅
データが出力される。
【００２０】このメモリ３１の出力は、クワッド回路６
により制御されるメモリ出力反転回路７に入り、積算器
１出力の位相値に応じてメモリ３１の出力データが制御
される。このメモリ出力反転回路７の出力を図７に示
す。そしてこのメモリ出力反転回路７の出力は次のＤ／
Ａ変換器４に入り、ここでアナログ信号に変換されたＳ
ｉｎ波が出力される。さらにＤ／Ａ変換器４の出力はロ
ーパスフィルタ５により高調波成分が除去されたＳｉｎ
波となる。
により制御されるメモリ出力反転回路７に入り、積算器
１出力の位相値に応じてメモリ３１の出力データが制御
される。このメモリ出力反転回路７の出力を図７に示
す。そしてこのメモリ出力反転回路７の出力は次のＤ／
Ａ変換器４に入り、ここでアナログ信号に変換されたＳ
ｉｎ波が出力される。さらにＤ／Ａ変換器４の出力はロ
ーパスフィルタ５により高調波成分が除去されたＳｉｎ
波となる。
【００２１】このように本実施例によれば、積分器１の
出力値である０°〜３６０°の位相値を、０°〜９０°
の位相値に変換するとともに、位相値が９０°以上のと
きにはメモリ出力反転回路７を制御してメモリ３の出力
を必要ビット反転させるクワッド回路６を設けたので、
メモリ３１には０°〜９０°の振幅データを格納するだ
けでよく、メモリに格納する振幅値を従来に比べて４分
の１に減らすことができ、上記実施例よりもさらにメモ
リ容量を低減でき、消費電力の低減を図ることができ
る。
出力値である０°〜３６０°の位相値を、０°〜９０°
の位相値に変換するとともに、位相値が９０°以上のと
きにはメモリ出力反転回路７を制御してメモリ３の出力
を必要ビット反転させるクワッド回路６を設けたので、
メモリ３１には０°〜９０°の振幅データを格納するだ
けでよく、メモリに格納する振幅値を従来に比べて４分
の１に減らすことができ、上記実施例よりもさらにメモ
リ容量を低減でき、消費電力の低減を図ることができ
る。
【００２２】
【発明の効果】以上のように、この発明に係るディジタ
ル・シンセサイザによれば、振幅変化の小さい領域にお
ける位相値に対して、これを集約してある一定の値のも
のに変換することにより、その分、メモリに格納する振
幅値を減らすことができ、位相分解能を大きく損なうこ
となく、メモリ容量の縮小、ひいては回路規模の縮小，
消費電力の低減を達成することができる効果がある。
ル・シンセサイザによれば、振幅変化の小さい領域にお
ける位相値に対して、これを集約してある一定の値のも
のに変換することにより、その分、メモリに格納する振
幅値を減らすことができ、位相分解能を大きく損なうこ
となく、メモリ容量の縮小、ひいては回路規模の縮小，
消費電力の低減を達成することができる効果がある。
【００２３】また、Ｓｉｎ関数の対称性を利用し、０°
〜３６０°の位相値を０°〜９０°の位相値に変換する
ことにより、メモリに格納する振幅値を４分の１に減ら
すことができ、さらに回路規模の縮小，消費電力の低減
を達成することができる効果がある。
〜３６０°の位相値を０°〜９０°の位相値に変換する
ことにより、メモリに格納する振幅値を４分の１に減ら
すことができ、さらに回路規模の縮小，消費電力の低減
を達成することができる効果がある。
【図１】本発明の第１の実施例によるディジタル・シン
セサイザのブロック構成図である。
セサイザのブロック構成図である。
【図２】上記ディジタル・シンセサイザの出力波形図で
ある。
ある。
【図３】従来のディジタル・シンセサイザの出力波形図
である。
である。
【図４】上記実施例によるディジタル・シンセサイザに
おけるアドレス変換回路とメモリのアドレスマップ図で
ある。
おけるアドレス変換回路とメモリのアドレスマップ図で
ある。
【図５】本発明の第２の実施例によるディジタル・シン
セサイザのブロック構成図である。
セサイザのブロック構成図である。
【図６】上記実施例によるディジタル・シンセサイザに
おける各回路の出力データの一覧を示す図である。
おける各回路の出力データの一覧を示す図である。
【図７】上記実施例によるディジタル・シンセサイザの
位相対メモリ反転回路出力を示す図である。
位相対メモリ反転回路出力を示す図である。
【図８】従来のダイレクト・ディジタル・シンセサイザ
のブロック図である。
のブロック図である。
１ 積算器 ２ アドレス変換回路 ３ メモリ ３０ メモリ ３１ メモリ ４ Ｄ／Ａ変換器 ５ ローパスフィルタ ６ クワッド回路 ７ メモリ出力反転回路
Claims (3)
- 【請求項１】 周波数値を受けてマスタークロック毎に
その積算値を求める積算器と、該積算器の出力をアドレ
ス値として受け、これに応じた正弦波振幅データを出力
するメモリと、該メモリの出力を受けるＤ／Ａ変換器と
を備えたディジタル・シンセサイザにおいて、 上記積算器の出力を受け、正弦波の振幅変化が小さい位
相の領域では該領域におけるアドレス値を集約してこれ
を所定のアドレス値に変換するアドレス変換手段を備え
たことを特徴とするディジタル・シンセサイザ。 - 【請求項２】 請求項１記載のディジタル・シンセサイ
ザにおいて、 上記アドレス変換手段は、 上記積算器から出力される９０°，２７０°付近のそれ
ぞれアドレス値を、それぞれ９０°，２７０°を示すア
ドレス値に変換するものであることを特徴とするディジ
タル・シンセサイザ。 - 【請求項３】 請求項１記載のディジタル・シンセサイ
ザにおいて、 上記積算器の出力の０°〜３６０°の位相を示すアドレ
ス値を、０〜９０°の位相を示すアドレス値に変換する
第２のアドレス変換手段と、 上記メモリの出力データを上記積算器の出力の位相値に
応じて反転させる出力データ反転手段とを備えたことを
特徴とするディジタル・シンセサイザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033882A JP2891602B2 (ja) | 1993-02-24 | 1993-02-24 | ディジタル・シンセサイザ |
| US08/190,844 US5475627A (en) | 1993-02-24 | 1994-02-03 | Digital wave synthesizer with address conversion for reducing memory capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033882A JP2891602B2 (ja) | 1993-02-24 | 1993-02-24 | ディジタル・シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252646A JPH06252646A (ja) | 1994-09-09 |
| JP2891602B2 true JP2891602B2 (ja) | 1999-05-17 |
Family
ID=12398898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5033882A Expired - Lifetime JP2891602B2 (ja) | 1993-02-24 | 1993-02-24 | ディジタル・シンセサイザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5475627A (ja) |
| JP (1) | JP2891602B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999581A (en) * | 1995-09-29 | 1999-12-07 | University Of Waterloo | Low-power direct digital frequency synthesizer architecture |
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-
1994
- 1994-02-03 US US08/190,844 patent/US5475627A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| US5475627A (en) | 1995-12-12 |
| JPH06252646A (ja) | 1994-09-09 |
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