JPH0786836A

JPH0786836A - ダイレクトデジタルシンセサイザ

Info

Publication number: JPH0786836A
Application number: JP22697193A
Authority: JP
Inventors: Toshihiko Moro; 利彦茂呂
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1993-09-13
Filing date: 1993-09-13
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】波形データテーブルに格納する一周期分のデー
タの数の自由度があるダイレクトデジタルシンセサイザ
を実現すること。【構成】入力データを選択して出力する選択手段と、選
択手段からのデータを位相データに変換する位相演算器
と、前記位相演算器からの出力をもとにアナログの波形
を出力する波形成形手段と、外部より入力した基準クロ
ックをクロック端子に入力し、前記加算器からの桁上が
り信号をデータ端子に入力し、そのＱ出力を前記選択手
段における設定信号とするＤフリップフロップとを設け
たことを特徴とするダイレクトデジタルシンセサイザで
ある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はダイレクトデジタルシン
セサイザに関し、特にその波形データテーブルの使用方
法に改善を施したものである。

【０００２】

【従来の技術】従来のダイレクトデジタルシンセサイザ
の構成を図１１に示す。図において２は位相演算器で、
周波数制御データを一方の入力とする加算器２０１と、
その加算器の出力を外部からの基準クロックに従いラッ
チ動作を行うラッチ２０２から構成されるものである。
３は波形成形手段で、ラッチ２０２の出力をアドレスと
する波形データテーブル３０１とその波形データテーブ
ルのデータ出力をアナログ変換するデジタル／アナログ
変換器（以下ＤＡＣと呼ぶ）３０２と、ＤＡＣの出力の
折り返し成分である不要成分を遮断するローパスフィル
タ（以下ＬＰＦと呼ぶ）３０３から構成される。このよ
うな構成にあっては、加算器２０１に入力された周波数
制御データを累積したものが位相演算器１の出力とな
る。

【０００３】このような構成において、この加算器２０
１のビット数をｍビットとすると、加算器２０１の出力
は０〜２^m−１の間の値の出力を繰り返して出力するこ
とになる。このため、波形データテーブル３０１に格納
されている波形を繰り返し波形として出力するにあたっ
ては、その期待される波形は２ⁿ（いわゆる２進数）の
データ数で、波形データテーブル３０１に格納する必要
がある。

【０００４】

【発明が解決しようとする課題】このため、波形データ
テーブルに格納される波形のデータ数が２ⁿ以外のもの
であれば、例えば、外部より1000点のデータとして与え
られたものを用い、波形の出力を行うには、一定の繰り
返し波形として成り立つように波形データテーブルに格
納するには、その1000点のデータ（波形のデータ数が２
ⁿ以外のもの）をデータ数２ⁿに表現し直して格納しなれ
ばならない等という問題がある。本発明は、このような
問題を解決し、波形データテーブルに格納される一周期
分を表現するデータのデータ数の自由度をもたせたダイ
レクトデジタルシンセサイザを実現することを目的とす
る。

【０００５】

【課題を解決するための手段】本発明は、外部より入力
する周波数制御データと設定周波数データのいずれかを
設定信号に基づいて選択して出力する選択手段と、前記
選択手段からの出力を一方の入力とする加算器と、外部
より入力した基準クロックに従い、前記加算器の出力を
ラッチすると共に、その出力が前記加算器の他方の入力
になるラッチ回路と、前記ラッチ回路からの出力をアド
レスとし、前記設定周波数データの設定値と関連を有す
る数に一周期分の波形が表現されている波形データが格
納された波形データテーブルと、前記波形データテーブ
ルからのデータ出力を外部より入力した基準クロックに
従いアナログ変換するデジタル／アナログ変換器と、前
記デジタル／アナログ変換器からの出力の高周波成分を
遮断するローパスフィルタと、外部より入力した基準ク
ロックをクロック端子に入力し、前記加算器からの桁上
がり信号をデータ端子に入力し、その出力を前記選択手
段における設定信号とするＤフリップフロップと、を設
けたことを特徴とするダイレクトデジタルシンセサイザ
である。

【０００６】

【作用】加算器に入力する周波数制御データを、加算器
のキャリー出力によって制御することで、波形データテ
ーブルに格納する一周期の正弦波波形データの数の自由
度をもたせることが可能となる。

【０００７】

【実施例】図１は本発明の実施例の構成図である。図に
おいて図１１と同様のものは同符号をつける。１は切り
換え手段で、設定周波数データａと周波数制御データｂ
を切り換えて位相演算器２内の加算器２０１に出力す
る。１１はＤフリップフロップで、外部からの基準クロ
ックをクロック端子に入力し、加算器２０１の桁上がり
信号をデータ端子に入力する。前記した切り換え手段１
は、Ｄフリップフロップ１１のＱ出力にて切り換えられ
る。

【０００８】このとき波形データテーブル３０１には、
図２に示すように、最終アドレスから１周期分正弦波デ
ータが格納され、また先頭アドレスから、半周期分正弦
波データが格納されている。

【０００９】また設定周波数データａとは、最終アドレ
スから２π分（１周期）のサインデータが格納されてい
るアドレスの内の最小アドレスに周波数制御データｂ分
のアドレスを加算したアドレス（図２および図３に示す
ａ₁ ）を出力するために加算器２０１に入力するための
データをいう。周波数制御データｂは、ダイレクトデジ
タルシンセサイザ（以下、ＤＤＳと呼ぶ）で、出力波形
の周波数を定めるためのデータである。

【００１０】実施例では、位相演算器２は３２bit、波
形データテーブル３０１はアドレス１４bitのＲＯＭ、
また与えられたデータは10000点とする。このとき、図
２および図３に示す、波形データテーブル３０１のう
ち、最初から5000点分のアドレスには、正弦波の半周期
分のデータを格納し、また最後尾のアドレスから 10000
点分には、正弦波の一周期分のデータを格納する。

【００１１】周波数制御データａ、設定周波数データｂ
の値は、アナログ出力周波数と、波形データテーブル３
０１の容量と格納された正弦波データ数、外部からの基
準クロックの周波数に基づいて一意的に定まるものであ
る。ここで、基準クロックの１／４の周波数の出力を得
る場合、つまり、出力を４点で構成される正弦波の場合
を想定すると、周波数制御データは”27100000”、設定
周波数データは”8AD00000”となる。

【００１２】これらの値での動作を図２，３，４を用い
て説明する。図２は図１内の波形データテーブル３に格
納されたデータの概念図、図３は図４の各クロック間に
波形データテーブルから出力されるデータの概念図、図
４は図１の構成の動作を示すタイムチャートである。

【００１３】図３において、初期状態ではアドレス
ａ₀、CLK1からCLK2までの期間ではアドレスａ₁、CLK2か
ら CLK3までの期間ではアドレスａ₂……に格納されたデ
ータが波形データテーブル３から読み出される様子を表
している。図４において、 (a)は外部より入力される基
準クロック、 (b)は加算器２０１に入力されるデータ、
(c)は加算器２０１から出力されるデータ、 (d)はラッ
チ２０２の出力、 (e)は加算器２０１から出力されるキ
ャリー信号、 (f)はラッチ１１からの出力を示す。

【００１４】まず、初期状態として、切り換え手段１に
おいては、ａ側にスイッチが選択されている。従って、
加算器２０１には設定周波数データ"8AD00000"が、入力
され、加算器２０１の出力は”8AD00000”となる。この
ときは、クロックの立ち上がりがまだなので、ラッチ２
０２の出力は"00000000"となる。

【００１５】このため、基準クロックの最初の立ち上が
り（CLK1）が発生するまでは、図３に示す波形データテ
ーブル３０１のアドレスａ₀のデータが出力され、この
デジタル値をアナログ変換した電圧値がＤＤＳの出力波
形となる。

【００１６】なお、この時の加算器２０１では、当然に
桁上がりが、行われていないため、Ｄフリップフロップ
１１（図４のタイムチャートでは、簡単のためにラッチ
１１と表現する）には”０”レベルが出力される。

【００１７】次に基準クロックの立ち上がり（CLK1）が
あった状態を説明する。この立ち上がり（CLK1）によ
り、このときのラッチ１１の出力は、”０”レベルとな
り、ラッチ２０２の出力は”8AD00000”となる。このと
き、ラッチ１１の出力は”０”レベルであるため、同時
に切り換え手段１はｂ側にスイッチが選択される。

【００１８】従って、加算器２０１には周波数制御デー
タ”27100000”が入力され、加算器２０１の出力は”8A
D00000”に”27100000”を加えた”B1E00000”となる。
このときは、ラッチ２０２の出力は”8AD00000”とな
る。このため、（CLK1）からその次のクロックの立ち上
がり（CLK2）が発生するまでは、図３に示す波形データ
テーブル３０１のアドレスａ₁のデータを基に出力波形
を得る。

【００１９】同様にして、その次に基準クロックの立ち
上がり（CLK2）があった状態を説明する。この立ち上が
り（CLK2）では、ラッチ１１の出力は、同様に”０”レ
ベルであり、ラッチ２０２の出力は”B1E00000”とな
る。このときも切り換え手段１はｂ側にスイッチが選択
されるため、加算器２０１には通常の周波数制御デー
タ”27100000”が入力される。従って、加算器２０１の
出力は”B1E00000”に”27100000”を加えた”D8F0000
0”となる。

【００２０】このため、（CLK2）からその次のクロック
の立ち上がり（CLK3）では、がくるまでは、図３に示す
波形データテーブル３０１のａ₂の部分のデータが出力
され、この値に基づいた出力値を得る。

【００２１】さらに、次の基準クロックの立ち上がり
（CLK3）があった状態を説明する。この立ち上がり（CL
K3）では、ラッチ１１の出力は、同様に”０”レベルで
あり、ラッチ２０２の出力は”D8F00000”となる。この
ときも切り換え手段１はｂ側にスイッチが選択されるた
め、加算器２０１には通常の周波数制御データ”271000
00”が入力される。

【００２２】加算器２０１では”D8F00000”に”271000
00”を加算するが、この時はその加算された値が３２bi
tで表現できる値をこえるため、加算器２０１の出力は
下位３２bitの”00000000”となる。

【００２３】このとき、同時に加算器２０１では、キャ
リー信号を出力するため、Ｄフリップフロップ１１（ラ
ッチ１１と表現する）には”１”レベルが出力される。
このようにして、（CLK3）からその次のクロックの立ち
上がり（CLK4）が発生するまでは、図３に示す波形デー
タテーブル３０１のアドレスａ₃のデータを基に出力波
形を得る。

【００２４】最後に、基準クロックの立ち上がり（CLK
4）があった状態を説明する。この立ち上がり（CLK4）
で、ラッチ１１の出力は、”１”レベルとなり、ラッチ
２０２の出力は”00000000”となる。このときは、ラッ
チ１１の出力は、”１”レベルなので、切り換え手段１
はａ側にスイッチが選択されるため、設定周波数デー
タ"8AD00000"が入力される。

【００２５】従って、再び、加算器２０１では”8AD000
00”に”00000000”を加算し、加算器２０１の出力は”
8AD00000”となる。このとき、ラッチ２０２の出力は”
00000000”なので、図３に示す波形データテーブル３０
１のａ₀の部分のデータが出力され、この値に基づいて
出力波形を得る。

【００２６】このような動作を繰り返すことで、位相演
算器出力が２進数で表現される場合においても、一周期
分を10000点で与えられている波形データをそのまま用
いて、繰り返し波形を出力することが可能となる。

【００２７】図５は本発明の第２の実施例の構成図であ
る。図において図１と同様のものは同符号をつける。１
１はＤフリップフロップで、遅延素子１２からの出力を
クロック端子に入力し、加算器２０１の桁上がり信号を
データ端子に入力する。１は切り換え手段で、Ｄフリッ
プフロップ１１のＱ出力によって切り換わる。この場合
は、遅延素子１２を介して基準クロックがＤフリップフ
ロップ１１に入力される。この遅延時間は、基準クロッ
クの一周期よりも短いものとする。

【００２８】図６は第１の実施例における図２に、図７
は図３に該当する。タイムチャート図８において図５が
図１と同一の符号が付けられている部分の動作について
は、同一の記号を付す。また図８の (g)は、遅延素子１
２の出力である。

【００２９】この実施例では、位相演算器２は３２bi
t、波形データテーブル３０１は１０bitのＲＯＭ、また
正弦波データテーブルは1000点で与えられるものとす
る。また、波形データテーブル３０１には、図６に示す
ように、正弦波データが一周期分最終アドレスから格納
され、残りのアドレスには、先頭アドレスから同一の正
弦波データを格納する。設定周波数データａは、図１の
実施例と同様に、最終アドレスから２π分（１周期）サ
インデータが格納されているアドレス（図６に示すａ
１）を出力するために加算器２０１に入力するデータを
いう。この構成で、図１の実施例と同様に出力を４点で
構成される正弦波の場合を想定すると、周波数制御デー
タは”3E800000”となり、設定周波数データは、”4480
0000”となる。

【００３０】この実施例における動作を、図６，７，
８，を用いて説明する。まず、初期状態として、切り換
え手段１においては、ａ側にスイッチが選択されてい
る。従って、加算器２０１には設定周波数データ”4480
0000”が、入力され、加算器２０１の出力は”4480000
0”となる。このときは、クロックの立ち上がりが発生
していないので、ラッチ２０２の出力は”00000000”と
なる。

【００３１】このため、基準クロック(a)の最初立ち上
がりの（CLK1）が発生するまでは、図６および図７に示
す波形データテーブル３０１のａ_Sの部分のデータが出
力され、この値を基に出力波形が得られる。

【００３２】次に基準クロックの立ち上がり（CLK1）が
あった状態を説明する。この立ち上がり（CLK1）によ
り、ラッチ２０２の出力は”44800000”となる。このた
め、（CLK1）からその次のクロックの立ち上がり（CLK
2）が発生し、図７に示す波形データテーブル３０１の
ａ₁の部分のデータを基に出力波形が得られる。

【００３３】このとき、クロックの立ち上がり（CLK1）
から、しばらく後に遅延素子１２から出力される基準ク
ロック (a)の遅延した立ち上がり（CLK1'）が発生す
る。この遅延クロックの立ち上がり（CLK1'）により、
ラッチ１１の出力が”０”レベルとなるため、切り換え
手段１はｂ側にスイッチが選択される。このため、加算
器２０１には通常の周波数制御データ”3E800000”が、
入力され、加算器２０１では”3E800000”と”4480000
0”加算するから、加算器２０１の出力は”83000000”
となる。

【００３４】同様にして、その次に基準クロックの立ち
上がり（CLK2）があった状態を説明する。この立ち上が
り（CLK2）で、ラッチ２０２の出力は”83000000”とな
る。このため、（CLK2）からその次のクロックCLKの立
ち上がりがくるまでは、図３に示す波形データテーブル
３０１のアドレスａ₂のデータを基にして出力波形を得
る。立ち上がり（CLK2）のしばらく後に遅延した立ち上
がり（CLK2'）があり、加算器２０１では”83000000”
と”3E800000”を加算するようになる。このため、加算
器２０１の出力は”C1800000”となる。

【００３５】さらに、次の基準クロックの立ち上がり
（CLK3）があった状態を説明する。この立ち上がり（CL
K3）で、ラッチ２０２の出力は”C1800000”となる。こ
れにより、（CLK3）からその次のクロックの立ち上がり
（CLK4）が発生するまでは、図３に示す波形データテー
ブル３０１のアドレスａ₃のデータを基にして出力波形
を得る。一方、加算器２０１では”C1800000”と”3E80
0000”を加算するようになる。このため、加算器２０１
では、桁あがり信号を出力するため、Ｄフリップフロッ
プ１１（ラッチ１１と表現する）には”１”レベルが入
力される。

【００３６】立ち上がり（CLK3）の、しばらく後に遅延
した立ち上がり（CLK3'）があり、ラッチ１１から”
１”レベルが出力される。このため、切り換え手段１で
はａ側にスイッチが選択される。これにより、加算器２
０１では”83000000”と”44800000”を加算するように
なる。このため、加算器２０１の出力は”06000000”と
なる。

【００３７】最後に、基準クロックの立ち上がり（CLK
4）があった状態を説明する。これにより、ラッチ２０
２の出力は”06000000”となる。従って、図７に示す波
形データテーブル３０１のアドレスａ₀のデータを基に
して出力波形を得る。このアドレスａ_S〜ａ₀−１までに
格納されたデータは、アドレスａ₀以降の同数のアドレ
スの部分に格納されたデータと共通である。

【００３８】このとき同時に加算器２０１では、”0600
0000”と”44800000”を加算するから、キャリー信号は
生じないので、ラッチ１１には”０”レベルが入力され
る。

【００３９】立ち上がり（CLK4）の、しばらく後に遅延
した立ち上がり（CLK4'）があり、ラッチ１１から”
０”レベルが出力される。このため、切り換え手段１で
はｂ側にスイッチが選択される。これにより、加算器２
０１では”06000000”と”3E800000”を加算するように
なる。このため加算器２０１の出力は”44800000”とな
る。

【００４０】次に基準クロックの立ち上がり（CLK5）で
は、ラッチ２０２の出力は”44800000”となり、再び、
波形データテーブル３０１のａ₁の部分のデータが出力
されることになる。このようにして、クロック動作毎に
一定の電圧出力がなされるから、繰り返し波形の出力を
得られることになる。

【００４１】なお、この構成にあっては、図１の構成と
異なり、一周期分の正弦波のデータの格納されていない
部分すなわち、図７内のａ_Sの部分のデータは最初の基
準クロックの立ち上がり（CLK1）以前に出力されるだけ
なので（すなわち、繰り返し信号を出力するのにあたっ
ては用いられないので）”0600000”によるアドレスよ
り小さいアドレスに格納されるデータ数は任意のもので
あっても構わない。

【００４２】図９は請求項２に示す発明の実施例の構成
図である。２２はラッチで、基準クロックにより、選択
手段１等から入力した値をラッチする。本実施例では、
図１の構成と同様に位相演算器２は３２bit、波形デー
タテーブル３０１はアドレスが１４bitのＲＯＭ、また
与えられたデータは10000点とする。従って、図１と同
様に、周波数制御データａは”27100000”、設定周波数
データｂは”8AD00000”となる。また、波形データテー
ブル３０１では正弦波データは図２と同様の位置に格納
されている。

【００４３】このような構成における動作を図２，図３
および図１０のタイムチャートを用いて説明する。波形
データテーブル３の格納状態および読みだし順序は図
２，３と共通である。まず、初期状態として、切り換え
手段１においては、ｂ側にスイッチが選択されている。
また、ラッチ２２では”8AD00000”がすでにラッチされ
ているものとする。このため、加算器２０１の出力は”
8AD00000”となる。このときは、クロックの立ち上がり
がまだなので、ラッチ２０２の出力は”00000000”とな
る。

【００４４】このため、最初の基準クロック（図１０の
タイムチャートでは、簡単のためにCLKと表現する）の
立ち上がりが発生するまでは、図３に示す波形データテ
ーブル３０１のａ₀の部分のデータを基に出力波形を得
る。なお、この時の加算器２０１では、当然に桁上がり
が、行われていないため、キャリー信号は”０”レベル
となる。

【００４５】次に基準クロックの立ち上がり（CLK1）が
発生した状態を説明する。この立ち上がり（CLK1）によ
り、ラッチ２２の出力は”27100000”となる。従って、
加算器２０１の出力は”8AD00000”に”27100000”を加
えた”B1E00000”となる。

【００４６】このときは、ラッチ２０２の出力は”8AD0
0000”となる。このため、（CLK1）からその次のクロッ
クの立ち上がり（CLK2）が発生するまでは、図３に示す
波形データテーブル３０１のアドレスａ₁のデータを基
として出力波形を得る。

【００４７】同様にして、その次に基準クロックの立ち
上がり（CLK2）があった状態を説明する。この立ち上が
り（CLK2）では、ラッチ２０２の出力は”B1E00000”と
なる。このときも切り換え手段１はｂ側にスイッチが選
択されるため、ラッチ２２には通常の周波数制御デー
タ”27100000”が入力される。従って、加算器２０１の
出力は”B1E00000”に”27100000”を加えた”D8F0000
0”となる。

【００４８】このため、（CLK2）からその次のクロック
の立ち上がり（CLK3）が発生するまでは、図３に示す波
形データテーブル３０１のアドレスａ₂のデータを基に
して出力波形を得る。

【００４９】さらに、次の基準クロックの立ち上がり
（CLK3）があった状態を説明する。この立ち上がり（CL
K3）でラッチ２０２の出力は”D8F00000”となる。ラッ
チ２２からは、通常の周波数制御データ”27100000”が
出力される。加算器２０１では”D8F00000”に”271000
00”を加算するが、この時はその加算された値が３２bi
tで表現できる値をこえるため、加算器２０１の出力は
下位３２bitの”00000000”となる。

【００５０】このとき、同時に加算器２０１では、キャ
リー信号を出力するため、切り換え手段１はａ側にスイ
ッチが選択される。従って、ラッチ２２には、”8AD000
00”が入力されることになる。このようにして、（CLK
3）からその次のクロックの立ち上がり（CLK4）が発生
するまでは、図３に示す波形データテーブル３０１のア
ドレスａ₃のデータを基に出力波形を得る。

【００５１】最後に、基準クロックの立ち上がり（CLK
4）があった状態を説明する。この立ち上がり（CLK4）
で、ラッチ２０２の出力は”00000000”となる。また、
ラッチ２２の出力は、”8AD00000”になる。従って、再
び、加算器２０１では”8AD00000”に”00000000”を加
算し、加算器２０１の出力は”8AD00000”となる。

【００５２】このとき、ラッチ２０２の出力は”000000
00”なので、図３に示す波形データテーブル３０１のア
ドレスａ₀の部分のデータを基に出力波形を得る。

【００５３】このような動作を繰り返すことで、位相演
算器出力が２進数で表現される場合においても、一周期
分を10000点で与えられている波形データをそのまま用
いて、繰り返し波形を出力することが可能となる。

【００５４】本発明の動作にあたり、重要な役目をなす
設定周波数データの値の算出について説明する。前提と
して、基準クロックの周波数と、得たい出力波形の周波
数から周波数制御データが定まる。

【００５５】例えば、出力周波数＝（周波数制御データ）／（10000×２¹⁸）
×基準クロックの周波数(ｆ_clk）といった関係である。

【００５６】ここで２¹⁸とは、２¹⁸＝（２³²［位相演算
器bit数］÷２¹⁴［波形データテーブルアドレスbit
数］）を意味する。これは、ＤＤＳにおいて通常行われ
ている技術であるので具体的な説明は省略する。

【００５７】設定周波数データａは、この周波数制御デ
ータｂおよび、波形データテーブル３０１の全アドレス
数と、与えられたデータ数により求まるものである。波
形データテーブル３の格納状態を示す図２および図６か
らも理解されるように、設定周波数データ＝｛(波形データテーブルの全アドレ
スのビット数)−(一周期データ数)｝×２¹⁸＋周波数制
御データ … となる。

【００５８】従って、図１および図９の実施例のよう
に、位相演算器２は３２bit、波形データテーブル３０
１はアドレスが１４bitのＲＯＭ、与えられたデータは1
0000点、周波数制御データは”27100000”である場合
は、式にこれらの値を代入し、 8AD000000 ＝｛(２¹⁴)−(10000)｝×２¹⁸ ＋27100000 という、設定周波数データが得られる。

【００５９】また、図５の例であれば、位相演算器２は
３２bit、波形データテーブル３０１はアドレスが１０b
itのＲＯＭ、与えられたデータは1000点、周波数制御デ
ータは”3E800000”であるので、式にこれらの値を代
入し、 44800000 ＝｛(２¹⁰)−(1000)｝×２²² ＋3E800000 という設定周波数データが得られる。ここで、２²²＝２
³²［位相演算器bit数］÷２¹⁰［波形データテーブルア
ドレスbit数］である。

【００６０】

【発明の効果】本発明により、波形データテーブルに格
納する一周期分のデータの数に自由度があるダイレクト
デジタルシンセサイザが実現できる。なお、波形データ
テーブルに格納する一周期分のデータの数に自由度があ
ることにより、出力波形の分解能の設計、あるいは、基
準クロックの周波数の選定にも自由度があることにな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成図である。

【図２】図１および図９に示す実施例の構成部分の説明
図である。

【図３】図１および図９に示す実施例の動作の説明図で
ある。

【図４】本発明の第１の実施例の動作の説明図である。

【図５】本発明の第２の実施例の構成図である。

【図６】本発明の第２の実施例の構成部分の説明図であ
る。

【図７】本発明の第２の実施例の動作の説明図である。

【図８】本発明の第２の実施例の動作の説明図である。

【図９】請求項２にかかる発明の実施例の構成図であ
る。

【図１０】請求項２にかかる発明の実施例の動作の説明
図である。

【図１１】従来例の構成図である。

【符号の説明】

１切り換え手段２位相演算器３波形成形手段１１Ｄフリップフロップ

Claims

【特許請求の範囲】

【請求項１】外部より入力する周波数制御データと設定
周波数データのいずれかを設定信号に基づいて選択して
出力する選択手段と、前記選択手段からの出力を一方の入力とする加算器と、外部より入力した基準クロックに従い、前記加算器の出
力をラッチすると共に、その出力が前記加算器の他方の
入力になるラッチ回路と、前記ラッチ回路からの出力をアドレスとし、前記設定周
波数データの設定値と関連を有する数に一周期分の波形
が表現されている波形データが格納された波形データテ
ーブルと、前記波形データテーブルからのデータ出力を外部より入
力した基準クロックに従いアナログ変換するデジタル／
アナログ変換器と、前記デジタル／アナログ変換器からの出力の高周波成分
を遮断するローパスフィルタと、外部より入力した基準クロックをクロック端子に入力
し、前記加算器からの桁上がり信号をデータ端子に入力
し、その出力を前記選択手段における設定信号とするＤ
フリップフロップと、を設けたことを特徴とするダイレクトデジタルシンセサ
イザ。
【請求項２】外部より入力する周波数制御データと設定
周波数データのいずれかを設定信号に基づき選択して出
力する選択手段と、外部より入力した基準クロックに従い、前記選択手段か
ら出力されたデータをラッチする第１のラッチ回路と、前記第１のラッチ回路からの出力を一方の入力とし、そ
の桁上がり信号を選択手段における設定信号とする加算
器と、外部より入力した基準クロックに従い、前記加算器の出
力を保持すると共にその出力は前記加算器の他方の入力
になる第２のラッチ回路と、前記第２のラッチ回路からの出力をアドレスとし、前記
設定周波数データの設定値と関連を有する数に一周期分
の波形が表現されている波形データが格納された波形デ
ータテーブルと、前記波形データテーブルからのデータ出力を外部より入
力した基準クロックに従いアナログ変換するデジタル／
アナログ変換器と、前記デジタル／アナログ変換器からの出力の高周波成分
を遮断するローパスフィルタと、を設けたことを特徴とするダイレクトデジタルシンセサ
イザ。