JPH052437U - デジタルシンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】 出力信号の周波数が一定の場合でも、また周
波数が変化した場合でも、出力信号の振幅変調、位相変
調が発生しにくいデジタルシンセサイザを得る。 【構成】 正弦波発生ロジック回路４又は三角波発生ロ
ジック回路１６の後段に、波形を補正するためのデータ
を記憶させたリードオンリーメモリを挿入し、その後段
にデジタルアナログコンバータを介してアナログ化し、
最終段に要求している出力波形に合わせたバンドパスフ
ィルタを取付ける。 【効果】 出力信号に振幅変調が発生しにくくなり、ス
プリアスレベルを抑圧でき、また電力分配器９０°移相
器等の位相調整用部品を削減できるので、装置の小型化
につながる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、レーザ受信機で使用する、リードオンリーメモリを内蔵したデジ タルシンセサイザに関するものである。

【０００２】

【従来の技術】

第７図は、従来のデジタルシンセサイザの構成を示す図である。図において、 １は信号処理装置からのデータをラッチ入力するラッチレジスタ、２は加算器、 ３は上記加算器出力をシステムクロックに同期させて出力するためのラッチレジ スタ、４は正弦波発生ロジック回路、５は上記正弦波発生ロジック回路出力をシ ステムクロックに同期させて出力するためのラッチレジスタ、６はデジタルアナ ログコンバータ、７はバンドパスフィルタ、８は電力分配器、９は９０°移相器 である。

【０００３】 次に動作について説明する。信号処理装置から、中心周波数データと変調周波 数データがラッチレジスタ１に入力され、インプットコマンドが入力すると、上 記中心周波数データと変調周波数データは加算器２に入力する。一方、ラッチレ ジスタ３の出力データも加算器２に入力し、上記中心周波数データ、変調周波数 データと加算される。加算器２の出力はラッチレジスタ３に入力し、システムク ロックに同期して、上記加算器２と正弦波発生ロジック回路４にそれぞれ入力す る。正弦波発生ロジック回路４では、加算器２出力のＭＳＢとその他のビットと でＥＸ−ＯＲをとることで、正弦波近似波形となるデジタルデータを作成し、ラ ッチレジスタ５に入力し、システムクロックに同期してデジタルアナログコンバ ータ６に送られ、アナログ化される。デジタルアナログコンバータ６の出力はバ ンドパスフィルタを通過して不要周波数成分を除去してから、電力分配器８へ入 力する。電力分配器８で２分配された出力信号の一方は、そのままＩ信号として 出力し、他方は９０°移相器９に入力して、９０°移相してからＱ信号として出 力する。

【０００４】

【考案が解決しようとする課題】

従来のデジタルシンセサイザは以上のように構成されており、設定周波数をデ ジタル量に変換したデータをシステムクロック毎に加算していき、加算ビット数 に対し、設定周波数データで割り切れない値である場合、キャリーオーバー時に 余りが生じ、次の繰り返し波形が底上げされた状態で加算されるので、これによ り出力振幅レベルの変調が起こり、スプリアス発生の原因となるなどの問題点が あった。図３にこの問題が発生した場合の、デジタルアナログコンバータ４の出 力波形を示す。

【０００５】 この考案は上記の様な課題を解消するためになされたもので、出力振幅レベル 変動を無くすことができるとともに、電力分配器８と９０°移相器９を省くこと でデジタルシンセサイザの小型化できることを目的としている。

【０００６】

【課題を解決するための手段】

この考案に係るデジタルシンセサイザは、正弦波発生ロジック回路４の出力デ ータと、ラッチレジスタに記憶された中心周波数データ、変調周波数データをリ ードオンリーメモリに入力し、このメモリー内の情報テーブルから振幅変調が発 生しない様な適切なデータ値を読み出し、強制的に補正するものである。

【０００７】 また、このリードオンリーメモリ内に位相情報も入力しておき、自動的に９０ °位相が遅れたデータを出力することができる。

【０００８】

【作用】

この考案におけるデジタルシンセサイザは、上記の様にリードオンリーメモリ を使用することによって、加算ビット数に対して設定周波数データで割り切れな い場合でも、強制的にデータを補正できるので、振幅変調を抑えることができる 。

【０００９】 更に、このリードオンリーメモリに位相情報を入れて９０°遅延させた信号を 発生することができ、電力分配器８、９０°移相器９を省略することができる。

【００１０】

【実施例】

実施例１． 以下、この考案の一実施例を図について説明する。図１において、１〜５は上 記従来装置と全く同一のものである。１０は中心周波数データ、変調周波数デー タに従って、適切な振幅データ、位相データを読み出すリードオンリーメモリ、 １１はリードオンリーメモリ出力データをシステムクロックに同期して出力する ラッチレジスタ、１２はＩ信号用のデジタルアナログコンバータ、１３はＱ信号 用のデジタルアナログコンバータ、１４はＩ信号用のバンドパスフィルタ、１５ はＱ信号用のバンドパスフィルタである。

【００１１】 次に動作について説明する。図１においてラッチレジスタ５までの動作は従来 の装置と同様なので省略する。ラッチレジスタ５の出力はリードオンリーメモリ １０に入力されると同時に、信号処理装置から送られた中心周波数データ、変調 周波数データもラッチレジスタ１からリードオンリーメモリ１０に入力する。ラ ッチレジスタ５の出力データが正弦波データの上限或いは下限に近づいた時に、 中心周波数データ、変調周波数データをインデックスとした振幅データテーブル から適切なデータを読み出す。リードオンリーメモリ１０から読み出されたこの データは強制的に正弦波波形を補正するのに使用され、ラッチレジスタ１１を経 由してデジタルアナログコンバータ１２に出力される。このときのデジタルアナ ログコンバータ１２の出力波形（Ｉ信号）を図４に示す。

【００１２】 リードオンリーメモリ１０は、更に位相情報を含んでおり、Ｉ信号に対して９ ０°位相遅れたＱ信号を発生できる。Ｉ信号、Ｑ信号はラッチレジスタ１１に入 力し、システムクロックに同期して、それぞれＩ信号用のデジタルアナログコン バータ１２、Ｑ信号用のデジタルアナログコンバータ１３に入力してアナログ化 された後に、Ｉ信号用のバンドパスフィルタ１４、Ｑ信号用のバンドパスフィル タ１５でそれぞれ不要周波数成分を除去して、最終的なＩ信号、Ｑ信号を出力す る。

【００１３】 実施例２． なお、上記実施例では正弦波発生ロジック回路４を内蔵しているデジタルシン セサイザについて説明したが、本実施例では三角波発生ロジック回路を導入して いる。図２は本実施例の構成を示すものであり、図において、１〜３、５、１１ 、１２、１３は図１と全く同等のものである。１６は三角波発生ロジック回路、 １７は三角波振幅補正データを含んだリードオンリーメモリ、１８は適切な三角 波形を形成する為のバンドパスフィルタである。

【００１４】 次に動作について説明する。ラッチレジスタ３の出力までは従来の装置の動作 と同様なので省略する。加算器２の出力データにラッチレジスタ３からシステム クロックに同期して三角波発生ロジック回路１６に送られる。三角波発生ロジッ ク回路１６では、加算器出力ビット数で表わせる最大値から加算器出力値を減算 する。例えば、加算器２の出力ビット数が６の場合、三角波発生ロジック回路１ ６では、１１１１１１（Ｂ）から加算器出力値を引く演算を行うことで三角波波 形の元となるデータを作成できる。この様子を図５に示す。

【００１５】 上記に示す様に出力された三角波発生ロジック回路１６のデータはラッチレジ スタ５に入力して、システムクロックに同期して出力してリードオンリーメモリ １７に入力する。また、ラッチレジスタ１の中心周波数データ、変調周波数デー タもリードオンリーメモリ１７に入力する。三角波波形も正弦波波形と同様に、 加算ビット数に対して設定周波数データで割り切れない場合に、キャリーオーバ ー時に余りが生じ、次の繰り返し波形が底上げされた状態から振幅変調が発生し てしまう。ラッチレジスタ５の出力データが三角波データの上限或いは下限に近 づいた時に、周波数データをインデックスとして振幅データテーブルから適切な データを読み出し、三角波波形に振幅変調が発生しない様になされ、これらのデ ータはデジタルアナログコンバータ６に入力してアナログ化された後に、バンド パスフィルタ１８で不要な周波数成分を取り除き出力される。図６にデジタルア ナログコンバータ６の出力波形を示す。

【００１６】

【考案の効果】

この考案は、以上説明した様に構成されているので、以下に記載されるような 効果を奏する。

【００１７】 また、出力波形に振幅変調、位相変調が発生しにくくなり、出力波形のスプリ アスレベルを抑制することができる。

【００１８】 Ｉ、Ｑ信号を発生させる場合は、リードオンリーメモリに位相情報を含めてお けば、９０°移相器、電力分配器は不要となり、装置全体を小型化でき、製造費 用を安くすることが出来る。

【図面の簡単な説明】

【図１】この考案の実施例１の正弦波を発生するデジタ
ルシンセサイザの構成を示す図である。

【図２】この考案の実施例２の三角波を発生するデジタ
ルシンセサイザの構成を示す図である。

【図３】従来の正弦波発生用デジタルシンセサイザのデ
ジタルアナログコンバータ出力波形を示す図である。

【図４】この考案の実施例１のデジタルアナログコンバ
ータ出力波形を示す図である。

【図５】従来の三角波発生用デジタルシンセサイザのデ
ジタルアナログコンバータ出力波形を示す図である。

【図６】この考案の実施例２のデジタルアナログコンバ
ータ出力波形を示す図である。

【図７】従来のデジタルシンセサイザの構成を示す図で
ある。

【符号の説明】

１ ラッチレジスタ ２ 加算器 ３ ラッチレジスタ ４ 正弦波発生ロジック回路 ５ ラッチレジスタ ６ デジタルアナログコンバータ ７ バンドパスフィルタ ８ 電力分配器 ９ ９０°移相器 １０ リードオンリーメモリ １１ ラッチレジスタ １２ デジタルアナログコンバータ（Ｉ信号用） １３ デジタルアナログコンバータ（Ｑ信号用） １４ バンドパスフィルタ（Ｉ信号用） １５ バンドパスフィルタ（Ｑ信号用） １６ 三角波発生ロジック回路 １７ リードオンリーメモリ １８ バンドパスフィルタ

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 信号処理装置等からの周波数データを記
   憶するラッチレジスタと、周波数データを使用して加算
   する加算器と、演算結果データをシステムクロックと同
   期出力するラッチレジスタと、加算器出力データから正
   弦波の元となるデータを演算する正弦波発生ロジック回
   路と、正弦波発生ロジック回路出力データの振幅、位相
   を補正するデータを記憶し、９０°位相の異なるＩ信
   号、Ｑ信号を出力できるリードオンリーメモリと、Ｉ信
   号、Ｑ信号のデジタルデータをアナログ出力化するデジ
   タルアナログコンバータと、Ｉ信号、Ｑ信号の必要な正
   弦波周波数成分を通過するバンドパスフィルタを有する
   ことを特徴としたデジタルシンセサイザ。