JPH05341871A - ファンクションジェネレータ - Google Patents
ファンクションジェネレータInfo
- Publication number
- JPH05341871A JPH05341871A JP4153364A JP15336492A JPH05341871A JP H05341871 A JPH05341871 A JP H05341871A JP 4153364 A JP4153364 A JP 4153364A JP 15336492 A JP15336492 A JP 15336492A JP H05341871 A JPH05341871 A JP H05341871A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- phase
- data
- outputs
- phase data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】波形の位相を連続させつつチャンネル間の位相
を変化させることが可能なファンクションジェネレータ
を実現すること。 【構成】 位相データを入力する２個のラッチと、これ
らのラッチの出力加算する加算器と、加算器からの出力
を積算するの積算器と、この出力を格納するメモリと、
このメモリから出力をＤ／ＡするＤＡＣからなる構成の
ＤＤＳを２個設け、さらに各々のラッチに各々同一のク
ロックを出力するクロック制御回路とを設け、位相を連
続的に変化させることを特徴とするファンクションジェ
ネレータである。
を変化させることが可能なファンクションジェネレータ
を実現すること。 【構成】 位相データを入力する２個のラッチと、これ
らのラッチの出力加算する加算器と、加算器からの出力
を積算するの積算器と、この出力を格納するメモリと、
このメモリから出力をＤ／ＡするＤＡＣからなる構成の
ＤＤＳを２個設け、さらに各々のラッチに各々同一のク
ロックを出力するクロック制御回路とを設け、位相を連
続的に変化させることを特徴とするファンクションジェ
ネレータである。
Description
【０００１】
【産業上の利用分野】本発明は、波形の位相を連続させ
つつチャンネル間の位相を変化させることが可能なファ
ンクションジェネレータに関する。
つつチャンネル間の位相を変化させることが可能なファ
ンクションジェネレータに関する。
【０００２】
【従来の技術】従来からのファンクションジェネレータ
においてＤＤＳ（デジタル−ダイレクト−シンセサイ
ザ）方式で構成されるものは、波形データとしてサイ
ン、三角波等をメモリに格納し、位相データを変化させ
て周波数を可変にしていた。この構成において、複数の
チャンネルから波形を出力させている場合、チャンネル
間の出力波形の位相を変える場合、その位相をどちらか
片方のチャンネル出力として使用されているＤＤＳに出
力しているクロックを一時的に止めることになる。
においてＤＤＳ（デジタル−ダイレクト−シンセサイ
ザ）方式で構成されるものは、波形データとしてサイ
ン、三角波等をメモリに格納し、位相データを変化させ
て周波数を可変にしていた。この構成において、複数の
チャンネルから波形を出力させている場合、チャンネル
間の出力波形の位相を変える場合、その位相をどちらか
片方のチャンネル出力として使用されているＤＤＳに出
力しているクロックを一時的に止めることになる。
【０００３】
【発明が解決しようとする課題】このため、その場での
位相を遅らせるのみであるため、各々のチャンネル出力
に対して、相対的にしか設定ができず、またクロックを
一時的に止めるということから設定分解能が低くくなる
という問題がある。本発明の目的は、複数の出力チャン
ネルを有するファンクションジェネレータにおいて、チ
ャンネル間の位相を絶対的にかつ高分解能で位相連続で
その出力を可変にすることである。
位相を遅らせるのみであるため、各々のチャンネル出力
に対して、相対的にしか設定ができず、またクロックを
一時的に止めるということから設定分解能が低くくなる
という問題がある。本発明の目的は、複数の出力チャン
ネルを有するファンクションジェネレータにおいて、チ
ャンネル間の位相を絶対的にかつ高分解能で位相連続で
その出力を可変にすることである。
【０００４】
【課題を解決するための手段】本発明は、外部からの第
１の位相データを入力する第１のラッチと、外部からの
第２の位相データを入力する第２のラッチと、前記第１
のラッチと第２のラッチを加算する第１の加算器と、前
記第１の加算器からの出力を積算する第１の積算器と、
前記第１の積算器からの出力を格納する第１のメモリ
と、前記第１のメモリからのデジタルデータをアナログ
に変換するデジタル／アナログ変換器と、前記外部から
の第１の位相データを入力する第３のラッチと、前記外
部からの第２の位相データを入力する第４のラッチと、
前記第３のラッチと第４のラッチを加算する第２の加算
器と、前記第２の加算器からの出力を積算する第２の積
算器と、前記第２の積算器からの出力を格納する第２の
メモリと、前記第２のメモリからのデジタルデータをア
ナログに変換するデジタル／アナログ変換器と、第１及
び第３のラッチに、第２及び第４のラッチに、第１及び
第３の積算器に各々同一のクロックを出力するクロック
制御回路とを設け、位相を連続的に変化させることを特
徴とするファンクションジェネレータである。
１の位相データを入力する第１のラッチと、外部からの
第２の位相データを入力する第２のラッチと、前記第１
のラッチと第２のラッチを加算する第１の加算器と、前
記第１の加算器からの出力を積算する第１の積算器と、
前記第１の積算器からの出力を格納する第１のメモリ
と、前記第１のメモリからのデジタルデータをアナログ
に変換するデジタル／アナログ変換器と、前記外部から
の第１の位相データを入力する第３のラッチと、前記外
部からの第２の位相データを入力する第４のラッチと、
前記第３のラッチと第４のラッチを加算する第２の加算
器と、前記第２の加算器からの出力を積算する第２の積
算器と、前記第２の積算器からの出力を格納する第２の
メモリと、前記第２のメモリからのデジタルデータをア
ナログに変換するデジタル／アナログ変換器と、第１及
び第３のラッチに、第２及び第４のラッチに、第１及び
第３の積算器に各々同一のクロックを出力するクロック
制御回路とを設け、位相を連続的に変化させることを特
徴とするファンクションジェネレータである。
【０００５】
【作用】波形出力に用いるＤＤＳにおいてその入力する
位相データを変化させることで位相を連続的に変化させ
ることが可能となる。
位相データを変化させることで位相を連続的に変化させ
ることが可能となる。
【０００６】
【実施例】図１に本発明にかかる基本的構成図を示す。
１１，１２，２１，２２はラッチで、ラッチ１１及びラ
ッチ２１は位相データ１を入力し同一の基準クロックで
ラッチされる。ラッチ１２及びラッチ２２は位相データ
２を入力し同一の基準クロックでラッチされる。１３，
２３は加算器で、加算器１３はラッチ１１とラッチ１２
の出力を加算する。加算器２３はラッチ２１とラッチ２
２の出力を加算する。１４，２４は積算器で、積算器１
４は加算器１３の出力を積算し、積算器２４は加算器２
３の出力を積算する。１５，２５はメモリで、メモリ１
５は積算器１４の出力を、メモリ２５は積算器２４の出
力を各々格納する。１６，２６はＤ／Ａ変換器で、Ｄ／
Ａ変換器１６はメモリ１５の出力を、Ｄ／Ａ変換器２６
はメモリ２５の出力を各々デジタル／アナログ変換す
る。このＤ／Ａ変換器１６及び２６の出力が当該ファン
クションジェネレータの出力する波形となる。３０はブ
ロック制御回路で、ラッチ１１及びラッチ２１、ラッチ
１２及びラッチ２２、積算器１４及び積算器２４の基準
クロックを出力する。
１１，１２，２１，２２はラッチで、ラッチ１１及びラ
ッチ２１は位相データ１を入力し同一の基準クロックで
ラッチされる。ラッチ１２及びラッチ２２は位相データ
２を入力し同一の基準クロックでラッチされる。１３，
２３は加算器で、加算器１３はラッチ１１とラッチ１２
の出力を加算する。加算器２３はラッチ２１とラッチ２
２の出力を加算する。１４，２４は積算器で、積算器１
４は加算器１３の出力を積算し、積算器２４は加算器２
３の出力を積算する。１５，２５はメモリで、メモリ１
５は積算器１４の出力を、メモリ２５は積算器２４の出
力を各々格納する。１６，２６はＤ／Ａ変換器で、Ｄ／
Ａ変換器１６はメモリ１５の出力を、Ｄ／Ａ変換器２６
はメモリ２５の出力を各々デジタル／アナログ変換す
る。このＤ／Ａ変換器１６及び２６の出力が当該ファン
クションジェネレータの出力する波形となる。３０はブ
ロック制御回路で、ラッチ１１及びラッチ２１、ラッチ
１２及びラッチ２２、積算器１４及び積算器２４の基準
クロックを出力する。
【０００７】図２に図１の動作の時間変化を表すタイム
チャートを示す。また以下に、図１の動作の説明をす
る。このとき位相データ１１にはある一定の値が与えら
れているものとする。ここで位相を変化させるにあたっ
て位相データ１２に与えられる値を変化させる。すると
図２からも理解されるように位相データ１２がデータＡ
の時は、一定の周波数が出力されており、位相データ２
２がデータＢに変化するとデータＢの変化に伴った周波
数が出力される。再び、位相データ１２がデータＡに戻
すと最初に設定した一定の周波数が出力されることにな
る。さらにこのとき、位相データ１２にデータＢが出力
されている間は、一定の速さで位相が変化するから、位
相データ２１及び位相データ２２を一定にしておくとす
ると出力２に対し出力１は滑らかに位相を進めることが
可能となる。尚、位相を進める場合にはデータを加算
し、位相を遅らせる場合には補数のデータを加算すれば
よい。
チャートを示す。また以下に、図１の動作の説明をす
る。このとき位相データ１１にはある一定の値が与えら
れているものとする。ここで位相を変化させるにあたっ
て位相データ１２に与えられる値を変化させる。すると
図２からも理解されるように位相データ１２がデータＡ
の時は、一定の周波数が出力されており、位相データ２
２がデータＢに変化するとデータＢの変化に伴った周波
数が出力される。再び、位相データ１２がデータＡに戻
すと最初に設定した一定の周波数が出力されることにな
る。さらにこのとき、位相データ１２にデータＢが出力
されている間は、一定の速さで位相が変化するから、位
相データ２１及び位相データ２２を一定にしておくとす
ると出力２に対し出力１は滑らかに位相を進めることが
可能となる。尚、位相を進める場合にはデータを加算
し、位相を遅らせる場合には補数のデータを加算すれば
よい。
【０００８】念のため、位相データが加算されると位相
が早く進む原理について説明する。図３は一般的なＤＤ
Ｓ方式による波形出力のための構成である。１は加算
器、２はラッチ、３はメモリ（この場合、正弦波テーブ
ルとする）、４はＤＡＣ（デジタル／アナログ変換器）
５はＬＰＦ（ローパスフィルタ）、６は位相演算器であ
る。このような構成にあっては、位相演算器６において
基準クロック毎に積算された位相データをメモリ３にて
振幅データに変換する。その振幅データをＤＡＣ４で基
準クロック毎にアナログ信号に変換し、ＬＰＦ５で高調
波等を取り除く。このため位相演算器６に与えられたデ
ータに従った周波数の正弦波が得られる。データＮによ
って変化する様子を図４に示す。はＮ＝ａ、はＮ＝
２ａとすると、でＮの値が倍になると周波数も倍に変
化する。このことからも、図２で位相データ１２を変化
させた時に位相が早く進むことが理解される。
が早く進む原理について説明する。図３は一般的なＤＤ
Ｓ方式による波形出力のための構成である。１は加算
器、２はラッチ、３はメモリ（この場合、正弦波テーブ
ルとする）、４はＤＡＣ（デジタル／アナログ変換器）
５はＬＰＦ（ローパスフィルタ）、６は位相演算器であ
る。このような構成にあっては、位相演算器６において
基準クロック毎に積算された位相データをメモリ３にて
振幅データに変換する。その振幅データをＤＡＣ４で基
準クロック毎にアナログ信号に変換し、ＬＰＦ５で高調
波等を取り除く。このため位相演算器６に与えられたデ
ータに従った周波数の正弦波が得られる。データＮによ
って変化する様子を図４に示す。はＮ＝ａ、はＮ＝
２ａとすると、でＮの値が倍になると周波数も倍に変
化する。このことからも、図２で位相データ１２を変化
させた時に位相が早く進むことが理解される。
【０００９】さらに、高分解能で変化する原理について
説明する。図４からも理解されるようにＤＤＳ方式の出
力の場合、同一の位相データを設定しているかぎりその
位相変化は基準クロックの周期によって定められるもの
である。しかしながら、本発明にしめすように、２個の
位相データを加算したものを積算器１４，２４で位相デ
ータとして用いることで、片方の位相データ１２，２２
で設定するデータを微妙に変化することができるから、
位相の進み遅れを絶対値化しかつ微妙な変化をすること
が可能となる。故に高分解能で変化するといえる。
説明する。図４からも理解されるようにＤＤＳ方式の出
力の場合、同一の位相データを設定しているかぎりその
位相変化は基準クロックの周期によって定められるもの
である。しかしながら、本発明にしめすように、２個の
位相データを加算したものを積算器１４，２４で位相デ
ータとして用いることで、片方の位相データ１２，２２
で設定するデータを微妙に変化することができるから、
位相の進み遅れを絶対値化しかつ微妙な変化をすること
が可能となる。故に高分解能で変化するといえる。
【００１０】また、位相の変化を加算したデータで管理
するため、積算器１４もしくは２４に於ける位相データ
そのものは、位相情報が積算されることになるから、積
算器１４もしくは２４内の加算器におけるビット数を増
やすことで簡単に高分解能化が図れる。
するため、積算器１４もしくは２４に於ける位相データ
そのものは、位相情報が積算されることになるから、積
算器１４もしくは２４内の加算器におけるビット数を増
やすことで簡単に高分解能化が図れる。
【００１１】
【発明の効果】本発明により、複数チャンネル間の位相
を絶対的に、かつ高分解能で位相連続に変化させること
ができる。
を絶対的に、かつ高分解能で位相連続に変化させること
ができる。
【図１】本発明の基本的構成図である。
【図２】本発明の動作を示すタイムチャートである。
【図３】従来例の説明図である。
【図４】従来例の説明図である。
１１，１２，２１，２２ ラッチ １３，２３ 加算器 １４，２４ 積算器 １５，２５ メモリ １６，２６ Ｄ／Ａ変換器 ３０ ブロック制御回路
Claims (1)
- 【請求項１】外部からの第１の位相データを入力する第
１のラッチと、 外部からの第２の位相データを入力する第２のラッチ
と、 前記第１のラッチと第２のラッチを加算する第１の加算
器と、 前記第１の加算器からの出力を積算する第１の積算器
と、 前記第１の積算器からの出力を格納する第１のメモリ
と、 前記第１のメモリからのデジタルデータをアナログに変
換するデジタル／アナログ変換器と、 前記外部からの第１の位相データを入力する第３のラッ
チと、 前記外部からの第２の位相データを入力する第４のラッ
チと、 前記第３のラッチと第４のラッチを加算する第２の加算
器と、 前記第２の加算器からの出力を積算する第２の積算器
と、 前記第２の積算器からの出力を格納する第２のメモリ
と、 前記第２のメモリからのデジタルデータをアナログに変
換するデジタル／アナログ変換器と、 第１及び第３のラッチに、第２及び第４のラッチに、第
１及び第３の積算器に各々同一のクロックを出力するク
ロック制御回路とを設け、位相を連続的に変化させるこ
とを特徴とするファンクションジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153364A JPH05341871A (ja) | 1992-06-12 | 1992-06-12 | ファンクションジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153364A JPH05341871A (ja) | 1992-06-12 | 1992-06-12 | ファンクションジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05341871A true JPH05341871A (ja) | 1993-12-24 |
Family
ID=15560841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4153364A Pending JPH05341871A (ja) | 1992-06-12 | 1992-06-12 | ファンクションジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05341871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067557A (ja) * | 2005-08-29 | 2007-03-15 | Agilent Technol Inc | 位相制御装置、周波数制御装置、発振装置、位相制御方法及び周波数制御方法 |
-
1992
- 1992-06-12 JP JP4153364A patent/JPH05341871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067557A (ja) * | 2005-08-29 | 2007-03-15 | Agilent Technol Inc | 位相制御装置、周波数制御装置、発振装置、位相制御方法及び周波数制御方法 |
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