JP2007067557A - 位相制御装置、周波数制御装置、発振装置、位相制御方法及び周波数制御方法 - Google Patents

Abstract

【課題】
ＤＤＳなどの発信源の位相をより多彩に制御すること。
【解決手段】
本発明の位相制御装置は、所定の信号を、この信号の位相を示す第１の位相情報に基づいて出力する複数の信号源から出力される信号間の位相を制御する位相制御装置であって、複数の信号源ごとに設けられ、信号源から出力される信号の位相を示す第２の位相情報を格納する複数の位相情報格納手段と、位相情報格納手段によって格納された第２の位相情報に基づいて、複数の信号源のうち少なくとも１つの信号源から出力される信号の位相を変えて前記複数の信号源から出力される信号間の位相差を制御する位相制御手段とを具備する。また、第２の位相情報を第１の位相情報より高分解能となるよう構成することができる。
【選択図】 図１

Description

本発明は、複数の信号源の位相差の制御及び周波数の変更の制御に関する。

例えば、インピーダンス測定装置などにおいては複数の信号源を所望の位相差で設定したい場合がある。さらに最近ではこのような信号源にダイレクト・ディジタル・シンセサイザ（以下、ＤＤＳと記す）を用いる場合が多い。ＤＤＳはその内部に位相毎に信号出力値を格納したテーブルと、ディジタル・アナログ・コンバータ（以下、Ｄ／Ａコンバータと記す）とを有し、サイン波を出力することができる。

このようなＤＤＳにおいて位相を制御する場合には、位相をシフトさせる位相オフセット調整のためのレジスタのビット分解能の制限を受け、細かい位相制御をすることが出来なかった。例えば、インピーダンス測定においては電圧測定部のアンプのゲインを正確に測ることが必要とされており、このためには、位相分解能を高くすることが必要となっている。

また、このようなＤＤＳにおいて、途中で位相を変えるような制御を行う場合には、通常、ＤＤＳの出力にバンドパスフィルタ（以下、ＢＰＦと記す）が設けられているため、トランジェントが生じ、波形が安定するまでに時間がかかっていた。

さらに、インピーダンス測定においては電圧測定部のアンプのゲインを正確に測ることが必要とされており、より正確にゲインを測定することが求められていた。
（例えば、特許文献１参照。）。
特開２００４−３１７３４５号公報

上述したように、ＤＤＳの位相制御においては、ＤＤＳ内部の位相をシフトさせる位相オフセット調整のためのレジスタのビット分解の制限を受け細かい位相制御ができず、また、位相制御や周波数の変更の場合にトランジェントが生じ、波形が安定するまで時間がかかるという問題があった。

本発明は以上の事情に鑑みなされたものであり、本発明の目的は、ＤＤＳ内部の位相をシフトさせるオフセット調整のためのレジスタのビット分解能の制限を受けずに、多様な制御をすることができ、また、位相変更時、または周波数変更時のトランジェントが短いＤＤＳの制御装置等を提供することを目的とする。

上述した目的を達成するため、本発明にかかる信号源の位相制御装置は、所定の信号を、この信号の位相を示す第１の位相情報に基づいて出力する複数の信号源から出力される信号間の位相を制御する位相制御装置であって、前記複数の信号源ごとに設けられ、前記信号源から出力される信号の位相を示す第２の位相情報を格納する複数の位相情報格納手段と、前記位相情報格納手段によって格納された前記第２の位相情報に基づいて、前記複数の信号源のうち少なくとも１つの信号源から出力される信号の位相を変えて前記複数の信号源から出力される信号間の位相差を制御する位相制御手段とを具備する。「第１の位相情報」は、ＤＤＳの位相アキュムレータに格納される位相情報に対応し、「第２の位相情報」は、ＤＤＳ制御部の位相カウンタに格納される位相情報に対応し、「信号源」は、ＤＤＳに対応し、位相制御装置は、ＤＤＳ制御部及びコンピュータ部に対応する。

このようにＤＤＳの発振に用いられる位相情報とは別にＤＤＳの位相情報を有しているのでこの位相情報に基づいて柔軟に位相制御を行うことができる。

特に、前記第２の位相情報の位相分解能を、前記位相オフセット調整手段の位相分解能よりも高いように構成すれば、より高精度で位相差を制御することが可能である。

なお、前記位相制御手段は制御対象の信号源から出力される信号の値が零となる時点で前記信号源の出力を停止させ、所定の期間経過後に、再び前記制御対象の信号源から前記所定の信号を出力させるように制御する。

また、前記位相制御手段は前記信号源に対して制御信号を入力してから実際に制御信号に従った信号を出力するまでに必要とする所定の時間分だけ早く前記信号源に対し制御を開始する。「所定の時間」は前記信号源の内部回路のレイテンシに対応する。

さらに、前記信号源はＤＤＳ等により構成され、サイン波を出力するが、矩形波、三角波を出力するように構成することもできる。

なお、前記位相制御装置は、前記信号源および前記位相制御装置の各部に動作の基準となるクロック信号を発生させるクロック信号発生手段を具備し、前記位相情報格納手段は、前記クロック信号によりカウント動作をする位相カウンタを具備し、前記位相制御手段は、前記制御対象の信号源の信号を停止させる制御信号を送出する第１の位相タイミング情報が格納された第１のレジスタと、再び前記制御対象の信号源の信号を出力する第２の位相タイミング情報が格納された第２のレジスタと、前記複数の位相情報格納手段のうち、基準となる信号源に対応する位相情報格納手段の前記位相カウンタから出力される位相情報と前記第１のレジスタに格納された第１の位相タイミング情報とを比較し、一致した場合に制御対象の信号源に対して信号を停止させる制御信号を送出し、前記位相カウンタから出力される位相情報と前記第２のレジスタに格納された第２の位相タイミング情報とを比較し、一致した場合に制御対象の信号源に対して信号を出力する制御信号を送出する制御信号送出手段とを具備する。「位相タイミング情報」はアップデイトデータに対応し、「制御信号送出手段」はＤＤＳトリガ制御回路に対応する。

本発明の周波数制御装置は、所定の信号を、この信号の位相を示す第１の位相情報に基づいて出力する信号源から出力される信号の周波数を制御する周波数制御装置であって、前記信号源から出力される信号の位相を示す第２の位相情報を格納する位相情報格納手段と、前記位相情報格納手段によって格納された前記第２の位相情報に基づいて、位相が３６０度の点で周波数の変更が行われるように前記信号源に制御信号を送出する周波数制御手段とを具備する。「周波数制御手段」は、ＤＤＳ制御部及びコンピュータ部に対応する。

なお、位相が３６０度の点で周波数の変更が行われるのでトランジェントの期間が短く、早く安定した波形を得ることができる。

本発明の位相制御装置は、クロック信号に基づいて所定の信号を出力する複数の信号源から出力される信号間の位相を制御する位相制御装置であって、前記複数の信号源のうち、所定の信号源に対して、所定の期間前記クロック信号の供給を停止し、その後再び、クロック信号を供給することで前記複数の信号源から出力される信号間の位相を制御する位相制御手段とを具備する。「位相制御手段」はＤＤＳ制御部に対応する。

以上のように、本発明によれば、高精度の位相制御をすることができるとともに、トランジェント期間を短くした位相制御、周波数変更制御を行うことができる。

以下、本発明の実施の形態を図面に基づいて説明する。図１は本発明の実施の形態であるＤＤＳを用いた発振装置の構成を示すブロック図である。同図に示すように、本実施形態の発振装置は、ＤＤＳ１００ａと、ＤＤＳ１００ｂと、ＤＤＳ１００ａとＤＤＳ１００ｂとを制御するＤＤＳ制御部２００と、コンピュータ部３００と、発振装置各部にクロック信号を供給するクロック信号発生部４００とから構成されている。

コンピュータ部３００は、プログラム及びデータが格納されているＲＯＭ３０１と、ＲＯＭ３０１に格納されているプログラムを実行するＣＰＵ３０２と、ＣＰＵ３０２の処理のためのワークエリア等として使用されるＲＡＭ３０３とを有しており、データバス３０４を介してＤＤＳ制御部２００、ＤＤＳ１００ａ及びＤＤＳ１００ｂに周波数、位相等のデータを送出するように構成されている。

ＤＤＳ１００ａは、コンピュータ部３００から送られてくる位相及び周波数のデータを格納する内部レジスタ１１０ａと、内部レジスタ１１０ａに格納された位相及び周波数に対応した階段状の波形を出力する位相アキュムレータ１２０ａと、位相アキュムレータ１２０ａから出力された位相データを位相に応じたサイン波の出力値を示すデータに変換するサイン波ルックアップテーブル１３０ａと、サイン波ルックアップテーブル１３０ａから出力されたデータをアナログ信号に変換するＤ／Ａコンバータ１４０ａとを有している。

ＤＤＳ１００ｂの構成もＤＤＳ１００ａの構成と同様であり、図示は省略するが、内部レジスタ１１０ｂと、位相アキュムレータ１２０ｂと、サイン波ルックアップテーブル１３０ｂと、Ｄ／Ａコンバータ１４０ｂとを有している。

なお、内部レジスタ１１０ａ、１１０ｂには、位相アキュムレータ１２０ａ、１２０ｂの位相をシフトさせるオフセットの調整のための位相オフセット調整レジスタが含まれている。そして、ＤＤＳ１００ａ、ＤＤＳ１００ｂは、この位相オフセット調整レジスタに書き込まれるデータによって、位相アキュムレータ１２０ａ、１２０ｂの位相のシフトを行うように構成されている。

図２は、位相アキュムレータ１２０ａの構成を示すブロック図である。同図に示すように位相データを格納する位相レジスタ１２１ａと位相レジスタ１２１ａの出力と内部レジスタ１１０ａから送られてくる位相データとを加算して位相レジスタ１２１ａに出力する加算器１２２ａとを有する。

ＤＤＳ制御部２００は、位相アキュムレータ１２０ａが示すＤＤＳ１００ａの位相と同一の位相を示す位相カウンタ２１０ａと、位相アキュムレータ１２０ｂが示すＤＤＳ１００ｂと同一の位相を示す位相カウンタ部２１０ｂと、コンピュータ部３００からの周波数及び位相の設定要求があった場合に位相カウンタ部２１０ａにそれらデータの設定を行うなどの動作をする位相カウンタ制御部２２０と、位相カウンタ制御部２２０からＤＤＳの周波数又は位相の変更要求があるとＤＤＳのレイテンシを考慮したタイミングでＤＤＳ１００ａに変更トリガ信号を出力するＤＤＳトリガ制御部２３０ａと、位相カウンタ制御部２２０からＤＤＳの周波数又は位相の変更要求があるとＤＤＳのレイテンシを考慮したタイミングでＤＤＳ１００ｂに変更トリガ信号を出力するＤＤＳトリガ制御部２３０ｂとを有している。なお、ＤＤＳのレイテンシとは、ＤＤＳに制御信号が入力されてから出力信号にそれが反映されるまでの時間を言う。これは、ＤＤＳ内部のパイプライン遅延等により生じるものである。

また、ＤＤＳ制御部２００は、フィールド・プログラマブル・ゲート・アレイ（以下、ＦＰＧＡと記す。）により構成することができる。なお、ＦＰＧＡを用いずにカスタムＬＳＩ、ＩＣ、又はディスクリート部品で回路を構成してもよい。

図３は、位相カウンタ部２１０ａの構成を示すブロック図である。同図に示すように、位相カウンタ部２１０ａは、ＤＤＳ１００ａの位相を示すデータが格納される位相カウンタ２１１ａと、位相カウンタ２１１ａの現在のカウント上限値ＦＣを格納するためのレジスタ２１２ａと、位相カウンタ２１１ａの次の設定変更時用のカウント上限値ＦＣ＿ｎｅｘｔを格納するレジスタ２１３ａと、レジスタ２１２ａに格納されているデータと位相カウンタ２１１ａの出力データとを比較し、一致した場合に位相カウンタ２１１ａをリセットする比較回路２１４ａとを有している。なお、レジスタ２１２ａ、２１３ａの値は、コンピュータ部３００からの指示により位相カウンタ制御部２２０を介してデータの格納が制御されるよう構成されている。

レジスタ２１２ａに格納されるデータＦＣは、位相カウンタのカウント上限値を決定し、その上限値に達したら比較回路２１４ａにより位相カウンタ２１１ａがリセットされるから、位相の一周期の長さ、すなわち、位相カウンタ２１１ａに格納される周波数を決定するファクターとなる。なお、比較回路２１４ａはレジスタ２１２ａに周波数０Ｈｚを示すデータがロードされたときは、リセットせずにクロック信号によるカウントアップ動作を停止するように構成されている。すなわち、レジスタ２１２ａに周波数０Ｈｚを示すデータがロードされた場合には、位相カウンタ２１１ａからは同じ値のデータが出力されることになる。

また、位相カウンタ部２１０ｂも位相カウンタ制御部２１０ａと同様の構成となっており、図示を省略するが、位相カウンタ部２１０ｂは、位相カウンタ２１１ｂ、レジスタ２１２ｂ、２１３ｂ、及び比較回路２１４ｂを有している。

図４は、ＤＤＳトリガ制御部２３０ａの構成を示すブロック図である。同図に示すように、ＤＤＳトリガ制御部２３０ａは、レジスタ２３１ａ、２３２ａ、２３３ａ、２３４ａと、ＤＤＳトリガ制御回路２３５ａとを有している。レジスタ２３１ａには、例えば、一定の周波数でＤＤＳ１００ａ、ＤＤＳ１００ｂがサイン波を出力中に周波数を０Ｈｚにするアップデイトタイミングを示すデータＵＴ１が格納され、レジスタ２３２ａには周波数が０Ｈｚになった後に再びサイン波を出力するアップデイトタイミングＵＴ２が格納される。また、レジスタ２３３ａには次の設定変更用アップデイトタイミングを示すデータＵＴ１＿ｎｅｘｔが格納され、レジスタ２３４ａには次の設定変更用アップデイトタイミングを示すデータＵＴ２＿ｎｅｘｔが格納される。ＤＤＳトリガ制御回路２３５ａは、ＤＤＳ１００ａを制御することにより位相を制御する場合には、位相カウンタ部２１０ｂから出力される位相を示すデータとレジスタ２３１ａに格納されているデータＵＴ１とが一致したときにＤＤＳ１００ａの出力周波数を０Ｈｚにするトリガ信号を出力し、位相カウンタ部２１０ａから出力される位相を示すデータとレジスタ２３２ａに格納されているデータＵＴ２とが一致したときにＤＤＳ１００ａからサイン波を出力するトリガ信号を出力する。なお、出力周波数を０Ｈｚにするということは、出力信号を停止することを意味する。また、ＤＤＳトリガ制御部２３０ｂは、図示を省略するが、ＤＤＳトリガ制御部２３０ａと同様の構成であり、ＤＤＳ１００ｂを制御して位相を変える場合にはＤＤＳトリガ制御部２３０ｂがＤＤＳ１００ｂに対してＤＤＳトリガ制御部２３０ｂと同様に制御信号を送出する。

次に、上述した構成の発振装置の動作について説明する。まず、位相を変更する動作について説明する。一例として、一定の周波数ｆ１でＤＤＳ１００ａ、ＤＤＳ１００ｂが同一の位相でサイン波を出力し、その後、ＤＤＳ１００ａの周波数をｆ２とし、ＤＤＳ１００ａの位相を１８０度遅らせる場合の例について説明する。

図５はこの場合の各部の波形を示す図である。同図（ａ）は、ＤＤＳ１００ｂの出力信号、同図（ｂ）は、ＤＤＳ１００ａの出力信号、同図（ｃ）は、ＤＤＳ制御部２００からＤＤＳ１００ａに出力される位相の変更トリガ信号、同図（ｄ）は、ＤＤＳ制御部２００の位相カウンタ２１０ｂのカウンタ値を示すグラフ、同図（ｅ）は、ＤＤＳ制御部２００の位相カウンタ２１０ａのカウンタ値を示すグラフである。なお、ＤＤＳ１００ａ、１００ｂの位相アキュムレータ１２０ａ、１２０ｂの値は、位相カウンタ２１０ａ、２１０ｂの値とは異なるが、出力するサイン波の位相情報としては同等である。

まず、ＤＤＳ１００ａの内部レジスタ１１０ａ、ＤＤＳ１００ｂの内部レジスタ１１０ｂ及びＤＤＳ制御部２００の位相カウンタ制御部２２０内の位相カウンタ部２１０ａにコンピュータ部３００から周波数ｆ１のデータが送出されて、同位相で周波数ｆ１のサイン波を出力している状態からＤＤＳ１００ａの位相を１８０度遅らせる場合を説明する。

ＤＤＳ１００ａが周波数ｆ１のサイン波を出力している間に、コンピュータ部３００は、ＤＤＳ１００ａの内部レジスタ１１０ａとＤＤＳ制御部２００の位相カウンタ部２１０ａのレジスタ２１３ａに周波数０Ｈｚを示すデータＦＣ＿ｎｅｘｔをレジスタ２１３ａに格納する。この時には、まだ、位相カウンタ部２１０ａ、位相アキュムレータ部１２０ａの値及びＤＤＳ１００ａの出力周波数は０Hzには変更されていない。次に、コンピュータ部３００は、ＤＤＳ１００ａに固有のレイテンシＬを考慮して、位相が反転するようにアップデイトタイミングＵＴ１＿ｎｅｘｔ、ＵＴ２＿ｎｅｘｔをＤＤＳトリガ制御部２３０ａのレジスタ２３３ａ、２３４ａにロードする。次に、コンピュータ部３００はＤＤＳ１００ａの位相を変更することを要求する位相変更トリガを図５（ｂ）のタイミングＴ１において位相カウンタ制御部２２０に送出する。位相カウンタ制御部２２０は位相変更トリガを受信するとＤＤＳトリガ制御部２３０ａのレジスタ２３３ａ、２３４ａに格納されているデータをレジスタ２３１ａ、２３２ａにロードする。

ＤＤＳトリガ制御部２３０ａは、位相カウンタ２１１ｂのカウンタ値を読むことによって位相変更トリガを受信してから最初の位相０度の位置から位相カウンタ２１１ｂがアップデイトタイミングＵＴ１となった時点で、ＤＤＳ１００ａに対して周波数を０Ｈｚにする周波数変更信号Ｐ１を送出する。さらに、周波数変更信号Ｐ１を送出してからレイテンシＬを経過した後、すなわちＤＤＳ１００ａの出力サイン波が１８０度の位相となった時点で、位相カウンタ制御部２２０は位相カウンタ部２１０ａのレジスタ２１３ａに格納されている周波数０Ｈｚを示すデータＦＣ＿ｎｅｘｔをレジスタ２１２ａに格納する。また、レジスタ２１３ａには再び周波数ｆ１に対応するデータがロードされる。このアップデイトタイミングＵＴ１にはＤＤＳ１００ａのレイテンシＬが考慮されているのでＤＤＳ１００ａの出力信号の値が０の位置（図５（ｂ）のタイミングＴ２）で周波数が０Ｈｚに変更されることとなる。

その後、ＤＤＳ１００ｂから出力されるサイン波の反転、すなわち位相が１８０度異なるようにレイテンシＬを考慮したアップデイトタイミングＵＴ２に位相カウンタ２１１ｂの値がなった時点で周波数変更信号Ｐ２をＤＤＳ１００ａに送出する。そして位相カウンタ制御部２２０は、その後レイテンシＬ分経過後にレジスタ２１３ａに格納されている周波数ｆ１を示すデータＦＣ＿ｎｅｘｔをレジスタ２１２ａにデータＦＣとしてロードする。周波数が０Ｈｚである間（出力が停止している間）は、ＤＤＳ１００ａの位相情報である位相カウンタ２１０ａの値及びＤＤＳ１００ａの位相アキュムレータ１２０ａの値は変化せず（図５（e）のＰ３）、レイテンシＬが考慮されてタイミングＴ３の時点で再び位相１８０度からサイン波を出力することになる。このため、ＤＤＳ１００ｂの出力信号とは位相が反転したサイン波がＤＤＳ１００ａから出力されることになる。

なお、上述の場合は、レイテンシを考慮してクロックを数えることにより位相を反転、すなわち、１８０度の差をつけた例を示したが、ＤＤＳトリガ制御部２３０ａが任意のクロック数の分だけ周波数０Ｈｚのサイン波を出力する（すなわち、出力を停止する）ようにアップデイトデータＵＴ１、ＵＴ２を設定することにより任意の量だけ位相を変えることが可能である。なお、サイン波の出力値が０Ｖとなるときにサイン波の出力を止める場合には、アップデイトタイミングＵＴ１を変更せずに、アップデイトタイミングＵＴ２の変更で位相差を発生させる。

以上のように、位相を変更する場合に、レイテンシを考慮してＤＤＳから出力されるサイン波の位相が１８０度または３６０度になるとき、すなわち、サイン波の値が０となるときにサイン波の出力を止めて一定の期間経過後に再びサイン波の値が０のサイン波（位相０度、１８０度のサイン波）を出力するようにしている。

サイン波が正又は負の値をとる時点で信号が途切れると、特にＢＰＦを出力側に設けている場合には出力信号が安定するまでに時間がかかるが、この実施形態のように、出力値が０の点で信号の出力を一定期間停止するようにしているので、短いトランジェント期間で正確なサイン波を出力することが可能である。

また、ＤＤＳ１００ａ、１００ｂの内部レジスタ１１０ａ、１１０ｂの位相オフセット調整レジスタの位相分解能よりもＤＤＳ制御部２００の位相カウンタ部２１０ａ、２１０ｂの位相分解能が高い場合、例えば、位相オフセット調整レジスタのビット分解能が１２ビットであり、位相カウンタ部２１０ａ、２１０ｂのビット分解能が４８ビットである場合には、ＤＤＳによる位相制御よりも精度の高い位相制御が可能になる。

特に測定器などにおいては、アンプのゲインを正確に求めることが必要になるときがある。

図６はアンプのゲインを求める場合の構成を示すブロック図である。同図に示すようにゲインを測定したいアンプ１の入力には加算器２の出力が接続されており、加算器２の２つの入力にはサイン波を発生する信号源３及び４の出力が接続されている。また、アンプ１の出力はＡ／Ｄコンバータ５の入力が接続されている。

まず、アンプ１のゲインが１である場合に信号源３、４からそれぞれ、振幅Ａ、周波数ｆ、互いの位相差０のサイン波の信号Ｓ_１（ｔ）、Ｓ_２（ｔ）を出力する。
すなわち、Ｓ_１（ｔ）＝Ｓ_２（ｔ）＝Ａ・ｓｉｎ（２πｆｔ）
アンプ１の入力、及び出力は、加算器２で加算されるので、Ａ／Ｄコンバータ５の入力は、次式のようになる。
Ｓ_１（ｔ）＋Ｓ_２（ｔ）＝２Ａ・ｓｉｎ（２πｆｔ）
すなわち、Ａ／Ｄコンバータ５へ入力されるサイン波の振幅は２Ａである。

次に、アンプのゲインがＧであるとして信号源３、４からそれぞれ、振幅Ａ、周波数ｆ、互いの位相差がθのＳ_３（ｔ）、Ｓ_４（ｔ）を出力する。
Ｓ_３（ｔ）＝Ａ・ｓｉｎ（２πｆｔ）、Ｓ_４（ｔ）＝Ａ・ｓｉｎ（２πｆｔ＋θ）
アンプ１の入力はこれらの信号が加算器２で加算され、アンプ１によりＧ倍されるので、
｛Ｓ_３（ｔ）＋Ｓ_４（ｔ）｝・Ｇ
＝２Ａ・ｃｏｓ（θ／２）・ｓｉｎ（２πｆｔ＋θ／２）・Ｇ
したがって、Ａ／Ｄコンバータ５の入力されるサイン波の振幅は、
２Ａ・ｃｏｓ（θ／２）・Ｇである。

Ａ／Ｄコンバータ５の非線形性の影響を受けないようにゲイン１とゲインＧの場合の振幅が出来るだけ同じであることが必要である。

すなわち、２Ａ＝２Ａ・ｃｏｓ（θ／２）・Ｇ
従って、ｃｏｓ（θ／２）＝１／Ｇ

２分法などを用い、θの設定値を変更してゆき、ゲインが１の時のＡ／Ｄコンバータ５の入力と等しくなる位相θ'を求める。このとき、求めるゲインＧは、１／ｃｏｓ（θ'／２）より算出される。この方法により、それぞれのゲインが１およびＧの時のＡ／Ｄコンバータ５に入力される振幅値が、信号源３，４の位相分解能の範囲で最も等しい状態でのゲインＧを求めることができる。これにより、Ａ／Ｄコンバータ５の非線形性の影響をほとんどうけないことになる。言い換えると信号源３、４が出力する位相差の分解能が高い程、アンプ１のゲインを正確に測定することができることになる。

なお、ＤＤＳには２つの周波数のデータを格納しておき、「Ｈ」信号、「Ｌ」信号を入力することにより２つの周波数を切り替えることができるフレケンシ・シフト・キーイング端子（以下、ＦＳＫ端子と記す。）が設けられているものがある。このようなＤＤＳを用いる場合の実施形態を以下に説明する。

図７はこの実施形態の場合の各部の信号の波形を示す図である。同図（ａ）は、ＤＤＳ１００ｂの出力信号、同図（ｂ）は、ＤＤＳ１００ａの出力信号、同図（ｃ）は、ＤＤＳ制御部２００からＤＤＳ１００ａに出力される位相の変更トリガ信号、同図（ｄ）は、ＤＤＳ制御部２００の位相カウンタ２１０ｂのカウンタ値を示すグラフ、同図（ｅ）は、ＤＤＳ制御部２００の位相カウンタ２１０ａのカウンタ値を示すグラフである。

この実施形態の発振装置は、上述した図１から図４に示すものと以下の点を除いて同様である。ＤＤＳ１００ａは、ＦＳＫ端子に信号「Ｌ」が入力されたときに、周波数ｆ１が出力され、信号「Ｈ」が入力されたときには、周波数０Ｈｚが出力されるように、すなわち、出力をオフにするように予めコンピュータ部３００から指示をする。そして、ＤＤＳトリガ制御回路２３５ａは、位相カウンタ２１１ａのカウント値がＵＴ１になったらＤＤＳ１００ａのＦＳＫ端子に信号「Ｈ」を入力する。また、位相カウンタ２１０ａの値がＵＴ２になったときに、ＤＤＳ１００ａのＦＳＫ端子に信号「Ｌ」を出力する。

上述の実施形態では、ＤＤＳが２個の場合について説明したが、ＤＤＳが３個以上の場合であっても同様に位相制御を行うことができる。すなわち、ＤＤＳがＮ個（Ｎは３以上）の場合にはそのうちの１つのＤＤＳを基準として他のＮ−１個のＤＤＳを基準としたＤＤＳの信号に対して任意の位相差をつけることにより位相制御を行うことができる。

図８は、２つのＤＤＳを有する発振装置において位相を変更する場合の他の実施形態を示すブロック図である。図１と同一の部分には同一の符号を付し、重複する説明は省略する。ＤＤＳ制御部５００は、ＤＤＳ１００ｂにはクロック発生部４００から出力されるクロック信号をそのまま供給し、ＤＤＳ１００ａには所定期間だけ、クロック信号の供給を停止する制御を行う。

図９は、図８に示す構成の発振装置の各部の信号を示す図である。図９（ａ）は、ＤＤＳ１００ｂの出力信号を示すグラフ、（ｂ）はＤＤＳ１００ａの出力信号を示すグラフ、（ｃ）はＤＤＳ１００ａに供給されるクロック信号を示すグラフである。

図９に示すように、ＤＤＳ１００ｂにはクロック信号がそのまま供給されるので連続したサイン波の信号を出力するのに対して、ＤＤＳ１００ａにはＤＤＳ制御部５００の制御により一定の期間だけクロックの供給が停止されるのでこのクロックの供給の停止期間を制御することにより２つのＤＤＳの出力信号間に位相差をつけることができる。例えば、クロック停止期間を位相１８０度分とすれば、ＤＤＳ１００ｂのサイン波を反転したサイン波をＤＤＳ１００ａは出力する。

なお、上述した実施形態では、位相カウンタ部２１０ａは、位相カウンタ２１１ａを採用しているが、ＤＤＳ１００ａと同様に位相アキュムレータとしても良い。また、ＤＤＳ１００ａの方を位相アキュムレータ１２０ａの替りに位相カウンタを採用する構成としても良い。

また、上述した実施形態では、ＤＤＳからサイン波を出力する場合について説明しているが、サイン波ではなくて、矩形波や三角波等を出力する場合も適用することが可能である。

次に、ＤＤＳから出力されるサイン波の周波数を変更する場合の動作について説明する。

図１０はサイン波の周波数を変更する場合の各部の信号を示す図である。同図（ａ）は、ＤＤＳ１００ａから出力されるサイン波を示すグラフ、同図（ｂ）はＤＤＳ１００ｂから出力されるサイン波を示すグラフ、同図（ｃ）は位相カウンタ２１１ａ及び２１１ｂのカウント値を示すグラフである。

ＤＤＳ１００ａ、１００ｂともに同一の周波数ｆ２から周波数ｆ３に変更する場合について説明する。まず、２つのＤＤＳから周波数ｆ２でサイン波が出力されているときには、レジスタ２１２ａ、２１２ｂには周波数ｆ２を示すデータが格納されている。

次に、コンピュータ部３００は、ＤＤＳ１００ａ、ＤＤＳ１００ｂに周波数ｆ３を示すデータを送出する。さらに、コンピュータ部３００は、位相カウンタ部２１０ａ、２１０ｂのレジスタ２１３ａ、２１３ｂに周波数ｆ３を示すデータを送出して格納するとともに、ＤＤＳトリガ制御部２３０ａ、２３０ｂのレジスタ２３４ａ、２３４ｂにアップデイトタイミングＵＴ３を示すデータを格納する。さらに、コンピュータ部３００は位相カウンタ制御部２２０にレイテンシＬを示すデータを格納する。

そして、コンピュータ部３００は周波数変更通知信号を図１０のタイミングＴ４でＤＤＳ制御部２００に送出する。ＤＤＳトリガ制御部２３０ａ、２３０ｂは周波数変更通知信号を受信すると、位相カウンタ２１０ａ、位相カウンタ２１０ｂの値とレジスタ２３２ａ、レジスタ２３２ｂに格納されているデータとを比較し、一致した場合には、ＤＤＳ１００ａ、ＤＤＳ１００ｂに周波数変更トリガを出力する。すなわち、現在の周波数ｆ２のサイン波の位相が３６０度の点からレイテンシＬ分だけ早い点でＤＤＳ１００ａ、１００ｂの両方に図１０のタイミングＴ５で周波数変更トリガを出力する。そして位相カウンタ制御部２２０位相カウンタ部２１０ａ、２１０ｂのレジスタ２１３ａ、２１３ｂに格納されている周波数ｆ３を示すデータＦＣ＿ｎｅｘｔがその後、位相３６０度の点において、レジスタ２１２ａ、２１２ｂにロードされる。すなわち、位相カウンタ部２１０ａ、２１０ｂは、周波数ｆ３でカウント動作を行うことになる。

ＤＤＳ制御部２００はＤＤＳ制御部１００ａ、１００ｂにレイテンシＬを考慮して周波数変更トリガが送られるので、周波数ｆ２のサイン波の位相角が３６０度の点において周波数ｆ３で位相角０度のサイン波が出力されることになる。このため、周波数の変更のためのトランジェント期間が短く、不要な信号の発生も防止することができる。

なお、以上の周波数変更の例ではＤＤＳ１００ａ、１００ｂを両方とも周波数の変更を行う例を示したが、一方のＤＤＳは周波数の変更を行わずに他方のＤＤＳの周波数を変更するようにすることもできる。この場合は、一方のＤＤＳ及びそのＤＤＳに関する周波数変更に関する指示をＤＤＳ制御部２００にせずに変更が必要なＤＤＳのみに周波数変更の手続をすれば良い。

以上、本発明のさまざまな実施形態を説明したが、以上の実施形態は例示に過ぎず、これらにとらわれることなく、さまざまな変形、応用が考えられる。例えば、図１の実施形態では、２個のＤＤＳを制御する場合に、ＤＤＳ制御部２００内に、それぞれ２個ずつの位相カウンタ部およびＤＤＳトリガ制御部を備えているが、これを、位相を変えない方のＤＤＳ、すなわちＤＤＳ１００ｂ用の位相カウンタ部２１０ｂとＤＤＳトリガ制御部２３０ｂだけとし、そこから位相差を元にＤＤＳ１００ａの位相カウントを計算することで実現することもできる。

本発明の実施の形態であるＤＤＳを用いた発振装置の構成を示すブロック図である。 位相アキュムレータの構成を示すブロック図である。 位相カウンタ部の構成を示すブロック図である。 ＤＤＳトリガ制御部の構成を示すブロック図である。 位相制御をする場合の各部の波形を示す図である。 アンプのゲインを求める場合の構成を示すブロック図である。 ＤＤＳのＦＳＫ端子を利用する場合の実施形態の場合の各部の信号の波形を示す図である。 ＤＤＳに供給されるクロック信号を制御して位相を変更する場合の他の実施形態を示すブロック図である。 図８に示す構成の発振装置の各部の信号を示す図である。 ＤＤＳの出力サイン波の周波数を変更する場合の各部の信号を示す図である。

符号の説明

１００ａ、１００ｂ ＤＤＳ
１１０ａ、１１０ｂ 内部レジスタ
１２０ａ、１２０ｂ 位相アキュムレータ
２００ ＤＤＳ制御部
２１０ａ、２１０ｂ 位相カウンタ部
２１１ａ 位相カウンタ
２１２ａ、２１３ａ レジスタ
２１４ａ 比較回路
２２０ 位相カウンタ制御部
２３０ａ、２３０ｂ ＤＤＳトリガ制御部
２３１ａ、２３２ａ、２３３ａ、２３４ａ レジスタ
２３５ａ ＤＤＳトリガ制御回路
３００ コンピュータ部
４００ クロック信号発生部
５００ ＤＤＳ制御部

Claims (23)

1. 所定の信号を、この信号の位相を示す第１の位相情報に基づいて出力する複数の信号源から出力される信号間の位相を制御する位相制御装置であって、
   前記複数の信号源ごとに設けられ、前記信号源から出力される信号の位相を示す第２の位相情報を格納する複数の位相情報格納手段と、
   前記位相情報格納手段によって格納された前記第２の位相情報に基づいて、前記複数の信号源のうち少なくとも１つの信号源から出力される信号の位相を変えて前記複数の信号源から出力される信号間の位相差を制御する位相制御手段と
   を具備することを特徴とする信号源の位相制御装置。
2. 前記複数の信号源は、前記信号源から出力される信号の位相をシフトさせる位相オフセット調整手段を有し、前記第２の位相情報の位相分解能は、前記位相オフセット調整手段の位相分解能よりも高いことを特徴とする請求項１記載の信号源の位相制御装置。
3. 前記位相制御手段は制御対象の信号源から出力される信号の値が零となる時点で前記信号源の出力を停止させ、所定の期間経過後に、再び前記制御対象の信号源から前記所定の信号を出力させるように制御することを特徴とする請求項１乃至請求項２のうちいずれか一項に記載の信号源の位相制御装置。
4. 前記位相制御手段は前記信号源に対して制御信号を入力してから実際に制御信号に従った信号を出力するまでに必要とする所定の時間分だけ早く前記信号源に対し制御を開始することを特徴とする請求項１乃至請求項３のいずれか一項に記載の信号源の位相制御装置。
5. 前記複数の信号源は、ダイレクト・ディジタル・シンセサイザであり、信号源からサイン波を出力することを特徴とする請求項１乃至請求項４のうちいずれか一項に記載の信号源の位相制御装置。
6. 前記位相制御装置は、前記位相制御装置及び前記複数の信号源の各部に動作の基準となるクロック信号を供給するために前記クロック信号を発生させるクロック信号発生手段を具備し、
   前記位相情報格納手段は、前記クロック信号によりカウント動作をする位相カウンタを具備し、
   前記位相制御手段は、
   前記制御対象の信号源の信号を停止させる制御信号を送出する第１の位相タイミング情報が格納された第１のレジスタと、
   再び前記制御対象の信号源の信号を出力する第２の位相タイミング情報が格納された第２のレジスタと、
   前記複数の位相情報格納手段のうち、基準となる信号源に対応する位相情報格納手段の前記位相カウンタから出力される位相情報と前記第１のレジスタに格納された第１の位相タイミング情報とを比較し、一致した場合に制御対象の信号源に対して信号を停止させる制御信号を送出し、前記位相カウンタから出力される位相情報と前記第２のレジスタに格納された第２の位相タイミング情報とを比較し、一致した場合に制御対象の信号源に対して信号を出力する制御信号を送出する制御信号送出手段と
   を具備することを特徴とする請求項１乃至請求項５のうちいずれか一項に記載の信号源の位相制御装置。
7. 所定の信号を、この信号の位相を示す第１の位相情報に基づいて出力する複数の信号源と、
   前記複数の信号源ごとに設けられ、前記信号源から出力される信号の位相を示す第２の位相情報を格納する複数の位相情報格納手段と、
   前記位相情報格納手段によって格納された前記第２の位相情報に基づいて、前記複数の信号源のうち少なくとも１つの信号源から出力される信号の位相を変えることにより前記複数の信号源から出力される信号間の位相差を制御する位相制御手段と
   を具備することを特徴とする発振装置。
8. 前記複数の信号源は、前記信号源から出力される信号の位相をシフトさせる位相オフセット調整手段を有し、前記第２の位相情報の位相分解能は、前記位相オフセット調整手段の位相分解能よりも高いことを特徴とする請求項７記載の信号源の位相制御装置。
9. 前記位相制御手段は制御対象の信号源から出力される信号の値が零となる時点で前記信号源の出力を停止させ、所定の期間経過後に、再び前記制御対象の信号源から前記所定の信号を出力させるように制御することを特徴とする請求項７乃至請求項８のうちいずれか一項に記載の発振装置。
10. 前記位相制御手段は前記信号源に対して制御信号を入力してから実際に制御信号に従った信号を出力するまでに必要とする所定の時間分だけ早く前記信号源に対し制御を開始することを特徴とする請求項７乃至請求項９のうちいずれか一項に記載の発振装置。
11. 前記複数の信号源は、ダイレクト・ディジタル・シンセサイザであり、サイン波を出力することを特徴とする請求項７乃至請求項１０のうちいずれか一項に記載の発振装置。
12. 前記位相制御手段は、前記位相制御手段および前記信号源の各部に動作の基準となるクロック信号を発生させるクロック信号発生手段を具備し、
    前記位相情報格納手段は、前記クロック信号によりカウント動作をする位相カウンタを具備し、
    前記位相制御手段は、
    前記制御対象の信号源の信号を停止させる制御信号を送出する第１の位相タイミング情報が格納された第１のレジスタと、
    再び前記制御対象の信号源の信号を出力する第２の位相タイミング情報が格納された第２のレジスタと、
    前記複数の位相情報格納手段のうち、基準となる信号源に対応する位相情報格納手段の前記位相カウンタから出力される位相情報と前記第１のレジスタに格納された第１の位相タイミング情報とを比較し、一致した場合に制御対象の信号源に対して信号を停止させる制御信号を送出し、前記位相カウンタから出力される位相情報と前記第２のレジスタに格納された第２の位相タイミング情報とを比較し、一致した場合に制御対象の信号源に対して信号を出力する制御信号を送出する制御信号送出手段と
    を具備することを特徴とする請求項７乃至請求項１１のうちいずれか一項に記載の発振装置。
13. 所定の信号を、この信号の位相を示す第１の位相情報に基づいて出力する信号源から出力される信号の周波数を制御する周波数制御装置であって、
    前記信号源から出力される信号の位相を示す第２の位相情報を格納する位相情報格納手段と、
    前記位相情報格納手段によって格納された前記第２の位相情報に基づいて、位相が３６０度の点で周波数の変更が行われるように前記信号源に制御信号を送出する周波数制御手段と
    を具備することを特徴とする信号源の周波数制御装置。
14. 前記周波数制御手段は前記信号源に対して制御信号を入力してから実際に制御信号に従った信号を出力するまでに必要とする所定の時間分だけ早く前記信号源に対し制御を開始することを特徴とする請求項１３記載の信号源の周波数制御装置。
15. 前記複数の信号源は、ダイレクト・ディジタル・シンセサイザであり、サイン波を出力することを特徴とする請求項１３又は請求項１４に記載の信号源の周波数制御装置。
16. 前記制御装置は、各部に動作の基準となるクロック信号を発生させるクロック信号発生手段を具備し、
    前記位相情報格納手段は、前記クロック信号によりカウント動作をする位相カウンタを具備し、
    前記周波数制御手段は、
    前記信号源の信号の周波数を変更する制御信号を送出する位相タイミング情報が格納されたレジスタと、
    前記位相カウンタから出力される位相情報と前記レジスタに格納された位相タイミング情報とを比較し、一致した場合に制御対象の信号源に対して周波数を変更する制御信号を送出する制御信号送出手段と
    を具備することを特徴とする請求項１３乃至請求項１５のうちいずれか一項に記載の信号源の周波数制御装置。
17. 所定の信号を、この信号の位相を示す第１の位相情報に基づいて出力する信号源と、
    前記信号源から出力される信号の位相を示す第２の位相情報を格納する位相情報格納手段と、
    前記位相情報格納手段によって格納された前記第２の位相情報に基づいて、前記所定の信号の位相が３６０度の点で周波数の変更が行われるように前記信号源に制御信号を送出する周波数制御手段と
    を具備することを特徴とする発振装置。
18. クロック信号に基づいて所定の信号を出力する複数の信号源から出力される信号間の位相を制御する位相制御装置であって、
    前記複数の信号源のうち、所定の信号源に対して、所定の期間前記クロック信号の供給を停止し、その後再び、クロック信号を供給することで前記複数の信号源から出力される信号間の位相を制御する位相制御手段と
    を具備することを特徴とする信号源の位相制御装置。
19. クロック信号に基づいて所定の信号を出力する複数の信号源と、
    前記複数の信号源のうち、所望の信号源に対して、所定の期間前記クロック信号の供給を停止し、その後再び、クロック信号を供給することで前記複数の信号源から出力される信号間の位相を制御する位相制御手段と
    を具備することを特徴とする発振装置。
20. 所定の信号を出力する複数の信号源から出力される信号間の位相差を制御する位相制御方法であって、
    前記複数の信号源のうち、制御対象の信号源の信号出力が零となる時点で前記信号源の出力信号を停止させる第１の工程と、
    前記制御対象の信号源の信号出力が零となってから所定の期間経過後に、再び前記制御対象の信号源から前記所定の信号を出力させる第２の工程と
    を具備することを特徴とする位相制御方法。
21. 前記第１の工程は、前記信号源に対して制御信号を入力してから実際に制御信号に従った信号を出力するまでに必要とする所定の時間分だけ早く前記信号源に対し出力の停止を指示する制御信号を送出する工程を含み、
    前記第２の工程は、前記所定の時間分だけ早く、前記制御対象の信号源から前記所定の信号の出力を指示する制御信号を送出する工程を含む
    ことを特徴とする請求項２０記載の位相制御方法。
22. 所定の信号を出力する信号源から出力される信号の周波数を制御する周波数制御方法であって、
    前記信号源から出力される信号の位相が３６０度の点で周波数の変更が行われるように前記信号源に制御信号を送出する工程を含むことを特徴とする周波数制御方法。
23. 前記工程は、前記信号源に対して制御信号を入力してから実際に制御信号に従った信号を出力するまでに必要とする所定の時間分だけ早く前記信号源に対し周波数の変更を指示する制御信号を送出する工程を含むことを特徴とする請求項２２記載の周波数制御方法。
    
    

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