JP5914718B2 - 発振器を有する時間ベース、周波数分割回路及びクロックパルス抑制回路 - Google Patents
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Description
− 基準値よりも高い固有周波数Foscを有する周期的信号Spを生成する発振器4と、
− いくつかの分割ステージ(1、2、3、…、X−1、Xとして参照する)を定める分割チェーンで形成される周波数分割回路10であって、入力において周期的信号Spを受信し、分割された周波数を有する少なくとも1つのクロック信号Scl 1又はScl 2を出力において運ぶ前記周波数分割回路と、
− 複数の連続的な抑制期間の各抑制期間Pinhにおいて、分割チェーンの所与のステージ14の入力において整数個Ninhのクロックパルスを抑制することによって機能する被分割周波数調整回路16とを有する。
Nct=Pinh・(Fosc det−Fosc ref)/KDiv (1)
ここで、Fosc detは、発振器4によって作られる周期的信号Spの所定の周波数、Fosc refは、発振器周波数の基準値、KDivは、周波数分割回路10の入力と、クロックパルス抑制が発生する分割チェーンの所与のステージの入力の間の分割係数である。したがって、Fct=Fosc det/KDiv、かつ、Fref=Fosc ref/KDivである。所与のステージが分割チェーンの最初のステージ12であるような第1の変種においては、KDiv=1である。所与のステージが2による除算のチェーンの第2のステージ14であるような第2の変種においては、KDiv=2である。
Nct=a(T−T0)4+b(T−T0)3+c(T−T0)2+d(T−T0)+Nct(T0) (2)
R=(1/Pinh)・(1/Fct)・(1/2N)
ここで、Nは、対応するレジスター22及び26における第1及び第2の実数の小数部のために用意されるビットの数であり、Fctは、周波数分割器における抑制ステージのクロック周波数であり、Pinhは、抑制期間である。したがって、分解能を非常に高くすることができることが明らかである。すなわち、Rは非常に小さい。
− 基準値よりも高い固有周波数を有する周期的信号を生成する発振器と、
− いくつかの分割ステージを定める分割チェーンによって形成され、入力において、周期的信号を受信し、出力において、被分割周波数の少なくとも1つのクロック信号を運ぶような周波数分割回路と、
− 複数の連続的な抑制期間の各抑制期間において、分割チェーンの所与のステージの入力において整数個のクロックパルスを抑制することによって機能する被分割周波数調整回路とを有する。
A)各抑制期間Pinhにおいて、抑制期間Pinhに、所定のクロック周波数と前記所与のステージをクロックする基準周波数との間の差を乗算した値に対応する第1の実数Nctを用意するステップであって、前記クロック周波数は、前記所与のステージが分割チェーンの最初のステージである場合に前記所与のステージよりも前の分割ステージ、又は発振器によって、作られるようなステップと、
B)各抑制期間において、第2の実数を計算するステップであって、この第2の実数は、第1の抑制期間においては第1の実数Nctと等しく、その後の各抑制期間においては前記第1の実数と前の抑制期間に対して得られた当該第2の実数の小数部との和と等しいようなステップと、
C)各抑制期間において、前記抑制期間において計算された前記第2の実数の整数部の分を抑制するステップとを有する。
4 発振器
6 水晶振動子
8 電子回路
10 周波数分割回路
14 ステージ
16 被分割周波数調整回路
18 電子ユニット
22、24、26 レジスター
Claims (14)
- 基準値よりも高い固有周波数を有する周期的信号(Sp)を生成する発振器(4)と、
いくつかの分割ステージ(1〜X)を定める分割チェーンによって形成され、入力において、周期的信号を受信し、出力において、被分割周波数の少なくとも1つのクロック信号(Scl 1、Scl 2)を運ぶような周波数分割回路(10)と、
複数の連続的な抑制期間の各抑制期間において、分割チェーンの所与のステージの入力において整数個のクロックパルス(Ninh)を抑制することによって機能する被分割周波数調整回路(16)とを有する時間ベース(2)であって、
当該時間ベースは、各抑制期間において、所定のクロック周波数と、前記所与のステージをクロックするための基準周波数との間の差を乗算した前記抑制期間に対応する第1の実数(Nct)を作るように構成し、
前記所定のクロック周波数は、前記所与のステージよりも前の分割ステージ、又は前記所与のステージが分割チェーンの最初のステージである場合には発振器によって作られ、 前記調整回路は、各抑制期間において、第2の実数を計算するように構成し、
前記第2の実数は、第1の抑制期間において前記第1の実数と等しく、そして、その後の抑制期間それぞれにおいて前記第1の実数と前の抑制期間において得られた第2の実数の小数部との和と等しく、
各抑制期間において抑制される前記整数個のクロックパルス(Ninh)は、前記抑制期間に計算された前記第2の実数の整数部によって与えられる
ことを特徴とする時間ベース。 - 前記基準値は、32,768であり、
前記分割チェーンは、2による除算のチェーンであり、
前記所与のステージは、前記分割チェーンの第2のステージであり、
前記基準周波数は、16,384Hzである
ことを特徴とする請求項1に記載の時間ベース。 - 各抑制期間は、持続時間が1秒であり、
前記持続時間は、前記所与のステージの下流の当該時間ベースによって運ばれたクロック信号(Sinh)によって定められる
ことを特徴とする請求項1又は2に記載の時間ベース。 - 各抑制期間は、持続時間が1秒未満であり、
前記持続時間は、前記所与のステージの下流の当該時間ベースによって運ばれるクロック信号によって定められる
ことを特徴とする請求項1又は2に記載の時間ベース。 - 当該時間ベースは、前記所与のステージとこの所与のステージの下流の分割ステージのいずれかから前記分割チェーンとは異なる複数の分割ステージのそれぞれの出力によって生成される複数の被調整クロック信号を運ぶように構成した
ことを特徴とする請求項1〜4のいずれかに1項に記載の時間ベース。 - 前記第1の実数(Nct)及び前記第2の実数は、2つの対応するレジスター(22、26)においてロードされ、これにおいて、各レジスターは、小数部のために少なくともNビットを有し、
前記第1の実数は、当該ロード時点の後に数Nの精度で決められ、
数Nは5よりも大きい
ことを特徴とする請求項1〜5のいずれか1項に記載の時間ベース。 - 前記第1の実数(Nct)及び前記第2の実数は、2つの対応するレジスターにそれぞれロードされ、小数部のために少なくともNビットをそれぞれ有し、
前記第1の実数は、当該ロード時点の後に数Nの精度で決定され、
数Nは10以上である
ことを特徴とする請求項1〜5のいずれかに1項に記載の時間ベース。 - 時間ベース(2)によって作られた少なくとも1つのクロック信号の周波数を調整する方法であって、前記時間ベースは、
基準値よりも高い固有周波数を有する周期的信号を生成する発振器(4)と、
いくつかの分割ステージを定める分割チェーンによって形成され、入力において、周期的信号を受信し、出力において、被分割周波数の少なくとも1つのクロック信号を運ぶような周波数分割回路(10)と、
複数の連続的な抑制期間の各抑制期間において、分割チェーンの所与のステージの入力において整数個のクロックパルスを抑制することによって機能する被分割周波数調整回路(16)とを有し、
A)各抑制期間において、抑制期間に、所定のクロック周波数と前記所与のステージをクロックする基準周波数との間の差を乗算した値に対応する第1の実数を用意するステップであって、前記クロック周波数は、前記所与のステージが分割チェーンの最初のステージである場合に前記所与のステージよりも前の分割ステージ、又は発振器によって、作られるようなステップと、
B)各抑制期間において、第2の実数を計算するステップであって、この第2の実数は、第1の抑制期間においては第1の実数と等しく、その後の各抑制期間においては前記第1の実数と前の抑制期間に対して得られた当該第2の実数の小数部との和と等しいようなステップと、及び
C)各抑制期間において、前記抑制期間において計算された前記第2の実数の整数部の分を抑制するステップとを有する
ことを特徴とする方法。 - 前記基準値は、32,768であり、
前記分割チェーンは、2による除算のチェーンであり、
前記所与のステージは、前記分割チェーンの第2のステージであり、
前記基準周波数は、16,384Hzである
ことを特徴とする請求項8に記載の方法。 - 各抑制期間は、持続時間が1秒であり、
前記持続時間は、前記所与のステージの下流の前記時間ベースによって運ばれたクロック信号によって定められる
ことを特徴とする請求項8又は9に記載の方法。 - 各抑制期間は、持続時間が1秒未満であり、
前記持続時間は、前記所与のステージの下流の前記時間ベースによって運ばれたクロック信号によって定められる
ことを特徴とする請求項8又は9に記載の方法。 - 前記時間ベースは、前記所与のステージと前記所与のステージの下流の前記分割ステージのいずれかから、前記分割ステージとは異なる複数の分割ステージの出力によって生成された複数の被調整クロック信号を運ぶように構成する
ことを特徴とする請求項8〜11のいずれか1項に記載の方法。 - 前記第1の実数及び前記第2の実数は、小数部に対して少なくともNビットをそれぞれ有する2つの対応するレジスターにロードされ、
前記第1の実数点は、当該ロード時点の後に数Nの精度で決定され、
数Nは、5以上である
ことを特徴とする請求項8〜12のいずれか1項に記載の方法。 - 前記第1の実数及び前記第2の実数は、小数部のために少なくともNビットをそれぞれ
有する2つの対応するレジスターにロードされ、
前記第1の実数は、当該ロード時点の後に数Nの精度で決定され、
前記数Nは10以上である
ことを特徴とする請求項8〜12のいずれか1項に記載の方法。
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